JP3132478B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばＣＳＰ
（Chip Size Package） 構造であって、しかもＢＧＡ
（Ball Grid Array） 構造による半導体パッケージから
なる半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化の要請が著
しく、たとえば１ＧバイトのＳＤＲＡＭ（Dynamic Sync
hronous Random Access Memory）のような大容量メモリ
の開発が進められている。このような半導体素子（以
下、半導体チップまたは単に「チップ」という）を用い
て半導体パッケージを製造するにあたって、次のような
要請に応えることが望まれている。

【０００３】すなわち、上述した１ＧバイトのＳＤＲＡ
Ｍの場合には、チップサイズが従来のものに比べて大き
くなり、また外部端子も多くなり、多ピン化を図ること
が必要となる。このような半導体チップを用いた半導体
パッケージを製造するにあたっては、チップサイズをで
きるだけ小さくし、パッケージの大きさを小さくすると
ともに、外部端子もできるだけ削減する必要がある。

【０００４】また、上述したチップを用いた半導体パッ
ケージでは、チップ側の電極パッドと外部接続用の外部
端子とをできるだけ簡単な構造によって接続することが
望まれている。さらに、上述したパッケージ内に電源用
の配線導体、グランド用の配線導体を形成するにあたっ
ては、配線抵抗をできるだけ小さくすることも望まれ
る。

【０００５】このため、上述した半導体チップを用いて
半導体パッケージを製造するにあたって、そのパッケー
ジサイズをチップサイズとほぼ同じ大きさで形成したも
のとして、以下のような構造を有するものが提案されて
いる。

【０００６】たとえば特開平８−３０６８５３号公報に
は、従来一般的であるＬＯＣ（LeadOn Chip）構造の半
導体パッケージの側壁部分から外方に伸びているリード
の代わりに、リードフレームの平面部で半導体チップと
反対側の面に、外部接続端子となる突起バンプを接続し
た構造の半導体パッケージが開示されている。この従来
例の半導体パッケージは、リードフレームを用いたＬＯ
Ｃ構造であって、しかもＣＳＰ構造である。

【０００７】また、特開平１０−１０７１７２号公報に
は、金属製リードの代わりにＴＡＢ（Tape Automated B
onding）テープを用いてセンタパッドにＴＡＢ接続し、
外部接続端子にバンプ接続したＬＯＣ構造であってかつ
ＣＳＰ構造である半導体パッケージが開示されている。

【０００８】

【発明が解決しようとする課題】しかし、上述した従来
の半導体装置において、前者の特開平８−３０６８５３
号公報に記載された半導体パッケージは、ＬＯＣ構造で
かつＣＳＰ構造であるから、多ピン化が進むにしたがっ
て外部端子間ピッチを通せる配線数に制約がでてきて、
実質的には電極パッドに対して外部端子列数は二列が限
度であった。

【０００９】また、後者の特開平１０−１０７１７２号
公報に記載された従来の半導体パッケージは、ＴＡＢ接
続構造であるため、その配線基板を品種毎に合わせて形
成する必要があり、互換性に欠け、コスト高となる。そ
して、このようなＴＡＢテープによる接続構造では接続
部に引張り応力が生じ、装置全体としての信頼性を向上
させることが難しい。

【００１０】特に、このようなＴＡＢテープは柔軟性を
もち、しかも熱膨張率がチップと大きく相違するから、
温度変化によって引張り応力が生じ、リード接続部分が
外れるおそれがあり、信頼性を確保するうえで問題であ
った。さらに、半導体チップの電極パッドから外部端子
間までの配線距離が長く、配線抵抗が高くなり、インダ
クタンスが大きくなるから高速動作の障害となるおそれ
もあった。

【００１１】本発明はこのような事情に鑑みてなされた
ものであり、メモリまたはメモリ−ロジック混載チップ
をＣＳＰ構造によってパッケージ化するにあたって、多
ピン化が図れ、また品種切替えが可能で互換性に優れた
構造を得るとともに、パッケージの最小化を実現するこ
とができる半導体装置およびその製造方法を得ることを
目的とする。

【００１２】

【課題を解決するための手段】このような目的に応える
ために本発明の請求項１に係る半導体装置は、電極パッ
ドを一側面に所定の配列パターンで形成した半導体素子
と、この半導体素子の電極パッド形成面が素子搭載面に
接着剤を介して固定され、この素子搭載面と反対側の面
に外部接続用の外部端子（たとえばボールバンプ）が所
定の配列パターンで設けられるとともにこれら各外部端
子に接続される配線導体が形成されているベース基板を
備え、前記ベース基板の前記半導体素子側の各電極パッ
ドに対応する位置に、少なくとも電極パッドの一つが露
出するような大きさを有するスリットを穿設し、前記ス
リットを通して配線導体と半導体素子側の電極パッドと
をワイヤボンディングによって電気的に接続したことを
特徴とする。

【００１３】本発明の請求項２に係る半導体装置は、前
記ベース基板の素子搭載面に、電源用配線導体とグラン
ド用配線導体とをそれぞれ領域を分けて形成したことを
特徴とする。

【００１４】本発明の請求項３に係る半導体装置は、前
記信号用配線導体による配線回路を、前記ベース基板の
素子搭載面または外部端子を設けた端子配設面の少なく
ともいずれか一方に形成したことを特徴とする。

【００１５】本発明の請求項４に係る半導体装置は、前
記ベース基板として多層配線回路基板を用い、前記信号
用配線導体による配線回路を、前記電源用配線導体、グ
ランド用配線導体を形成した素子搭載面、前記外部端子
を設けた端子配設面以外の面に形成したことを特徴とす
る。

【００１６】本発明の請求項５に係る半導体装置は、前
記ベース基板の素子搭載面であって前記信号用外部端子
と配線導体、グランド端子と配線導体に対向する部分に
グランド用配線導体を、前記電源用外部端子と配線導体
に対向する部分に電源用配線導体を、絶縁層を介して積
層させて形成したことを特徴とする。

【００１７】本発明の請求項６に係る半導体装置は、前
記ベース基板を、たとえばガラスエポキシ樹脂からなる
樹脂基板、たとえばアルミナ等からなるセラミック基
板、たとえばポリイミド樹脂等からなるフィルム基板の
いずれかで構成したことを特徴とする。

【００１８】本発明の請求項７に係る半導体装置の製造
方法は、電極パッドを一側面に所定の配列パターンで形
成した半導体素子と、この半導体素子の電極パッド形成
面を搭載する素子搭載面と反対側の面に外部接続用の外
部端子（たとえばボールバンプ）を所定の配列パターン
で設けるとともにこれら各外部端子に接続される配線導
体が形成されているベース基板を準備し、前記半導体素
子の電極パッド形成面を前記ベース基板の素子搭載面に
接着剤により搭載して固定し、前記ベース基板の素子搭
載面と反対側の面に形成した配線導体と前記半導体素子
側の電極パッドとを、前記ベース基板の前記半導体素子
側の各電極パッドに対応する位置に少なくとも前記電極
パッドの一つが露出するような大きさをもって穿設した
スリットを通してワイヤボンディングにより電気的に接
続し、前記ベース基板の素子搭載面と反対側の面に外部
接続用の外部端子を設け、しかる後前記ベース基板のワ
イヤボンディング接続したスリット部分を樹脂封止する
ことを特徴とする。

【００１９】本発明（請求項１に記載の発明）によれ
ば、ベース基板にチップ側の電極パッドに対応して穿設
したスリットと、これを利用したワイヤボンディング接
続とによって、チップから基板側のボールバンプに対し
ての自由な配線接続が可能となる。また、ベース基板の
外部端子を設けるランド部とスリットとをそれぞれ接近
させることにより最短距離となり、ベース基板側での配
線導体を最短長さで配線することができ、インダクタン
スを減少させ、電気的特性を向上させることが可能とな
る。なお、スリットの大きさは、対応する電極パッドの
大きさよりも多少大きめとなるように設定するとよい。

【００２０】また、本発明（請求項１、請求項３に記載
の発明）によれば、ワイヤボンディング接続であるか
ら、同一スリット内にチップ側の複数の電極パッドを対
応させた場合に、隣接する電極パッド間は勿論、隣接し
ない電極パッド間の接続も自由に行える。

【００２１】本発明（請求項２に記載の発明）によれ
ば、電源用配線、グランド用配線となる配線導体を、ベ
ース基板の素子搭載面を有効に利用して形成領域や配線
幅が広くなるように形成することができる。

【００２２】また、本発明（請求項３、請求項４、請求
項５に記載の発明）によれば、ベース基板において、信
号用外部端子とその配線導体、グランド端子とその配線
導体に対向してグランド用配線となる配線導体を形成す
るとともに、電源端子とその配線導体に対向して電源用
配線となる配線導体を形成しているから、各配線抵抗の
低抵抗化とともに、インピーダンスを整合させ、ノイズ
の影響を防げる。

【００２３】そして、本発明（請求項３、請求項４、請
求項５に記載の発明）によれば、従来半導体パッケージ
を用いた回路上にノイズ吸収のために設けていたチップ
コンデンサが不要となる。

【００２４】また、本発明（請求項７に記載の発明）に
よれば、上述したようにメモリまたはメモリ−ロジック
混載チップをＣＳＰ構造でパッケージ化するにあたっ
て、多ピン化が図れ、品種切替えも可能となる。

【００２５】さらに、本発明（請求項１に記載の発明）
によれば、一つの配線回路基板を用いて他の品種への切
替えが可能となる。また、ワイヤボンディング接続であ
るから、チップ接続部に応力が生じるようなことはな
い。

【００２６】ベース基板とは、ガラスエポキシ樹脂から
なる樹脂基板、たとえばアルミナ等からなるセラミック
基板、たとえばポリイミド樹脂等からなるフィルム基板
のいずれかであって、たとえば二層、三層あるいはそれ
以上の多層配線回路基板を用いるとよい。また、このベ
ース基板に外部接続用として設ける外部端子とは、たと
えばボールバンプである。

【００２７】また、ベース基板に穿設するスリットは、
チップ側の各電極パッドに対応する大きさをもつもの、
あるいは複数の電極パッドに対応する大きさをもつもの
のいずれでもよい。

【００２８】

【発明の実施の形態】図１ないし図３は本発明に係る半
導体装置およびその製造方法の第１の実施の形態を示
す。図１において符号１０で示すものは半導体装置（以
下、半導体パッケージという）であり、この半導体パッ
ケージ１０は、図３（ｃ）に示すように、平面視矩形状
を呈する平板状の半導体チップ１１を備える。この半導
体チップ１１は、たとえば１ＧバイトのＳＤＲＡＭのよ
うな大容量メモリとなるものであって高集積化が進んで
いるが、その基本的な構造は広く知られている通りであ
り、ここでの具体的な説明は省略する。

【００２９】前記半導体チップ１１の一側面には、外部
接続のための多数の電極パッド１２が、所定の配列パタ
ーンで形成されている。この実施の形態では、チップ１
１の一側面（以下、電極パッド形成面１１ａという）に
電極パッド１２をマトリックス状に配列している。な
お、図１中１２ａは前記半導体チップ１１において電極
パッド形成面１１ａに電極パッド１２を除いて形成され
ている絶縁膜である。

【００３０】このような半導体チップ１１は、このチッ
プサイズとほぼ等しい大きさをもつベース基板１３のチ
ップ搭載面（素子搭載面）１３ａに接着剤１４を介して
接着固定されている。また、このベース基板１３におけ
るチップ搭載面１３ａと反対側の面（以下、端子配設面
１３ｂという）に外部接続用の外部端子としてボールバ
ンプ１５が所定の配列パターン（この実施の形態では端
子配設面１３ｂにマトリックス状）で設けられている。

【００３１】さらに、このベース基板１３には前記各ボ
ールバンプ１５に接続される配線導体１６，１７，１８
が形成されている。これらの配線導体は、信号用配線導
体１６と、電源用配線導体１７と、グランド用電源導体
１８とからなる。前記ベース基板１３の端子配設面１３
ｂには、前記配線導体１６，１７，１８に接続され、前
記各ボールバンプ１５が接続される接続用ランド部１
９，２０，２１が形成されている。なお、図中信号用配
線導体１６、電源用配線導体１７、グランド用電源導体
１８に接続されるランド部１９，２０，２１に「Ｓ」、
「Ｖｄｄ」、「ＧＮＤ」を付す。

【００３２】本発明によれば、前記ベース基板１３の前
記半導体チップ１１側の各電極パッド１２に対応する位
置に、少なくとも電極パッド１１の一つが露出するよう
にパッド１１よりも若干大きな大きさをもつスリット２
５が穿設されている。そして、これらの各スリット２５
を通して前記各配線導体１６，１７，１８と半導体チッ
プ１１側の電極パッド１２とをボンディングワイヤ２６
によりワイヤボンディング接続したことを特徴としてい
る。

【００３３】ここで、この実施の形態では、前記ベース
基板１３のボールバンプ１５を設けた端子配設面１３ｂ
に、前記ボールバンプ１５の接続用ランド部１９，２
０，２１と前記スリット２５とを可能な限り近接させて
形成している。

【００３４】なお、図中１６ａ，１７ａ，１８ａは、ベ
ース基板１３の端子配設面１３ｂにおいて各配線導体１
６，１７，１８の一部を構成する導体部であり、これら
の導体部１６ａ，１７ａ，１８ａが前記スリット２５の
縁部に臨んで形成され、ワイヤボンディング接続されて
いる。また、図１において符号２８は前記スリット２５
内やベース基板１３の端子配設面１３ｂのボールバンプ
１５を除いた部分に封止される封止樹脂である。

【００３５】図３（ａ），（ｂ）において、符号２１
ａ，２０ａは上述した接続用ランド部２１，２０とベー
ス基板１３の素子搭載面１３ａに形成した電源用配線導
体１８、グランド用配線導体１７とを接続するためのス
ルーホールである。ここで、上述した電源用配線導体１
７とグランド用配線導体１８は、ベース基板１３の素子
搭載面１３ａにそれぞれ領域を分けて薄膜状に（いわゆ
るベタ層で）形成している。このようにすれば、これら
の配線導体１７，１８での配線抵抗を低くすることがで
きる。なお、これらの配線導体１７，１８の表面には絶
縁材１４の材質等を考慮して絶縁保護膜が形成されてい
る。この絶縁保護膜の表面に接着剤１４を介してチップ
１１が搭載される。

【００３６】また、ベース基板１３にチップ１１側の電
極パッド１２に対応して穿設したスリット２５と、これ
を利用したワイヤボンディング接続とによって、チップ
１１から基板１３側のボールバンプ１５に対しての自由
な配線接続が可能となる。特に、ベース基板１３のボー
ルバンプ１５を設けるランド部１９，２０，２１とスリ
ット２５とをそれぞれ接近させることにより最短距離と
なり、ベース基板１３側での信号用配線導体１６を最短
長さで配線することができ、インダクタンスを減少さ
せ、電気的特性を向上させることが可能となる。

【００３７】なお、上述した第１の実施の形態では、各
ボールバンプ１５に対応してスリット２５をそれぞれ近
接させて設けているから、特に信号用配線導体１６を必
要最小限の配線長さで形成することができる。ここで、
詳細な図示は省略したが、この信号用配線導体１６の導
体部１６ａ以外の部分があれば、この部分をたとえば基
板１３のチップ搭載面１３ａ側に前記電源用配線導体１
７、グランド用配線導体１８と絶縁層を介して形成する
とよい。しかし、これに限らず、ボールバンプ１５を設
けた端子配設面１３ｂに配線回路として形成してもよ
い。

【００３８】図４および図５は本発明の第２の実施の形
態を示し、ベース基板１３の端子配設面１３ｂに、上述
した信号用配線導体１６、電源用配線導体１７、グラン
ド用配線導体１８を形成した場合を示す。なお、適宜の
位置に絶縁層（図示せず）を介在させることはいうまで
もない。

【００３９】ここで、上述した第１、第２の実施の形態
では、前記ベース基板１３を、たとえばアルミナ等から
なるセラミック基板からなる二層配線回路基板で構成し
ている。しかし、これに限らず、たとえばガラスエポキ
シ樹脂からなる樹脂基板、たとえばポリイミド樹脂等か
らなるフィルム基板のいずれかであってもよい。

【００４０】図６は本発明の第３の実施の形態を示し、
ここではベース基板１３として、二枚の基板からなる三
層構造の配線回路基板を用いている。この実施の形態で
は、信号用配線導体１６による配線回路を、前記電源用
配線導体１７、グランド用配線導体１８を形成した素子
搭載面１３ａ、前記ボールバンプ１５を設けた端子配設
面１３ｂ以外の中間層部分に形成している。

【００４１】そして、この中間層部分に形成した信号用
配線導体１６に対して導体部１６ａを設け、この導体部
１６ａを設けた基板１３の段差部分と前記チップ１１側
の電極パッド１２とをワイヤボンディング接続してい
る。なお、図中１９ａは配線導体１６とボールバンプ１
５とを接続するためのスルーホールである。

【００４２】また、上述したベース基板１３のチップ搭
載面１３ａであって前記信号用ボールバンプ１５と配線
導体１６、グランド端子（ボールバンプ１５による）と
配線導体（２１ａ）に対向する部分にグランド用配線導
体１８を、前記電源用外部端子（ボールバンプ１５によ
る）と配線導体（２０ａ）に対向する部分に電源用配線
導体１７を形成している。なお、図４中２２は配線導体
１７，１８とランド部１９との間に形成した絶縁層であ
る。また、配線導体１７，１８の表面には前述した実施
の形態と同様に絶縁保護膜が形成されている。

【００４３】すなわち、前記ベース基板１３のチップ搭
載面１３ａに、電源用配線導体１７、グランド用配線導
体１８を形成するとともに、アルミナコート層等の絶縁
層を形成した後、接着剤１４を介してチップ１１を搭載
している。このような配線回路基板を用いると、複層構
造を採ることができ、複数の基板面を使用できるから、
配線回路パターンの形成が容易となる。

【００４４】以上の構成による半導体パッケージ１０
は、次のように製造される。すなわち、電極パッド１２
を有する半導体チップ１１と、この半導体チップ１１の
電極パッド形成面１１ａを搭載するチップ搭載面１３ａ
と反対側の面（１３ｂ）に外部接続用のボールバンプ１
５が設けられるとともにこれら各ボールバンプ１５に接
続される配線導体１６，１７，１８、１９，２０，２１
が形成されているベース基板１３を準備し、チップ１１
の電極パッド形成面１１ａをベース基板１３のチップ搭
載面１３ａに接着剤１４により搭載して固定する。

【００４５】そして、前記ベース基板１３の素子搭載１
３ａ面と反対側の面１３ｂに形成した配線導体１９，２
０，２１とチップ１１側の電極パッド１２とを、ベース
基板１３のスリット２６を通してワイヤボンディングに
より電気的に接続し、さらにベース基板１３の端子配設
面１３ｂ側で前記ランド部１９，２０，２１を除き、ワ
イヤボンディングによる接続部やスリット２６等を樹脂
封止した後、前記ランド部１９，２０，２１上に外部接
続用のボールバンプ１５を設けることにより製造され
る。

【００４６】図７および図８（ａ），（ｂ），（ｃ）は
本発明に係る半導体装置およびその製造方法の第４の実
施の形態を示し、この実施の形態では、半導体チップ１
１がセンタパッドタイプであって、このセンタパッド部
３１に対応してセンタスリット３２をボンディング用と
して設けたベース基板１３に半導体チップ１１を接着剤
１４により接着して搭載する場合を説明する。

【００４７】前記半導体チップ１１の活性面である電極
パッド形成面１１ａにおいてセンタパッド部３１に多数
の電極パッド１２が二列に配列されている。このチップ
１１内での回路配線は、図８（ｂ）に示すように前記セ
ンタパッド部３１における各電極パッド１２に対して適
宜配線されている。また、前記ベース基板１３のスリッ
ト３２において中間層に形成した段差部の周縁部分に
は、基板１３側の電極パッド部３３が配列されている。

【００４８】本発明によれば、上述した半導体チップ１
１をベース基板１３上に接着剤１４を介して搭載した
後、前記センタスリット３２部分において、基板１３と
チップ１１との電極パッド３３，１２をボンディングワ
イヤ２６によりワイヤボンディングすることにより接続
している。なお、上述したセンタスリット３２によるワ
イヤボンディング接続部分は、図示しないが樹脂封止さ
れることはいうまでもない。これは、上述したセンタス
リット３２の部分でのボンディングワイヤ２６による接
続部の信頼性を確保したり、水分の浸入を防ぐために行
われる。

【００４９】このようにすることにより、チップサイズ
と同等サイズあるいはわずかに大きなサイズの半導体パ
ッケージ１０を得ることができる。また、上述したベー
ス基板１３としては、前述したようにガラスエポキシ基
板やセラミック基板のようなリジット基板を用いること
により、半導体パッケージ１０の信頼性を向上させるこ
とができる。特に、ワイヤボンディング接続でチップ１
１とベース基板１３とを接続しているから、任意の電極
パッド１２，３３どおしの接続が比較的簡単にしかも確
実に行え、それぞれの配線回路との間の結線時の自由度
が大きく、効率のよい配線が可能で、また製造コストを
低減することもできる。

【００５０】また、このようなワイヤボンディング接続
では、センタパッド部３１での電極パッド１２どおしの
接続も可能であり、このようなチップ１１内でのワイヤ
ボンディング接続を利用することにより、チップ１１内
での配線回路構造を簡素化することができるという利点
もある。

【００５１】また、ベース基板１３として多層配線回路
基板を用い、この基板１３のチップ搭載面１３ａに、図
８（ｃ）に示すように、電源、グランド用配線導体１
７，１８（Ｖｄｄ層、ＧＮＤ層）を形成している。この
実施の形態では、基板１３のチップ搭載面１３ａにおい
てセンタスリット３２の一側に電源用配線導体１７を、
他側にグランド用配線導体１８を形成している。

【００５２】このような構造では、電源用配線導体１７
とグランド用配線導体１８とを、それぞれ基板上に広い
領域でもって形成することが可能であり、配線抵抗を大
幅に下げることができ、電気特性を向上させることがで
きる。すなわち、これらの配線導体１７，１８を広い面
積で形成することにより、抵抗、インダクタンスを低く
抑えることができる。また、このような配線導体１７，
１８の形成は、いわゆるべた層によって比較的容易に行
え、製造コストも低減することができる。

【００５３】なお、ベース基板１３における同一の基板
面上にこれらの電源用配線導体１７とグランド用配線導
体１８とを形成するにあたっては、上述したようなセン
タスリット３２を基準とした左、右分割に限らず、図９
に示すように適宜の領域に分割して形成すればよく、要
は配線抵抗を小さくすることができるような領域をもっ
て、上述した配線導体１７，１８を形成すればよい。

【００５４】また、上述したような配線導体において、
グランド用配線導体１８を、ベース基板１３の他の基板
面に形成する信号用配線１６の配線回路に対応した位置
に形成すると、ノイズの影響を防いで電気特性を良好に
することができる。

【００５５】さらに、このような構造による半導体パッ
ケージ１０によれば、半導体チップ１１としてサイズや
種別の異なるものを用いる場合にあっても、ベース基板
１３等を共通に使用でき、汎用性、互換性を確保するこ
とができるとともに、パッケージ１０の標準化を図るこ
とができる。

【００５６】また、上述したベース基板１３の主面に
は、適宜の配列パターン、たとえば格子状にランド部１
９，２０，２１が設けられ、それぞれのランド部１９，
２０，２１に対して外部接続用のボールバンプ１５を外
部端子として設けている。勿論、これらのボールバンプ
１５は、ベース基板１３上に配線した回路配線を介して
前記電極パッド３３と接続され、チップ１１側にワイヤ
ボンディング接続されている。

【００５７】ここで、上述したように配線回路基板をベ
ース基板１３として用い、かつベース基板１３に形成し
たスリット３２を利用してワイヤボンディングによりチ
ップ１１との接続を行うような構造とすると、従来構造
のようにバンプ１５，１５間を通せるリード数（配線
数）が制約される等の問題がなくなり、基板１３上での
回路配線を自由に行うことができる。したがって、半導
体チップ１１の多ピン化を図ることができる。特に、こ
のような利点は、上述したベース基板１３を多層配線回
路基板で構成するとより一層有利となる。

【００５８】また、上述したようにベース基板１３上を
適宜の領域で分割して電源用配線導体１７とグランド用
配線導体１７とを形成するとともに、別の基板面に信号
用配線導体１６を形成すると、従来二層以上必要であっ
た電源配線（電源用配線導体１７、グランド用配線導体
１８、さらには信号用配線導体１６）を少なくとも二層
で効率よく構成することができ、基板数を削減できると
いう利点がある。

【００５９】以上の構成によれば、チップ１１のセンタ
パッド部３１とベース基板１３側との接続をワイヤボン
ディングにより接続しているから、接続強度を確保で
き、接続部の信頼性を向上させることができる。また、
チップ１１をリジット基板によるベース基板１３に搭載
しているから、これら両者の熱膨張係数などを揃え、熱
膨張差等によって上述したパッド１２のワイヤボンディ
ング接続部分が外れたりすることがない。たとえばＴＡ
Ｂテープでは、チップとの熱膨張率が大きくことなるか
ら、応力によって接続部が外れやすいことに比べて利点
がある。

【００６０】なお、本発明は上述した実施の形態で説明
した構造には限定されず、各部の形状、構造等を適宜変
形、変更し得ることはいうまでもない。たとえば半導体
装置（半導体パッケージ１０）としては、たとえば１Ｇ
バイトのＳＤＲＡＭのようなメモリの場合を例示した
が、本発明はこれに限定されず、メモリとロジックとを
混載した半導体装置は勿論、種々の半導体装置に適用す
ることができる。

【００６１】また、本発明に係る半導体装置において、
ベース基板１３として、二層、三層の多層配線回路基板
を用いた場合を例示したが、これには限らない。さら
に、セラミック基板を例示したが、これに限らず、たと
えばガラスエポキシ樹脂等からなる樹脂基板、たとえば
ポリイミド樹脂等からなるフィルム基板のいずれかであ
ってもよい。

【００６２】

【発明の効果】以上説明したように本発明に係る半導体
装置およびその製造方法によれば、メモリまたはメモリ
−ロジック混載チップをＣＳＰ構造によってパッケージ
化するにあたって、多ピン化が図れ、また品種切替えが
可能な構造を得るとともに、パッケージの最小化を実現
することができる。

【００６３】すなわち、本発明によれば、ベース基板に
チップ側の電極パッドに対応して穿設したスリットと、
これを利用したワイヤボンディング接続とによって、チ
ップから基板側のボールバンプに対しての自由な配線接
続が可能となる。特に、ベース基板の外部端子を設ける
ランド部とスリットとをそれぞれ接近させることにより
最短距離となり、ベース基板側での配線導体を最短長さ
で配線することができ、インダクタンスを減少させ、電
気的特性を向上させることが可能となる。なお、スリッ
トの大きさは、対応する電極パッドの大きさよりも多少
大きめとなるように設定するとよい。

【００６４】さらに、本発明によれば、ベース基板とし
て配線回路基板を用いるとともに、ワイヤボンディング
によりチップ側の電極パッドとの接続を行っているか
ら、従来のようにＴＡＢテープやリードフレームをチッ
プ側の電極パッドへの接続手段として用いた場合に比べ
て、高密度な配線が可能であり、半導体パッケージの多
ピン化に対しての要請に応えることができる。

【００６５】本発明によれば、電源用配線、グランド用
配線となる配線導体を、ベース基板の素子搭載面を有効
に利用して形成領域や配線幅が広くなるように形成して
いるから、それぞれの配線抵抗が小さくなり、低抵抗化
を図ることができる。特に、電源用配線、グランド用配
線となる配線導体を、ベース基板の素子搭載面上に領域
を分け、しかも同電位となるように形成しているから、
低抵抗化とともに、電気的特性を向上させることができ
る。

【００６６】また、ベース基板において、信号用外部端
子とその配線導体、グランド端子とその配線導体に対向
してグランド用配線となる配線導体を形成するととも
に、電源端子とその配線導体に対向して電源用配線とな
る配線導体を形成しているから、各配線抵抗の低抵抗化
とともに、インピーダンスを整合させ、ノイズの影響を
防いで特性を良好にすることができる。

【００６７】さらに、本発明によれば、電源用配線、グ
ランド用配線となる配線導体どおしをわずかな絶縁距離
をおいて互いに長い距離で接するように構成することに
よって、これら両者間での静電容量が大きくなり、外部
からの電源ノイズを吸収させることができるという利点
がある。そして、このような構成によれば、従来半導体
パッケージを用いた回路上にノイズ吸収のために設けて
いたチップコンデンサが不要となるという利点がある。

【００６８】また、本発明によれば、上述したようにメ
モリまたはメモリ−ロジック混載チップをＣＳＰ構造で
パッケージ化するにあたって、多ピン化が図れ、品種切
替えも可能で互換性に優れ、またパッケージサイズを必
要最小限で構成することができる半導体装置を簡単に製
造することができる。

【００６９】さらに、本発明によれば、ベース基板に設
けた外部端子に対してチップ側の電極パッドをワイヤボ
ンディングにより接続しているから、一つの配線回路基
板を用いて他の品種への切替えが可能となる。また、こ
のようなワイヤボンディング接続によれば、チップ接続
部の応力が加わらないように構成できるから、パッケー
ジの信頼性が向上する。

【００７０】また、本発明によれば、外部端子ピッチ間
に配線を通す必要がなくなり、配線導体と外部端子間の
相互干渉（クロストーク）が生じない。さらに、たとえ
ばベース基板を多層配線回路基板で構成し、中間層に信
号用配線導体を形成すると、多少はクロストークが生じ
るが、従来のように配線を密に引き回す程には問題な
い。

【００７１】また、本発明によれば、特定の配線長さを
行う場合において、グランド用配線導体を設けて配線幅
に対する絶縁層の厚さと誘電率を規定することによって
インピーダンスを５０Ωまたは７５Ωにすることができ
る。したがって、インピーダンス整合させることによっ
て、半導体チップから出される信号の反射が配線内で生
ぜず、１００％プリント配線板側に伝達することができ
る。

【００７２】特に、メモリ−ロジック混載チップをＣＳ
Ｐ構造で実現するためには多ピン化が必須であり、外部
端子数が現在のメモリだけよりは飛躍的に増加する。そ
の場合はメモリのセンタパッド方式よりもチップ全体に
均一にパッドを分散させることが一般的である。本発明
では、チップの電極パッドからベース基板への信号の受
け渡りが最短距離で行えるため、抵抗増加、クロストー
クの影響を最小にすることができる。

【図面の簡単な説明】

【図１】 本発明に係る半導体装置およびその製造方法
の第１の実施の形態を示す要部断面図およびその要部拡
大図である。

【図２】 （ａ）は図１の半導体装置においてボールバ
ンプを設けた側から見た概略平面図、（ｂ）はその要部
拡大図である。

【図３】 図１、図２の半導体装置において、（ａ）は
ベース基板の端子配設面を見た平面図、（ｂ）はチップ
搭載面を見た平面図、（ｃ）は半導体チップの電極バン
プ形成面を見た平面図である。

【図４】 本発明に係る半導体装置およびその製造方法
の第２の実施の形態を示す要部断面図およびその要部拡
大図である。

【図５】 図４の半導体装置を説明するためのベース基
板の端子配設面を示す平面図である。

【図６】 本発明に係る半導体装置およびその製造方法
の第３の実施の形態を示す要部断面図およびその要部拡
大図である。

【図７】 本発明に係る半導体装置およびその製造方法
の第４の実施の形態を示す要部を断面した斜視図であ
る。

【図８】 （ａ）は図７の半導体装置のボールバンプを
設けた側から見た平面図、（ｂ）はベース基板内での配
線導体の形成状態を説明するための図、（ｃ）はベース
基板のチップ搭載面における配線導体の形状を示す図で
ある。

【図９】 図８の（ｃ）での電源用配線導体、グランド
用配線導体の形状の変形例を示す概略図である。

【符号の説明】

１０…半導体装置としての半導体パッケージ、１１…半
導体チップ（半導体素子）、１１ａ…電極バンプ形成
面、１２…電極バンプ、１２ａ…絶縁膜、１３…ベース
基板、１３ａ…チップ搭載面（素子搭載面）、１３ｂ…
端子配設面、１４…接着剤、１５…ボールバンプ（外部
端子）、１６…信号用配線導体、１７…電源用配線導
体、１８…グランド用配線導体、１６ａ，１７ａ，１８
ａ…導体部、１９，２０，２１…接続用ランド部、２２
…絶縁層、２５…スリット、２６…ボンディングワイ
ヤ、２８…封止樹脂、３１…センタパッド部、３２…セ
ンタスリット、３３…基板側電極パッド部。

フロントページの続き (56)参考文献 特開 平８−306817（ＪＰ，Ａ) 特開 平10−22411（ＪＰ，Ａ) 特開 平10−12765（ＪＰ，Ａ) 特開 平10−189650（ＪＰ，Ａ) 特開 平11−17048（ＪＰ，Ａ) 特開 平11−40694（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 23/12 H01L 21/60 301

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 電極パッドをマトリックス状の配列パタ
   ーンで形成した半導体素子と、前記半導体素子の電極パ
   ッド形成面が素子搭載面に接着剤を介して固定され、こ
   の素子搭載面と反対側の面に外部接続用の外部端子が前
   記電極パッドに重ならないようにずらして設けられると
   ともにこれら各外部端子に接続される配線導体が形成さ
   れているベース基板を備え、前記ベース基板の前記半導
   体素子の各電極パッドに対応する位置に、各電極パッド
   が独立して露出するような大きさを有するスリットを穿
   設し、前記スリットを通して前記配線導体と前記半導体
   素子側の電極パッドとをワイヤボンディングによって電
   気的に接続したことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、
   前記ベース基板の素子搭載面に、電源用配線導体とグラ
   ンド用配線導体とをそれぞれ領域を分けて形成したこと
   を特徴とする半導体装置。
3. 【請求項３】 請求項２に記載の半導体装置において、
   前記信号用配線導体による配線回路を、前記ベース基板
   の素子搭載面または外部端子を設けた端子配設面の少な
   くともいずれか一方に形成したことを特徴とする半導体
   装置。
4. 【請求項４】 請求項２に記載の半導体装置において、
   前記ベース基板として多層配線回路基板を用い、前記信
   号用配線導体による配線回路を、前記電源用配線導体、
   グランド用配線導体を形成した素子搭載面、前記外部端
   子を設けた端子配設面以外の面に形成したことを特徴と
   する半導体装置。
5. 【請求項５】 請求項２、請求項３または請求項４に記
   載の半導体装置において、前記ベース基板の素子搭載面
   であって前記信号用外部端子と配線導体、グランド端子
   と配線導体に対向する部分にグランド用配線導体を、前
   記電源用外部端子と配線導体に対向する部分に電源用配
   線導体を、絶縁層を介して積層させて形成したことを特
   徴とする半導体装置。
6. 【請求項６】 請求項１、請求項２、請求項３、請求項
   ４または請求項５に記載の半導体装置において、前記ベ
   ース基板を、樹脂基板、セラミック基板、フィルム基板
   のいずれかで構成したことを特徴とする半導体装置。
7. 【請求項７】 電極パッドをマトリックス状の配列パタ
   ーンで形成した半導体素子と、前記半導体素子の電極パ
   ッド形成面が素子搭載面に接着剤を介して固定され、こ
   の素子搭載面と反対側の面に外部接続用の外部端子が前
   記電極パッドに重ならないようにずらして設けられると
   ともにこれら各外部端子に接続される配線導体が形成さ
   れているベース基板を準備し、前記半導体素子の電極パ
   ッド形成面を前記ベース基板の素子搭載面に接着剤によ
   り搭載して固定し、前記ベース基板の前記半導体素子の
   各電極パッドに対応する位置に、各電極パッドが独立し
   て露出するような大きさをもって穿設したスリットを通
   して前記配線導体と前記半導体素子側の電極パッドとを
   ワイヤボンディングによって電気的に接続し、前記ベー
   ス基板の素子搭載面と反対側の面に外部接続用の外部端
   子を設け、しかる後前記ベース基板のワイヤボンディン
   グ接続したスリット部分を樹脂封止することを特徴とす
   る半導体装置の製造方法。