JPH1012804A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1012804A
JPH1012804A JP8184051A JP18405196A JPH1012804A JP H1012804 A JPH1012804 A JP H1012804A JP 8184051 A JP8184051 A JP 8184051A JP 18405196 A JP18405196 A JP 18405196A JP H1012804 A JPH1012804 A JP H1012804A
Authority
JP
Japan
Prior art keywords
electrode pads
lead
row
semiconductor device
bus bar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8184051A
Other languages
English (en)
Inventor
Hiroyuki Sano
裕幸 佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP8184051A priority Critical patent/JPH1012804A/ja
Publication of JPH1012804A publication Critical patent/JPH1012804A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】ＳＯＰ、ＤＩＰ、ＱＦＰ、サイドボンドＬＯＣ
などの、集積回路チップの周辺寄りに複数の電極パッド
の列を備えるパッケージにおいてバスバーを実装可能と
する。 【解決手段】半導体装置１は、第一の基準電圧、例えば
電源電位を与えられる導体リード６及び第二の基準電
圧、例えば接地電位を与えられる導体リード７を有す
る。両導体リードは、複数の電極パッド２ａの列に沿っ
て配置されるバスバー６ａ、６ｂ、７ａ及び７ｂを有す
る。すなわち、両導体リードのバスバーは、相互に干渉
しないように複数の電極パッドの列に沿って引き回され
る。バスバーは接着テープでチップ面上に固定され、そ
の複数箇所で電極パッドとワイヤボンディングされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路チップ面上
にバスバーを備えた集積回路パッケージに関し、特にサ
イドボンド型の集積回路パッケージに適用して好適なる
パッケージ構造に関する。
【０００２】
【従来の技術】集積回路チップのパッケージング技術の
一つにＬＯＣ(LeadOn Chip)と呼ばれるものがある。Ｌ
ＯＣにおいては、集積回路チップの回路素子及び電極パ
ッドが形成された面上にリードフレームのインナーリー
ドが位置され、このインナーリードと集積回路チップの
電極パッドがワイヤボンディングされる。ＬＯＣ構造の
パッケージは、集積回路チップの幅に対するパッケージ
の幅の比率を小さくして半導体装置の小型化を図る上
で、有効な技術である。
【０００３】ＬＯＣ構造のパッケージにおいては、バス
バーと呼ばれる電源供給用及び接地用のリードを備えて
いる。バスバーを備えたＬＯＣ構造の半導体装置のリー
ドレイアウトの一例を図７に示す。図７には集積回路チ
ップの主面上に配置したリードが平面的に示されてい
る。集積回路チップ２０の主面の中央にはチップ内の回
路素子に電気的に接続された電極パッド２０ａがほぼ一
列に配置されている。このような構造を特にセンターボ
ンドＬＯＣと呼ぶことがある。各信号線用のリード２１
は、チップ２０の両側面から上記中央の電極パッド２０
ａに向かって延びている。信号線用のリード２１のチッ
プ面上の領域は、インナーリードと呼ばれる。バスバー
２２は電源電位供給用のリードであり、またバスバー２
３は接地電位供給用のリードである。バスバー２２及び
２３は、電極パッド２０ａの列の両側に沿って配置さ
れ、電極パッド２０ａのうち給電用に用意された複数の
電極パッドに対し、バスバー２２及び２３の複数箇所で
導体ワイヤ２４により電気的に接続される。上記信号線
用リード２１のインナーリード先端は、このバスバー２
２又は２３を超えて配置される導体ワイヤにより各電極
パッド２０ａにボンディングされる。
【０００４】チップ内の集積回路上の複数の箇所に電源
電圧及び接地電圧を与えることにより、回路内のインピ
ーダンスを抑えることがバスバーを配置する目的であ
る。すなわち、回路内で給電用の配線を引き回すより、
回路内配線よりも低抵抗のバスバーをチップ外部に配置
したほうが、回路内インピーダンスを下げる上で有利で
ある。バスバー２２及び２３の両端は、信号線用のリー
ド２１と同様にチップの側面から外側に延び、さらに下
方に曲げられて、外部基板のランド上に接触可能にされ
る。このようなバスバーの外部基板への接続側は、信号
線用のリードの場合と同じように、アウターリードと呼
ばれる。上記信号線用のリード２１、バスバー２２及び
２３は、リードフレームの形で与えられ、集積回路チッ
プの主面上に接着された後、不要部分を切断されること
によって形成される。
【０００５】一方、集積回路チップの素子領域の外周囲
すなわちチップの周辺寄りに電極パッドの列を配置した
一般的なパッケージは、信号線を中央の電極パッドの列
まで引き延ばさなければならない上記センターボンドＬ
ＯＣよりも有利な面がある。すなわち、リード上のイン
ダクタンスは該リードの長さに比例し、センターボンド
ＬＯＣにおいては隣り合うインナーリードとの間でクロ
ストークが生じる恐れがある。ＳＯＰ(Small Out-line
Package)、ＤＩＰ(Dual In-line Package)、ＱＦＰ(Qua
d Flat Package)その他のパッケージでは、集積回路チ
ップの周辺寄りに電極パッドを有しているため、リード
長が短くなりクロストークが抑えられる。このことは集
積回路チップの周辺寄りに電極パッドを備えたＬＯＣパ
ッケージ、すなわちサイドボンドＬＯＣと呼ばれるパッ
ケージにおいても当てはまる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ＳＯ
Ｐ、ＤＩＰ、ＱＦＰ、サイドボンドＬＯＣなどの、集積
回路チップの周辺寄りに電極パッドを備えるパッケージ
において、該チップ上にバスバーを備えることにある。
【０００７】本発明の別の目的は、既存のＳＯＰ、ＤＩ
Ｐ、ＱＦＰ、サイドボンドＬＯＣなどのパッケージにお
ける電極パッドの配置、リードの配列等の設計を変更す
ることなく、これらのパッケージにバスバーを実装する
ことにある。
【０００８】
【課題を解決するための手段】本発明は、一つの面上に
電極パッドの列を複数備えた集積回路チップを有するメ
モリーＩＣ、論理ＩＣ、アナログＩＣその他の半導体装
置に適用される。上記半導体装置は、第一の基準電圧、
例えば電源電位を与えられる導体リード及び第二の基準
電圧、例えば接地電位を与えられる導体リードを有す
る。両導体リードは、上記各電極パッドの列に沿って配
置される部分（以下、これをバスバー部と呼ぶことがあ
る）を有している。言い換えれば、第一の基準電圧と第
二の基準電圧の少なくとも二本の導体リードが、すべて
の電極パッドの列の近傍を通過するように配置される。
上記導体リードのアウターリードは、信号線用の導体リ
ードと同様に、集積回路チップの側面より外側に延びて
外部基板側へ接続可能にされる。複数の電極パッドと各
導体リードとが導体ワイヤにより電気的に接続される。
【０００９】本発明において半導体装置は複数の電極パ
ッドの列を備えていればよく、ＳＯＰ、ＤＩＰ又はサイ
ドボンドＬＯＣ型のパッケージのように、集積回路チッ
プの対向する二辺に沿って電極パッドの列を備えたもの
に本発明が適用できる。また、ＱＦＰ型のパッケージの
ように集積回路チップの四辺に沿って電極パッドの列を
備えたものにも本発明を適用できる。
【００１０】ここで、集積回路チップ上の各電極パッド
の列は、全体として一つのまとまりとして連続的に配置
された電極パッドの群であればよく、必ずしも一直線上
に配置された複数の電極パッドのみを指すのではない。
したがって、複数の電極パッドの並び方向と交差する方
向に相互の位置を異ならせて電極パッドを配列した構造
の半導体装置においても、本発明は適用されるであろ
う。
【００１１】信号線用のリードと電極パッドとの接続を
容易にし、又は既存の電極パッドの集積回路チップ面上
の配置に関する設計を変更しない目的で、両導体リード
の電極パッドの列に沿う部分を、各電極パッドの列の内
側に並べて配置し、さらにはチップ面上に接着すること
が好ましい。２つの導体リードのバスバー部のうち、電
極パッドの列から離れた側は、もう一方のバスバー部を
超えていくつかの電極パッドにワイヤボンディングされ
る。
【００１２】本発明において、信号線用導体リードの配
置はさほど重要ではない。集積回路チップの電極パッド
にインナーリードを介して電気的に接続し得る配置が達
成されればよい。信号線用導体リードのインナーリード
は、ＬＯＣパッケージの場合のように、集積回路チップ
面上に置かれてもよく、またＳＯＰ、ＱＦＰその他の一
般的なパッケージの場合のように、集積回路チップの外
側に置かれてもよい。また、各信号線用導体リードは、
各電極パッドに対して導体ワイヤを介してワイヤボンデ
ィングされるものでも、半田バンプを介して直接電極パ
ッド上に接続されるものでもよい。
【００１３】本発明において信号線用導体リードとは、
データ入出力用、書込みイネーブル信号用、行アドレス
ストローブ用、列アドレスストローブ信号用及びアドレ
ス信号用のリードを含む。
【００１４】上記給電用の導体リードのバスバー部を集
積回路チップ上に並べて接着する場合に、チップと導体
リードとの熱膨張係数差により、その接着箇所において
熱応力を生じることがある。チップと導体リードとの接
触面積が大きい場合に、チップの歪み、又はクラックが
生じる。この問題を避けるため、導体リードがチップ上
に接触される領域をできるだけ小さくすることが好まし
い。このような目的から、バスバー部の互いの対向面の
ずれた位置から相手側に向けて複数の腕を引き延ばし、
該腕を集積回路チップ面に接着する構造を採用すること
ができる。
【００１５】また、上記電極パッドの列の内側に並べら
れた導体リードのバスバー部と集積回路チップの電極パ
ッドとをワイヤボンディングする場合に、電極パッドの
列から離れた側のバスバー部は、電極パッドの列寄りの
バスバー部を超えて延びる導体ワイヤにより電気的に接
続される。したがって、この導体ワイヤと電極パッドの
列寄りのバスバー部とがショートしないように、これら
の間のクリアランスを十分に確保しなければならない。
このような設計上の手間を避けるために、本発明はま
た、上記電極パッドの列寄りのバスバー部の表面に絶縁
層を形成し、各バスバー部と電極パッドとを上記腕の位
置でワイヤボンディングする構造を採用することができ
る。
【００１６】
【発明の実施の形態】以下、本発明の一実施形態を図面
に沿って説明する。図１及び図２は、本発明をスモール
アウトライン型パッケージ（ＳＯＰ）を有するＤＲＡＭ
等のメモリ装置に適用した場合の例を示している。メモ
リ装置１は、集積回路チップ２及びリードフレーム３を
有する。集積回路チップの電極パッド２ａは、回路素子
が形成されたチップ主面の長手方向両側に各一列に配置
されている。リードフレーム３のアウターリードとなる
部分を除いて、集積回路チップ２及びリードフレーム３
は、プラスチックパッケージ１１に覆われている。図１
ではリードフレーム３の配置を明確に示すために、プラ
スチックパッケージ１１の外形線のみを破線で示し、ま
たリードフレーム上には斜線を施している。リードフレ
ーム３のパッケージから外側にある部分を外部基板のパ
ッド上にはんだ接合することによりメモリ装置１が実装
される。メモリ装置１を外部基板に実装したときに、ア
ウターリードＯＬ１及びＯＬ４４がメモリ装置１を電源
電位Ｖｃｃに接続する。またアウターリードＯＬ４５及
びＯＬ８８がメモリ装置１を接地電位Ｖｓｓに接続す
る。アウターリードＯＬ２〜ＯＬ４３、ＯＬ４６〜ＯＬ
８７は、信号線用のリード４の一部である。信号線用リ
ード４を介して、データ、書込みイネーブル信号、行ア
ドレスストローブ信号、列アドレスストローブ信号、及
びアドレス信号等の信号がメモリ装置１に対し入出力さ
れる。信号線用のリード４は、パッケージの内部におい
て対応する電極パッド２ａと導体ワイヤ５を介して電気
的に接続される。
【００１７】リードフレーム３は、電源電位供給用のリ
ード６を有する。電源電位供給用のリード６は、アウタ
ーリードＯＬ１及びＯＬ４４に一体的に形成され、これ
らを共通接続するバスバー６ａを有する。バスバー６ａ
は、一方の電極パッド２ａの列に沿って集積回路チップ
２上に配置されている。電極パッド２ａのうちいくつか
の電源電位供給用電極パッドとバスバー６ａとが導体ワ
イヤ５により電気的に接続される。上記アウターリード
ＯＬ１及びＯＬ４４に対し、さらにバスバー６ｂが接続
線６ｃを介してバスバー６ａと一体的に形成されてい
る。バスバー６ｂは、もう一方の電極パッド２ａの列に
沿って配置され、導体ワイヤ５により、電極パッド２ａ
のうちいくつかの電極パッドと接続される。
【００１８】またリードフレーム３は、接地電位供給用
のリード７を有する。接地電位供給用のリード７は、ア
ウターリードＯＬ４５及びＯＬ８８に一体的に形成さ
れ、これらを共通接続するバスバー７ａを有する。バス
バー７ａは、上記電源用のバスバー６ｂと電極パッド２
ａの列の間に配置される。したがって、電源用のバスバ
ー６ｂと電極パッド２ａとを接続する導体ワイヤ５は、
この接地用のバスバー７ａを跨ぐ。バスバー７ａもまた
電極パッド２ａのうちいくつかの接地電位供給用電極パ
ッドと導体ワイヤ５により電気的に接続される。接地用
のアウターリードＯＬ４５及びＯＬ８８は、さらにバス
バー７ｂに接続線７ｃを介してバスバー７ａと一体的に
形成されている。バスバー７ｂは、電源用のバスバー６
ａのチップ中央側に該バスバー６ａに沿って配置され
る。バスバー７ｂと電極パッド２ａのうちいくつかの電
極パッドとは、電源用のバスバー６ａを超えて延びる導
体ワイヤ５により接続される。以上の説明からも明らか
なように、電源用のリード６及び接地用のリード７は、
それぞれが各電極パッドの列に沿う二本のバスバーを有
しており、互いの線路が干渉しあわないようにチップの
中心に対し点対称に配置されている。一つの実施例にお
いて電極パッド２ａの列からバスバー６ａ及びバスバー
７ｂまでの距離Ｌ１及びＬ２は、それぞれ２１０μｍ、
８１０μｍである。リードフレーム３の幅は３００μ
ｍ、厚さは１２５μｍである。リードフレームの材質と
しては、銅、燐青銅、Fe-Ni合金、コバール、鉄等が適
している。
【００１９】電源用のリード６及び接地用のリード７
は、それぞれそのバスバーの部分で集積回路チップ２の
面に接着される。バスバー６ａ及びバスバー７ｂはポリ
イミド製の接着テープ８ａ、８ｂで共にチップ面上に接
着される。またバスバー６ｂ及びバスバー７ａも別の接
着テープ８ａ、８ｂで共にチップ面上に接着される。リ
ードフレーム３をチップ側に接着する前に、バスバー側
に接着テープを張り付けることにより、リード６とリー
ド７との相互の位置が固定されチップへの接着が容易に
なる。図１に示すように、各バスバー６ａ、６ｂ、７ａ
及び７ｂの略中央は、内側に向けて曲げられ、この曲げ
られた部分はチップ２に対し浮いている。これはバスバ
ーの熱による伸縮の影響をこの部分で吸収するためであ
る。
【００２０】メモリ装置１の製造工程は、基本的に一般
的なＬＯＣの製造工程と同じである。すなわち、集積回
路チップ２の主面に、リードフレーム３を接着テープ８
ａ、８ｂによって固定する。本実施形態において、リー
ドフレームのバスバーの部分のみがチップ上に位置し、
接続線６ｃ、７ｃ及び信号線用リード４は、チップ２の
外側に位置する。次に信号線用リード４のインナーリー
ド及び各バスバーに対し、電極パッド２ａとのワイヤボ
ンディングが施される。その後トランスファーモールド
により集積回路チップ２及びリードフレーム３が封止さ
れる。固化した樹脂のバリ取りを行なった後、リードフ
レーム３のアウターリードを枠から切り離し、外部基板
に実装できるように曲げる。以上の工程を経て、メモリ
装置１が組み立てられる。
【００２１】図３は、信号線用リード４のインナーリー
ドを集積回路チップ面上に位置させた上記実施形態の変
形例を示している。特に説明の無い限り、上記実施形態
で用いられた符号をこの実施形態おいても同一の部品に
対して用いる。信号線用リード４のインナーリードは、
電極パッド２ａの列の個々のパッドの間において、集積
回路チップ２上に接着されている。本発明の特徴とは基
本的に関係はないが、各インナーリードの先端は直角に
曲げられ、パッケージからリードが抜け難くなるように
されている。各インナーリードは電極パッド２ａとワイ
ヤボンディングされる。電源電位供給用のリード及び接
地電位供給用のリードの全体像は、この図には示されて
いないが、図１に示す例と基本的に同じである。電源電
位供給用のリード及び接地電位供給用のリードのバスバ
ー６ｂ及びバスバー７ａは、信号線用のリード４との干
渉を避けるために、先の実施形態の場合よりも電極パッ
ド２ａの列から離されている。それぞれのバスバー６
ｂ、７ａが同様に、対応する電極パッド２ａに対しワイ
ヤボンディングされる。
【００２２】図４及び図５は、図１に示すバスバーの他
の構成態様を示す本発明の他の実施形態を示している。
図において電源電位供給用リードのバスバー６ｂは、接
地電位供給用リードのバスバー７ａ側に延びる複数の腕
６ｄを有する。同様に、接地電位供給用リードのバスバ
ー７ａは、電源電位供給用リードのバスバー６ｂ側に延
びる複数の腕７ｄを有する。腕６ｄ及び７ｄは、バスバ
ー６ｂ、７ａの全長に亙って交互に配置されている。こ
れら腕６ｄ及び７ｄの列の下側に、接着テープ９が設け
られ、バスバー、延いてはリードフレームは接着テープ
９によって集積回路チップ２上に接着される。このよう
な構成は、接着テープの幅を狭くすることができ、また
接着テープに対するバスバーの接着面積を少なくするこ
とができる。異なる部材間の接着面積を少なくすること
は、熱応力を小さくする上で好ましい。
【００２３】更に、電極パッド２ａの列側のバスバー７
ａの表面には、ポリイミドの絶縁皮膜１０が塗布され
る。バスバー６ｂ及びバスバー７ａは、腕６ｄ及び７ｄ
の位置で、それぞれ対応するいくつかの電極パッド２ａ
と導体ワイヤ５により電気的に接続される。バスバー６
ｂと電極パッド２ａとを結ぶ導体ワイヤ５は、他方のバ
スバー７ａを跨ぐが、その表面に施された絶縁膜１０に
よりこの導体ワイヤ５とバスバー７ａとの間のショート
が完全に防げる。上記腕６ｄ、７ｄの位置は、電極パッ
ド２ａとの接続が達成される位置であればよく、電極パ
ッド２ａの位置に対応させても、またそうでなくともよ
い。また腕６ｄ及び７ｄはすべての位置において交互に
形成する必要はなく、場合によっては腕を形成しない箇
所があっても良い。
【００２４】図６は、パッケージの四辺に沿ってリード
を有するＱＦＰ型のパッケージに本発明を適用した場合
の一実施形態を示している。本実施形態においても特に
説明の無い限り、上記実施形態で用いられた符号を同一
の部品に対して用いる。図に示す集積回路チップ２は、
その四辺に沿って電極パッド２ａの列を有する。リード
フレーム３は、チップ２の四方に延びる信号線用のリー
ド４、電源電位供給用のリード６及び接地電位供給用の
リード７を含む。電源電位供給用のリード６は、一つの
電極パッドの列に沿って延びるバスバー６ａと、このバ
スバー６ａと一体的に形成され残りの三つの列に沿って
さらに延びるバスバー６ｂを有する。バスバー６ｂは、
各チップのコーナーで９０°に曲げられ、電極パッドの
列の内側に沿って略Ｕ字型に配置される。同様に、接地
電位供給用のリード７は、一つの電極パッドの列に沿っ
て延びるバスバー７ａと、このバスバー７ａと一体的に
形成され残りの三つの列に沿ってさらに延びるバスバー
７ｂを有する。バスバー７ｂは、各チップのコーナーで
９０°に曲げられ、電極パッドの列の内側に沿って略Ｕ
字型に配置される。電源用のリード６のバスバーと接地
用のリード７のバスバーは、四辺の各電極パッドの列の
内側に並んで配置され、接着テープ８でチップ面上に接
着される。両リード６及び７のバスバーは、チップの各
辺においてそれぞれ複数の電極パッド２ａに対しワイヤ
ボンディングされる。この実施形態においても電源用の
リード６及び接地用のリード７は、それぞれが各電極パ
ッドの列に沿う二本のバスバーを有しており、互いの線
路が干渉しあわないようにチップの中心に対し点対称に
配置されている。
【００２５】以上、本発明を適用したいくつかの実施形
態を図に沿って説明したが、本発明の適用範囲は、上記
実施形態で示された半導体装置に限られない。本発明の
基本的な思想は、複数の電極パッドの列のそれぞれに対
し、第一の基準電圧の導体リードと第二の基準電圧の導
体リードをそれぞれ引き回すように配置した点にある。
したがって、具体的なリードの配列については、さらに
別の構成態様が実現できることが明らかである。
【００２６】
【発明の効果】以上の如く本発明の半導体装置によっ
て、ＳＯＰ、ＤＩＰ、ＱＦＰ、サイドボンドＬＯＣなど
の、集積回路チップの周辺寄りに複数の電極パッドの列
を備えるパッケージにおいて、バスバーを備えることが
可能となる。この場合に、既存のパッケージにおける電
極パッドの配置、リードの配列等の設計を変更すること
なく、これらのパッケージにバスバーを実装することが
可能となり、半導体装置の設計、製造の効率化が図られ
る。
【００２７】導体リードの電極パッドの列に沿う部分に
腕を設けた本発明の半導体装置においては、該腕の部分
で集積回路チップへの接着をすることにより、リードの
チップに対する接着面積を少なくすることができる。チ
ップとリードとの接着面積を少なくすることは、チップ
に加わる熱応力を小さくし、チップの反りやクラックを
防止するのに役立つ。
【００２８】更に、上記腕の位置で電極パッドに対して
ワイヤボンディングをすることにより、導体ワイヤの下
に位置するリード表面に絶縁層を施せる。リード表面の
絶縁層は、導体ワイヤとの間のショートを完全に防止
し、またリードと導体ワイヤ間のクリアランスを最小限
にすることを許す。
【図面の簡単な説明】
【図１】本発明をスモールアウトライン型パッケージ
（ＳＯＰ）を有するメモリ装置に適用した場合の例を示
しており、プラスチックパッケージを省いた状態のメモ
リ装置の平面図である。
【図２】プラスチックパッケージを備えた状態における
図１のＡ−Ａ線における断面図である。
【図３】信号線用リードのインナーリードを集積回路チ
ップ面上に位置させた半導体装置における本発明の適用
例を示す要部拡大平面図である。
【図４】バスバーの他の構成態様を示す図１の要部拡大
平面図である。
【図５】プラスチックパッケージを備えた状態における
図４のＢ−Ｂ線における断面図である。
【図６】パッケージの四辺に沿ってリードを有するＱＦ
Ｐ型のパッケージに本発明を適用した場合の一実施形態
を示しており、プラスチックパッケージを省いた状態の
半導体装置の平面図である。
【図７】バスバー付きセンターボンドＬＯＣパッケージ
の一例を示す平面図である。
【符号の説明】
１ メモリ装置 ２ 集積回路チップ ２ａ 電極パッド ３ リードフレーム ４ 信号線用リード ５ 導体ワイヤ ６ 電源電位供給用リード ６ａ、６ｂ バスバー ６ｃ 接続線 ６ｄ 腕 ７ 接地電位供給用リード ７ａ、７ｂ バスバー ７ｃ 接続線 ７ｄ 腕 ８ 接着テープ ９ 接着テープ １０ 絶縁皮膜

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 一つの面上に電極パッドの列を複数備え
    た集積回路チップと、 上記各電極パッドの列に沿って設けられる部分を有し、
    複数の電極パッドに対し導体ワイヤにより電気的に接続
    される第一の基準電圧の導体リードと、 上記各電極パッドの列に沿って設けられる部分を有し、
    複数の電極パッドに対し導体ワイヤにより電気的に接続
    される第二の基準電圧の導体リードと、 上記各電極パッドに電気的に接続される複数の信号用導
    体リードと、を備えた半導体装置。
  2. 【請求項２】 集積回路チップの対向する二辺に沿って
    上記電極パッドの列を備えた請求項１記載の半導体装
    置。
  3. 【請求項３】 集積回路チップの四辺に沿って上記電極
    パッドの列を備えた請求項１記載の半導体装置。
  4. 【請求項４】 上記第一及び第二の基準電圧の導体リー
    ドの上記電極パッドの列に沿って設けられた部分を、上
    記各電極パッドの列の内側に位置させた請求項２又は３
    記載の半導体装置。
  5. 【請求項５】 上記信号用導体リードの電極パッドとの
    接続部を上記集積回路チップの外側に位置させた請求項
    ４記載の半導体装置。
  6. 【請求項６】 上記信号用導体リードの電極パッドとの
    接続部を上記集積回路チップ面上に位置させた請求項４
    記載の半導体装置。
  7. 【請求項７】 上記第一及び第二の基準電圧の導体リー
    ドは、それぞれ少なくとも一つの外部接続端子と、各電
    極パッドの列に沿って設けられる複数のバスバー部と、
    上記各バスバー部を相互に連結する接続線とを備えた請
    求項４、５又は６記載の半導体装置。
  8. 【請求項８】 上記第一及び第二の基準電圧の導体リー
    ドの上記電極パッドの列に沿って設けられた部分を、上
    記集積回路チップ面に接着した請求項４記載の半導体装
    置。
  9. 【請求項９】 上記第一及び第二の基準電圧の導体リー
    ドは、上記電極パッドの列に沿って設けられた部分に、
    互いの対向面のずれた位置から相手側に向けて引き伸ば
    された複数の腕を有し、該腕を上記集積回路チップ面に
    接着してなる請求項４記載の半導体装置。
  10. 【請求項１０】 上記腕の位置で上記電極パッドとの電
    気的接続をなすと共に、上記第一及び第二の基準電圧の
    導体リードの上記電極パッドの列に沿って設けられた部
    分のうち、上記電極パッドの列寄りに配置されたものの
    表面に絶縁層を設けた請求項９記載の半導体装置。
  11. 【請求項１１】 上記第一の基準電圧が電源電圧であ
    り、上記第二の基準電圧が接地電圧である請求項１記載
    の半導体装置。
  12. 【請求項１２】 上記第一の基準電圧の導体リード、上
    記第二の基準電圧の導体リード及び上記複数の信号用導
    体リードが、一つのリードフレームにより与えられる請
    求項１の半導体装置。
JP8184051A 1996-06-25 1996-06-25 半導体装置 Pending JPH1012804A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8184051A JPH1012804A (ja) 1996-06-25 1996-06-25 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8184051A JPH1012804A (ja) 1996-06-25 1996-06-25 半導体装置

Publications (1)

Publication Number Publication Date
JPH1012804A true JPH1012804A (ja) 1998-01-16

Family

ID=16146523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8184051A Pending JPH1012804A (ja) 1996-06-25 1996-06-25 半導体装置

Country Status (1)

Country Link
JP (1) JPH1012804A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0926734A2 (en) * 1997-12-22 1999-06-30 Texas Instruments Incorporated Method and apparatus for delivering electrical power to a semiconducteur die
CN1065486C (zh) * 1996-05-24 2001-05-09 日野自动车工业株式会社 车载电池的控制装置
KR100381844B1 (ko) * 1998-08-31 2003-07-10 앰코 테크놀로지 코리아 주식회사 반도체패키지용써킷테이프

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1065486C (zh) * 1996-05-24 2001-05-09 日野自动车工业株式会社 车载电池的控制装置
EP0926734A2 (en) * 1997-12-22 1999-06-30 Texas Instruments Incorporated Method and apparatus for delivering electrical power to a semiconducteur die
EP0926734A3 (en) * 1997-12-22 2002-04-03 Texas Instruments Incorporated Method and apparatus for delivering electrical power to a semiconducteur die
KR100381844B1 (ko) * 1998-08-31 2003-07-10 앰코 테크놀로지 코리아 주식회사 반도체패키지용써킷테이프

Similar Documents

Publication Publication Date Title
US8039320B2 (en) Optimized circuit design layout for high performance ball grid array packages
JP2819285B2 (ja) 積層型ボトムリード半導体パッケージ
US5373188A (en) Packaged semiconductor device including multiple semiconductor chips and cross-over lead
US4965654A (en) Semiconductor package with ground plane
KR100953051B1 (ko) 적층가능한 전자 어셈블리
US4951122A (en) Resin-encapsulated semiconductor device
JP2537014B2 (ja) 電子素子用リ―ドフレ―ム・パッケ―ジ
US5606199A (en) Resin-molded type semiconductor device with tape carrier connection between chip electrodes and inner leads of lead frame
KR100328906B1 (ko) 리드프레임의리드온칩내부리드를결합하는방법및장치
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
US20040124545A1 (en) High density integrated circuits and the method of packaging the same
US20090091019A1 (en) Memory Packages Having Stair Step Interconnection Layers
US6882035B2 (en) Die package
US8030766B2 (en) Semiconductor device
TW200425456A (en) Multi-chip package with electrical interconnection
CN112885808B (zh) 封装基板以及封装结构
GB2292004A (en) Electronic circuit package
JP2000323610A (ja) フィルムキャリア型半導体装置
JPH1012804A (ja) 半導体装置
JP2803656B2 (ja) 半導体装置
US8044518B2 (en) Junction member comprising junction pads arranged in matrix and multichip package using same
JP3132478B2 (ja) 半導体装置およびその製造方法
KR20040078807A (ko) 볼 그리드 어레이 적층 패키지
JP2990120B2 (ja) 半導体装置
JP2831864B2 (ja) 半導体パッケージ及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060502

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060905