KR100953051B1 - 적층가능한 전자 어셈블리 - Google Patents

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찰리스 이. 슈미츠
치 쉬 챈
빅터 알리슨
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Abstract

본 발명의 구현에 따르면, 제한된 영역 또는 모듈 내에 실장될 수 있는 메모리 밀도를 향상시키기 위한 적층가능한 칩-스케일 패키지를 제공한다. 새로운 스태거드 라우팅 방식은, 칩-스케일 패키지 적층에서 개별 메모리 장치들을 효과적으로 억세스하기 위한 적층 구조의 각 레벨에서 동일한 트레이스 라우팅을 사용할 수 있게 한다. 열적으로 호환가능한 물질들과 결합하여 볼 그리드 어레이 칩-스케일 패키지 구조를 사용하여, 열 소모는 향상시키면서 열적 균열의 위험은 감소시킨다. 더욱이, 이러한 구조는 칩-스케일 패키지 상에 커패시터들과 저항들과 같은 지지 소자들이 실장될 수 있도록 한다.
칩-스케일 패키지, 스태거드 라우팅 방식, 볼 그리드 어레이, 열 팽창 계수

Description

적층가능한 전자 어셈블리{STACKABLE ELECTRONIC ASSEMBLY}
본 발명의 다양한 실시예들은 적층가능한 전자 어셈블리들에 관한 것이다. 본 발명의 적어도 하나의 실시예는 메모리 밀도를 높일 수 있는 상기 적층가능한 어셈블리들을 이용하는 메모리 모듈에 관한 것이다.
메모리 다이들(dice)과 같은 반도체 다이들은 종종 보호 및 사용의 편리함을 위해 패키징된다. 패키지의 한 형태로써, 반도체 다이를 기판 상에 실장하는 볼 그리드 어레이(BGA: ball grid array)가 있다. 반도체 다이는 기판 상에서 그리고 다이 상에서 금속 트레이스들(metal traces) 사이에 본딩된 와이어들을 통해 전기적으로 연결된 다수의 본드 패드를 가지고 있다. 기판 상의 트레이스들은 솔더 볼과 같은 도전성 구성요소들이 부착된 콘택 패드들에서 종단(terminate)된다. BGA 패키지는 회로 기판 상에 실장된 후 도전성 소자들을 통해 전기적으로 연결될 수 있다. BGA 패키지는, 도전성 소자들(예를 들면, 솔더 볼)에 열 또는 초음파를 인가하는 등 다양한 방법으로 회로 기판 상에서 금속 트레이스들과 전기적으로 연결될 수 있다.
반도체 다이들을 패키징할 때 열적 균열(thermal cracking)을 고려하여야 한다. 열적 균열은 두 물질의 열 팽창 계수의 차로 인해 그들 사이의 솔더 포인트들이 균열될 때 발생할 수 있다. 예를 들어, 반도체 다이가 실질적으로 서로 다른 열 팽창 계수를 가지는 기판 상에 직접 솔더링되면, 온도 순환(temperature cycling)으로 인해, 솔더 볼과 같은 솔더링된 포인트들이 균열되어 전기적으로 단절되게 된다. 반도체 다이들을 패키징할 때 이러한 문제점을 해결하기 위하여, 일반적으로 반도체 다이와 기판 사이의 면적을 에폭시 및/또는 다른 물질로 언더필(underfill)함으로써 열적 균열을 방지한다.
또한, 반도체 다이들은 대체적으로 매우 깨지기 쉬우며, 물리적 충격 및 환경 조건에 민감하다. 따라서, 충격력을 흡수하여 없애고 환경 조건들로부터 보호하기 위하여, 다이 또는 실리콘 칩은 일반적으로 에폭시 또는 플라스틱으로 인캡슐레이션(encapsulation)된다.
그러나, 장치 또는 다이를 언더필 및/또는 인캡슐레이션하는 것은 장치가 보유하는 열을 증가시킨다. 낮은 동작 온도를 유지하는 것은 일반적으로 전자 장치의 신뢰도, 성능 및 수명을 증가시킨다. 따라서, 언더필 및/또는 인캡슐레이션으로 인한 온도 증가는 전자 장치를 보호함으로써 신뢰도를 증가시키고자 할 때의 원치않는 부작용이다.
반도체 소자의 한 형태로써, 인캡슐레이션으로 또는 인캡슐레이션 없이 기판 상에 실장된 메모리 다이를 통상적으로 포함하는 메모리 소자가 있다. 수 년에 걸쳐, 메모리 소자들은 동일한 크기에서 증가된 저장 용량을 제공해 왔다. 일반적으 로, 이것은 메모리 소자에서 개별적인 저장 소자들의 크기를 감소시킴으로써 달성되어 왔다.
메모리 소자들은, 많은 이러한 메모리 소자들이 단일 기판 상에 실장되는 메모리 모듈에 종종 사용된다. 그러나, 기판 상에 위치될 수 있는 메모리 소자들의 개수는 모듈의 크기에 제한된다. 일반적으로 모듈들은 산업 표준이 정한 기능적 물리적 사양들 또는 특정 응용분야에서 규제하는 제한들을 만족하여야 한다. 따라서, 메모리 모듈의 저장 용량은 종종 물리적 크기 제한에 의해 제한된다. 특히, 메모리 모듈 상에서 이용가능한 표면적은 그 위에 실장될 수 있는 메모리 소자들의 개수를 제한한다.
메모리 모듈의 저장 용량을 증가시키는 하나의 기술은 각각의 상부에 메모리 소자들을 적층하는 것이었다. 이러한 기술은 동일한 표면적에 대하여 더 큰 메모리 용량을 제공한다. 그러나, 적층될 수 있는 메모리 소자들의 개수는 적층되지 않은 구조를 위해 설계된 기존의 버스 인터페이스들을 이용하여 적층된 메모리 장치들을 억세스하는 복잡성 뿐만 아니라 메모리 모듈에 대한 높이 제약에 의해 제한된다.
따라서, 메모리 모듈들의 패키징 요구사항에 대처하면서 메모리 소자들의 적층을 증가시키기 위한 경제적인 해결책을 찾고자 여전히 노력하고 있다.
본 발명의 일실시예에 따르면, 각각 칩-스케일 볼 그리드 어레이 패키지 상에 솔더링된 반도체 장치들을 가지는 적층가능한 반도체 장치 구조를 제공한다. 본 발명의 제2측면에 따르면, 상부에 실장된 반도체 장치들의 팽창 계수들과 실질적으로 대등한 조절된 열 팽창 기판을 이용함으로써, 솔더링된 포인트들의 열적 균열을 감소시키는 방법을 제공한다. 본 발명의 제3측면에 따르면, 칩-스케일 패키지 상에 실장된 반도체 다이의 여섯 면들 모두를 노출시킴으로써 열 소모를 향상시키는 반도체 다이 실장 기술을 제공한다. 본 발명의 제4측면에 따르면, 커패시터들과 저항들과 같은 소자들을 실장할 수 있도록 하는 칩-스케일 볼 그리드 패키지를 제공한다. 본 발명의 제5측면에 따르면, 적층 구조의 각 레벨에서 동일한 트레이스 라우팅의 사용할 수 있도록 하는 스태거드 라우팅 방식을 제공한다.
볼 발명의 구현에 따르면, 모듈 크기에 대한 요구사항들을 만족시키면서 모듈의 메모리 용량을 증가시키는 적층된 칩-스케일 볼 그리드 어레이 패키지들을 제공한다.
도 1은 본 발명의 일실시예에 따른 기판 상에 실장된 반도체 다이를 포함하는 칩-스케일 볼 그리드 어레이 패키지의 측면도이다.
도 2는 본 발명의 일실시예에 따른 기판 상에 실장된 반도체 다이를 가지는 칩-스케일 볼 그리드 어레이 패키지의 표면을 보여주는 도면이다.
도 3은 본 발명의 일실시예에 따른 메모리 다이들을 이용하는 칩-스케일 볼 그리드 어레이 패키지들의 적층된 쌍을 보여주는 측면도이다.
도 4는 본 발명의 제2 실시예에 따른 기판 상에 실장된 반도체 다이를 가지 는 칩-스케일 볼 그리드 어레이 패키지의 표면을 보여주는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 다이들을 이용하는 칩-스케일 볼 그리드 어레이 패키지들의 적층된 쌍을 보여주는 측면도이다.
도 6은 본 발명의 일실시예에 따른 메모리 모듈의 양 표면 상에 적층된 메모리 소자들을 가지는 메모리 모듈을 보여주는 도면이다.
도 7은 본 발명의 일실시예에 따른 적층가능한 패키지들을 위한 라우팅 방식을 보여주는 도면이다.
도 8은 본 발명의 구현에 따른 적층된 메모리 소자들을 보여주는 도면이다.
이하에서, 본 발명을 완전한 이해시키기 위하여 상세히 설명하기로 한다. 그러나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명을 이러한 상세한 설명없이도 실시할 수 있다는 것을 알 수 있을 것이다. 다른 예들에서, 공지의 방법들, 절차들, 및/또는 소자들은 본 발명의 요지를 불필요하게 흐리게 하지 않기 위하여 그 상세한 설명은 생략하였다.
이하의 설명에서, 본 발명의 하나 또는 그 이상의 실시예들의 특정 특징들을 설명하기 위하여 특정 용어가 사용된다. 예를 들어, "다이"는 보호용 플라스틱, 에폭시, 또는 다른 물질로 패키지되거나 덮히지 않은 실리콘 메모리 소자와 같은 반도체 소자를 나타낸다. "하부 커플링 부재들"이란 용어는 도전성 범프(bump), 도전성 볼 (예를 들면, 솔더 또는 골드 볼), 및 도전봉(conductive rod)과 같은 상대적 으로 견고한 전기적 커플링 부재들을 가르키는 데 사용된다.
본 발명의 일측면에 따르면, 볼 그리드 어레이 연결을 가지는 칩-스케일 패키지(CSP: chip-scale package) 상에 솔더링된 각 반도체 소자로 구성된 적층가능한 반도체 소자 구조를 제공한다. 본 발명의 제2 측면에 따르면, 실장된 반도체 다이의 팽창 계수와 실질적으로 대등한 조절된 열 팽창 계수를 가지는 기판들을 이용하여 솔더링된 지점들의 열적 균열을 감소시키는 방법을 제공한다. 본 발명의 제3 측면에 따르면, 칩-스케일 패키지에 실장된 다이의 여섯 면 모두를 노출시킴으로써 열 소모(heat dissipation)를 향상시키는 다이 실장 기술을 제공한다. 본 발명의 제4 측면에 따르면, 캐패시터들 및 저항들과 같은 신호 조절(필터링) 소자들의 실장을 가능하게 하는 칩-스케일 패키지를 제공한다. 본 발명의 제5 측면에 따르면, 적층된 구조의 모든 레벨에 대해 동일한 트레이스 라우팅의 사용을 가능하게 하는 스태거드 라우팅 방식(staggered routing scheme)을 제공한다.
본 발명의 일구현에 따르면, 모듈 치수 요구사항을 만족하면서 모듈의 메모리 용량을 증가시키는 적층된 메모리 소자들을 구비한 메모리 모듈을 제공한다.
도 1은 본 발명의 일실시예에 따른 기판(104) 상에 실장된 반도체 다이(102)를 포함하는 칩-스케일 볼 그리드 어레이 패키지(100)의 측면도이다. 칩-스케일 볼 그리드 어레이 패키지(100)는 기판(104)의 제1면에 다수의 솔더 볼들(108)을 포함한다. 하나 또는 그 이상의 솔더 볼들(108)은 반도체 다이(102) 및/또는 콘택 패드들(110)과 전기적으로 연결될 수도 있다.
본 발명의 구현의 일측면에 따르면, 솔더 볼들(108)은 반도체 다이(102)보다 더 높은 프로파일을 가지고 있어서 인캡슐레이션의 단점없이도 직접적인 충격 등으로 부터 반도체 다이(102)를 기계적으로 보호한다. 솔더 볼들(108)은 칩-스케일 기판(104)의 제1면 상에서 반도체 다이(102) 위로 올라갈 정도로 충분히 커야 한다. 솔더 볼들(108)과 동일한 면 상에 반도체 다이(102)의 실장은, 반도체 패키지가 이후에 솔더 볼들을 통해 다른 기판들과 결합될 수 있는 플립 칩 어셈블리를 형성한다. 또한, 높은 프로파일 솔더 볼들은 패키지(100)가 반도체 다이(102)로부터의 간섭없이 다른 기판들 상에 실장될 수 있도록 한다.
본 발명의 다른 측면에 따르면, 반도체 다이와 반도체 다이가 실장되는 기판 사이의 콘택들에서 열적 균열을 감소시키는 방법을 제공한다. 종래의 칩 실장 기술들은 통상적으로 와이어 본드들을 이용하여 반도체 기판을 다이 상의 콘택 포인트와 전기적으로 연결시킨다. 그러나, 이와 같은 실장 기술들은 통상적으로 반도체 다이를 기판과 고정시키기 위해 반도체 다이와 실장면 사이의 공간을 에폭시와 같은 신뢰할 수 있는 재료로 언더필하거나 주입할 필요가 있다.
그러나, 상술한 바와 같이, 이러한 기술은 반도체 장치로부터의 열 소모를 방해하는 경향이 있기 때문에 바람직하기 않다.
도 1에 도시된 바와 같이, 반도체 다이(102)는 금 또는 솔더 볼들, 도전성 폴리머 콘택들, 및/또는 언더 범프 금속배선과 같은 견고한 하부 커플링 부재들(106)을 이용하여 기판(104) 상에 실장된다. 본 발명의 일특징에 따르면, 커플링 부재들(106)이 열적 순환의 결과로 균열되는 것을 방지하기 위하여, 기판(104)은 반도체 다이(102)의 열 팽창 계수에 대등한 열 팽창 계수를 가진다. 이러한 방법 은, 반도체 다이(102)와 기판(104) 모두 유사한 비율로 팽창하고 수축함으로써, 커플링 부재들(106)에 대한 스트레스를 감소시키게 된다. 이것을 위하여, 본 발명의 일측면은 상부에 실장된 반도체 장치들의 열 팽창 계수와 실질적으로 대등하도록 조절된 열 팽창(CTE:controlled thermal expansion)을 가지는 기판들을 이용한다.
통상적인 실장 기판들은 대략 16-18 ppm/℃의 열 팽창 계수를 가지는 한편, 실리콘 반도체들은 대략 3 ppm/℃의 공칭 열 팽창 계수를 가진다. 온도 순환을 통해, 이와 같은 열 팽창 계수의 차는 종종 실장 기판들과 실리콘 반도체 장치들 사이의 전기적 배선에서 균열을 야기시킨다. 예를 들어, Coffin-Manson식 분석을 이용하여, 상기 "대등한" 팽창 계수들의 적절한 범위를 결정할 수 있다. 허용가능한 매칭은 물질들이 순환될 온도 범위, 장치의 수명 동안 예상되는 온도 사이클의 수, 기판의 크기, 제1기판과 제2기판을 연결하는 데 사용되는 물질 등에 따라 변동될 것이다. 두 물질들(예를 들어, 실리콘 반도체와 실장 기판)이 더 정확하게 대등할 수록 좋다. 특정 용도 열적-기계적 신뢰도(application-specific thermal-mechanical reliability)는 특정 동작 환경(예를 들어, 솔더 및/또는 골드 볼 배선들 및/또는 도전성 폴리머 물질들)의 요구사항들을 쉽게 만족하도록 맞출수 있다.
본 발명의 일구현에 따르면, 칩-스케일 볼 그리드 어레이 패키지는 6 ppm/℃과 9 ppm/℃ 사이의 팽창 계수를 가지는 조절된 CTE 실장 기판과, 대략 3 ppm/℃의 공칭 열 팽창 계수를 가지는 실리콘 반도체 장치를 포함한다. 실장 기판의 팽창 계수는 조성을 변화시킴으로써 조절될 수 있다.
Thermount 85 NT로 알려진 CTE 물질의 Coffin-Manson식 분석에 따르면, 대략 8 ppm/℃의 팽창 계수는 대략 3 ppm/℃의 팽창 계수를 가지는 반도체 장치들을 이용하는 메모리 모듈에 허용가능하다. 이와 같은 매칭은 예를 들어 듀얼 인-라인 메모리 모듈(DIMM: dual in-line memory module)에 허용가능하다.
일반적으로, 본 발명은 동작 환경에서 소정 장치의 신뢰도를 보증하기 위해 조절된 CTE로 만들어진 기판 물질들을 이용한다. 사용될 수 있는 몇 가지 물질은 다음과 같다.
. 수지 내용물에 따라 6.0 내지 9.0 ppm/℃ 범위의 열 팽창 계수를 가지는 Arlon (Thermount) 85NT
. 수지 내용물에 따라 7.0 내지 10.0 ppm/℃ 범위의 열 팽창 계수를 가지는 Arlon (Thermount) 55NT
. 5.5 ppm/℃ 보다 크거나 같은 베이스라인 열 팽창 계수를 가지는 CMC (구리-몰리브덴-구리) 코어들, 구리 두께를 변화시켜 CTE를 변화시키면 이 계수가 변한다 (예를 들면, (구리-몰리브덴-구리) 5/90/5 = 5.58 ppm/℃, 13/74/13 = 5.8 ppm/℃).
. 5.1 ppm/℃ 보다 크거나 같은 베이스라인 열 팽창 계수를 가지는 CIC (구리-인바-구리 코어들), 구리 두께를 변화시켜 CTE를 변화시키면 이 계수가 변한다 (예를 들면, (구리-인바-구리) 20/60/20 = 5.2 ppm/℃).
. 4.5 내지 6.5 ppm/℃ 범위의 열 팽창 계수를 가지는 세리믹 코어들 (예를 들어, 4.5의 AlN, 6.5의 알루미나)
본 발명의 다른 측면에 따르면, 다이의 여섯 면 모두를 노출시킴으로써 반도 체 다이(102)로부터 열 소모를 향상시킨다. 일반적으로 언더필되거나 완전히 인캡슐레이션되는 종래 기술과는 달리, 본 발명은 반도체 다이의 하부의 실질적인 부분을 포함하여 반도체 다이의 여섯 면 모두를 노출시킨다. 즉, 솔더 볼들, 언더 범프 금속배선, 및/또는 다른 유사한 전기적 커플링 부재들(106)을 이용하여 반도체 다이(102)를 실장함으로써, 칩-스케일 기판(104)과 반도체 다이(102)의 하부 사이에 간격이 형성된다. 하부면을 포함하여 다이(102)의 면 모두는 공기흐름에 노출되기 때문에, 반도체 다이(102)는 향상된 열 소모를 가지게 된다. 솔더 볼들(108)이 실장된 반도체 다이(102) 보다 높은 프로파일을 가진다는 사실은 반도체 다이(102)의 상부면 또한 공기흐름에 노출되는 것을 의미한다는 것을 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 기판 상에 실장된 반도체 다이를 이용하는 칩-스케일 볼 그리드 패키지의 표면을 보여주는 도면이다. 칩-스케일 볼 그리드 어레이 패키지는 기판(104)의 표면을 따라 다수의 솔더 볼들(108)을 포함할 수 있다. 일 구현에서, 도 2에 도시된 바와 같이, 다수의 솔더 볼들(108)은 행들과 열들로 배열될 수 있으며, 다른 구현들에서, 솔더 볼들(108)이 다른 형태로 배열될 수 있다.
도 3은 본 발명의 일실시예에 따른 메모리 다이들을 이용하는 적층된 칩-스케일 볼 그리드 어레이 패키지를 보여준다. 다수의 칩-스케일 볼 그리드 어레이 패키지들(302, 304)은, 제1패키지(302)의 제1면이 제2패키지(304)의 반대쪽 제2면과 결합되는 형식으로 각 연속적인 층이 수직으로 적층될 수 있다. 특히, 제2패키지(304)의 제2면 상의 콘택 패드들(예를 들어, 도 1에서 110)이 제1패키지(302)의 제 1면 상의 해당 패드들과 전기적으로 연결되어 있다. 솔더 볼들(308)은 반도체 다이(305) 보다 큰 수직 프로파일 또는 높이를 가지고 있기 때문에, 제2패키지(304) 위로 제1패키지(302)를 적층할 수 있다. 이러한 방식으로, 다수의 패키지들이 적층되어 소정의 영역에 실장될 수 있는 반도체 장치들의 밀도를 증가시킨다. 예를 들면, 반도체 다이(301, 305)가 메모리 다이일 경우, 다수의 반도체 장치들의 적층은 단층 칩 구조에 비하여 메모리 모듈의 용량을 증가시킨다.
본 발명의 일측면에 따르면, 상부에 커패시터들과 저항들과 같은 소자들을 실장할 수 있는 칩-스케일 볼 그리드 어레이 패키지를 제공한다. 연결체(303)를 이용하여 기판(304) 상에 반도체 다이(305)를 실장함으로써, 표면공간이 반도체 다이(305) 위에 기판 상에서 자유롭게 된다. 일구현에서, 반도체 다이 위의 표면공간은, 신호 조절 소자들이 실장될 수 있는 패드들(306)을 항상 포함한다. 이러한 표면영역은 신호 필터링 소자들을 연결하기 위한 하나 또는 그 이상의 패드들(306)을 가질 수 있다. 이로 인해, 반도체 다이(305)로 그리고/또는 반도체 다이(305)로부터 신호 조절을 위하여 사용될 수 있는, 커패시터들과 저항들과 같은 온-칩 전기 소자들(310)을 실장할 수 있다. 패키지 기판 자체(예를 들면, 칩-스케일 기판) 상에 소자들(310)을 실장할 수 있다는 점에서, 단지 패키지 외부에 상기 소자들을 실장하는 것에 한정되는 종래기술보다 유리하다. 본 발명의 일구현에서, 이와 같은 소자들(310)은 신호 조절 커패시터들 및 풀업/풀다운 저항들이다.
다른 구현들에 따르면, 다른 볼 그리드 어레이 구조들은 본 발명으로부터 벗어남이 없이 이용될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 기판 상에 실장된 반도체 다이를 가지는 칩-스케일 볼 그리드 어레이 패키지의 표면을 보여주는 도면이다. 이 구조는 상부에 실장된 반도체 다이(408)의 양측면에 두 개의 열로 배열된 솔더 볼 연결체들(404, 406)를 가지는 기판(402)을 포함한다. 반도체 다이(408)는 반도체 다이(408)의 길이를 따라 두 개의 열들로 배열된 견고한 하부 커플링 부재들(410, 412)에 의해 기판(402) 상에 실장될 수 있다. 하부 커플링 부재들(410, 412)은 다수의 솔더 볼들(404, 406)과 전기적으로 연결되어 있다. 솔더 볼들(404, 406)은 기판(402)의 반대면 상에서 패드들과 전기적으로 연결되어 있다.
본 발명의 구현에서, 볼들/전기 배선들(예를 들면, 404 및 406)의 아웃보드 열들(outboard columns)은, 적층될 칩-스케일 패키지들의 최대 개수를 효과적으로 해결하는 데 필요한 길이의 면당 두 배 더 넓다. 예를 들면, 일반적인 256 Mb(Megabyte) 동기식 디램(SDRAM: synchronous dymamic random access memmory) 실리콘 장치에 필요한 기본 I/O 개수는 48개이며, 이 중 두개는 특유의 "어드레싱"을 위한 것이다. 그러므로, 한 층의 구현예에서, 단지 48개의 I/O 볼/전기 배선들(404, 406)이 필요하다. 각 추가되는 장치는 하나씩의 클록 인에이블 및 칩 셀렉트 어드레싱 배선들이 필요하기 때문에, 두 층의 적층시, 적층된 모든 칩-스케일 패키지들은 50개의 배선들(404, 406)을 구비하여야 할 필요가 있다. 네 층의 적층은 54개의 볼/전기 배선들(404, 406)을 필요로 한다.
도 5는 본 발명의 제2 실시예에 따른 메모리 다이들을 이용한 적층된 칩-스케일 볼 그리드 어레이 패키지들의 측면도이다. 도 4에 도시된 것과 같이, 다수의 칩-스케일 패키지들(502, 504)이 도 3에 도시된 적층된 패키지와 유사한 방식으로 적층되어 있다. 각 기판(502, 504)은 상부에 실장된 반도체 장치들(510, 512)의 측면들을 따라 배열된 두 열의 솔더 볼들(506)을 포함한다. 다수의 하부 전기적 결합체들(508)은 반도체 장치들(510, 512)을 그들 각각의 기판들(502, 504)과 연결시킨다. 각 기판은 또한 신호 필터링 소자들(516)을 연결하는 데 사용될 수 있는 반도체 소자 반대편 면 상에 다수의 패드들(514)을 포함한다.
도 6은 본 발명의 일실시예에 따른 메모리 모듈(614)의 양쪽 면 상에 다수의 적층된 메모리 소자들(602, 604, 606, 608, 610, 612)를 가지는 메모리 모듈(600)을 보여준다. 다수의 적층된 칩-스케일 볼 그리드 어레이 패키지들(602, 604, 606, 608, 610, 612)은 기판(614)의 하나 또는 그 이상의 면들 상에 실장될 수 있다.
본 발명의 일구현에서, 반도체 소자들(예를 들어, 102)은 적층된 칩-스케일 패키지들(예를 들어, 602, 604, 606, 608, 610, 612) 상에 적층된 임의 접근 메모리(random access memory) 소자들일 수 있다. 상기 적층된 패키지들(예를 들면, 602, 604, 606, 608, 610, 612)은 이후에 기판의 한쪽면 또는 양쪽면 상에 실장되어 싱글 인라인 메모리 모듈(SIMM: single inline memory module) 또는 듀얼 인라인 메모리 모듈(DIMM: dual inline memory module)과 같은 메모리 모듈(600)을 형성한다. 메모리 모듈(600)의 크기 요구사항들은 적층될 수 있는 패키지들(예를 들어, 100)의 개수를 제한할 수도 있다.
또 다른 구현에서, 적층된 패키지들은 컴퓨터 마더보드 또는 다른 형태의 모듈 상에 직접적으로 실장될 수 있다.
도 7은 본 발명의 일실시예에 따른 패키지 적층(700)을 위한 라우팅 방식을 보여준다. 적층가능한 패키지 구조를 구현하는 데 어려움은 각각의 반도체 장치(예를 들면, 메모리 장치)를 독립적으로 억세스하는 간단한 방법을 제공하는 데 있다. 종래의 적층가능한 구조들은 통상적으로 각 칩들의 억세스를 독립적으로 가능하게 하기 위해 적층의 각 레벨에서 칩-스케일 패키지 기판을 개별화(customizing)할 것을 요구하고 있다. 즉, 패키지 적층에서 각 칩상에 동일한 핀에 대하여, 서로 다른 전기적 콘택은 모듈 기판과의 인터페이스시 사용되어 각각의 칩을 독립적으로 엑세스한다. 통상적으로 이것은 모듈 보드와의 인터페이스로부터 적절한 라우팅을 칩으로 제공하기 위해, 예를 들어 점퍼 또는 트레이스 펀칭으로, 상기 적층된 패키지들의 각 레벨에서 칩-스케일 패키지 기판들의 개별화를 필요로 한다. 그러나,통상적으로 개별화된 칩-스케일 패키지 기판들이 상기 적층된 패키지의 각 레벨마다 필요하기 때문에, 이와 같은 적층된 반도체 칩-스케일 페키지들의 제조 및 조립은 비용이 많이 들어가고 번거롭다.
본 발명의 일실시예에 따르면, 동일한 칩-스케일 패키지 기판들(701a-d)은 반도체 다이들(703a-d)가 각 칩-스케일 기판(701a-d) 상에 동일한 방식으로 실장되어 있는 상기 적층된 패키지(700)의 각 레벨에서 사용된다. 적층된 패키지(700)의 각 레벨에 동일한 기판들(701a-d)을 사용하고 동일한 방식으로 다이들(703a-d)을 실장함으로써 비용문제와 각 레벨을 개별화하여야 하는 어렴움을 피할 수 있다. 따라서, 다수의 칩-스케일 볼 그리드 어레이 패키지들(701a-d)을 제조한 후 특정 순서에 관계없이 적층으로 조립할 수 있다.
독립적으로 그리고 기판들(701a-d)의 개별화없이 각 반도체 다이(703a-d)의 억세스를 가능하게 하는 새로운 라우팅 방식에 의해 적층 패키지(700)의 각 레벨에서 동일한 칩-스케일 패키지들의 사용이 가능하게 되었다. 새로운 라우팅 방식은 적층 패키지(700)의 모든 레벨에서 종속연결(cascading connection)을 제공하여 각 반도체 다이(703a-d)를 일차 억세스 포인트(예를 들면, 기판(701a) 상의 솔더 볼들)와 전기적으로 연결시킨다.
새로운 라우팅 방식의 구현에 따르면, 각 기판(701a-d)은 기판(701a-d)의 제1면 상에 실장된 다수의 솔더 볼들(705)과 기판(701a-d)의 제2 반대면 상에 실장된 다수의 대응 패드들(707)을 포함한다. 배선들(709)은 솔더 볼들(705)을 패드들(707)과 전기적으로 연결시키는 역할을 한다. 도 7에 도시된 종속연결 방식은 일차 억세스 포인트(예를 들면, 기판(701a) 상의 솔더 볼들)로부터 각 반도체 다이를 독립적으로 억세스하도록 한다. 종속연결 방식은 반도체 다이와 가장 가까운 솔더 볼들을 반도체 다이 상의 콘택과 전기적으로 연결시킨다. 예를 들면, 솔더 볼(711)은 반도체 다이(703a) 상에서 콘택(702)과 전기적으로 연결된다. 이러한 라우팅 방식의 구현은, 칩-스케일 패키지 기판 상의 제1면 상의 솔더 볼들이, 반도체 다이와 더 가까우며 칩-스케일 패키지 기판의 제2면 상의 패드들과 전기적으로 연결되도록 한다. 예를 들면, 솔더 볼(713)이 패드(715)와 전기적으로 연결된다. 유사하게, 솔더 볼들(717, 719)이 반도체 다이(703a)에 가까운 패드들과 연결된다. 이러한 라우팅 방식은 스택 패키지(700)에서 모든 칩-스케일 패키지 기판(701a-d)에서 구현된다. 칩-스케일 패키지 기판들은 도시된 바와 같이 각각의 상부에 적층될 때, 제1기 판(예를 들면, 701a)의 제2면 상의 각 패드(예를 들면, 707)가 제2기판(예를 들면, 701b)의 제1면 상의 대응하는 솔더 볼(예를 들면, 720)과 전기적으로 연결된다. 따라서, 종속연결 라우팅 방식에 따르면, 하나의 기판(예를 들면, 701a)의 솔더 볼들(예를 들면, 713)이, 반도체 다이의 인터페이스 포인트에 더 가까운 제2기판(예를 들면, 701b)의 솔더 볼들(예를 들면, 722)과 전기적으로 연결되는 결과를 낳는다. 결국, 솔더 볼(713)은 연결체(706)와 와 전기적으로 연결되며, 솔더 볼(717)은 연결체(710)와 전기적으로 연결되며, 솔더 볼(719)는 연결체(714)와 전기적으로 연결된다. 유사한 방식이 반도체 다이의 다른 면에도 구현되어 다이 연결체들(704, 708, 712, 716)이 기판(701a) 상에서 솔더 볼들과 전기적으로 연결될 수 있다. 이후에, 반도체 장치들의 적층된 패키지는 기판(701a)의 제1면 상에서 솔더 볼들을 통해 다른 기판 또는 인터페이스와 연결될 수 있다.
솔더 볼들이 다양한 방법으로 그리고 본 발명으로 벗어남이 없이 다양한 솔더 볼 레이아웃을 이용하여 종속연결될 수 있다. 예를 들면, 종속연결 라우팅 방식은 도 4 및 도 5에 도시된 것과 유사한 칩-스케일 패키지들을 이용하여 구현될 수 있다. 종속연결 방식은, 다수의 패키지 층들에 걸쳐 솔더 볼들을 사이에 앞뒤로 지그재그 형상으로 두 개의 솔더 볼 열들(예를 들면, 404)로 구현되어 도 7에 도시된 라우팅 방식을 효과적으로 구현할 수 있다. 즉, 기판의 제1면 상의 전기적 패드는 기판의 제2면 상의 솔더 볼과 전기적으로 연결되며 다른 패드들 및 솔더 볼들의 배열에 대하여 실질적으로 대각선 방향이다. 다른 구현에서, 도 7에 도시된 라우팅 방식은 또한 다수의 칩-스케일 패키지 층들에 걸쳐 하나의 열(예를 들면, 반도체 패키지(400)에서 바깥쪽 열들 중 하나)을 따라 솔더 볼들을 서로 연결함으로써 구현될 수 있다. 간단히 말하자면, 도 7 및 도 8에 도시된 스태거드 라우팅 방식은, 하나의 열, 하나의 행, 및/또는 적층의 다양한 층들에 걸쳐 대각선/지그재그 연결 등을 포함하여 다양한 방법으로 구현될 수 있다.
또 다른 구현에서, 일부 솔더 볼들만 종속연결 방식을 이용하여 상호 연결하고, 나머지 솔더 볼들은 적층된 패키지에 걸쳐 비종속연결 방식으로 연결할 수 있다. 즉, 적층의 모든 층에 걸쳐 동일한 위치에 있는 일부 솔더 볼들은 공통적으로 연결될 수 있다.
도 8은 본 발명의 구현에 따른 적층된 메모리 패키지(800)를 보여준다. 메모리 다이들(802a-d)은 칩-스케일 패키지 기판들(804a-d) 상에 실장된다. 일구현에서, 메모리 소자들(802a-d)은 공통 데이터 라인들 또는, 메모리 장치들(802a-d)로/부터 데이터(예를 들면, 비트)를 쓰기 및/또는 독출하는 데 사용되는 버스를 공유한다. 특정 메모리 장치로/부터 정확하게 쓰거 및/또는 독출하기 위하여, 도 7에서 설명한 종속연결 방식이 개별 칩 선택 및 클록 인에블링을 위해 구현된다. 개별적으로 패키지된 메모리 다이들(802a-d)은 인에이블 및/또는 디스에이블되어 솔더 볼들(806-813)에게 적절한 신호를 제공한다. 예를 들면, 솔더 볼(806)에 클록 A 및 솔더 볼(807)에 칩 셀렉트(chip select) A를 인에블시켜 메모리 장치(802a)를 억세스할 수 있다. 유사하게, 솔더 볼(808)에 클록 B 및 솔더 볼(809)에 칩 셀렉트 B를 인에블시켜 메모리 장치(802b)를 억세스할 수 있으며, 솔더 볼(810)에 클록 C 및 솔더 볼(811)에 칩 셀렉트 C를 인에블시켜 메모리 장치(802c)를 억세스할 수 있으 며, 솔더 볼(812)에 클록 D 및 솔더 볼(813)에 칩 셀렉트 D를 인에블시켜 메모리 장치(802d)를 억세스할 수 있다.
종종, 적층된 메모리 또는 반도체 패키지의 크기는 특정 구현에서 그것을 실장할 이용가능한 공간에 의해 제한된다. 따라서, 본 발명의 구현에서, 조밀하게 이격된 소자들을 이용하여 적층 패키지의 반도체 또는 메모리 밀도를 극대화시킨다. 예를 들면, 본 발명의 구현에서, 기판(예를 들면, 도 2의 104 또는 도 4의 402)은 길이가 대략 12 mm이며, 폭이 10 mm이며, 두께는 0.230 mm이다. 또한, 솔더 볼들(예를 들면, 도 3의 308 또는 도 5의 506)은 지름이 대략 0.50 mm이며, 특정 칩-스케일 패키지(예를 들면, 도 1의 100)의 높이 또는 두께는 대략 0.50 mm이다. 유사히게, 두 개의 적층된 칩-스케일 패키지들(예를 들면, 도 3 및 도 5에 도시된 패키지들)의 두께 또는 높이는 대략 1.00 mm이다.
예시적인 실시예들을 설명하였고 첨부된 도면에 도시되어 있으나, 이와 같은 실시예들은 광범위한 본 발명의 단지 예시에 불과하며 본 발명은 이에 한정되지 않으며, 다른 다양한 변형들이 가능하기 때문에 본 발명은 도시되고 설명된 특정 구조 및 배치에 한정되지 않는다. 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면, 본 발명의 보호범위 및 사상을 벗어남이 없이 상술한 바람직한 실시예의 다양한 응용 및 변형이 가능하다는 것은 자명하다. 예를 들어, 반도체 다이를 이용하여 본 발명을 설명하였으나, 본 발명으로부터 벗어남이 없이, 본 발명의 하나 또는 그 이상의 측면에 따라 다른 전자 장치 또는 소자가 그 대신에 사용될 수 있다. 따라서, 첨부된 청구범위의 범위 내에서, 본 발명은 상술한 것과 달리 실행될 수도 있다.

Claims (29)

  1. 제1면 및 상기 제1면과 반대인 제2면을 가지며 조절된 열 팽창 물질로 이루어진 기판;
    제1면 및 상기 제1면과 반대인 제2면을 가지며, 상기 제1면은 상기 기판의 제1면과 대향하며, 다수의 견고한 하부 커플링 부재들을 이용하여 기판에 전기적으로 연결되어 있으며, 상기 제2면이 완전히 노출된 상태에 있는 메모리 다이로서, 상기 기판의 열팽창 계수는 상기 메모리 다이의 열팽창 계수와 6 ppm/℃ 이하로 차이가 나는 메모리 다이 ;
    상기 메모리 다이에 인접하게 볼 그리드 어레이 구조로 상기 기판의 상기 제1면 상에 실장되며, 적어도 하나가 상기 하부 커플링 부재들 중 적어도 하나와 전기적으로 연결된 다수의 솔더 볼들;
    상기 기판의 상기 제2면에 연결되며, 각각이 스태거드 라우팅 방식으로 상기 다수의 솔더 볼들 중 하나 또는 그 이상과 전기적으로 연결된 다수의 패드들; 및
    상기 메모리 다이와 실질적으로 반대인 영역에 상기 기판의 상기 제2면 상에 실장된 하나 또는 그 이상의 전자 소자들을 포함하며,
    전자 소자와 상기 메모리 다이가 상기 기판으로부터 돌출되는 합산 거리는 솔더 볼과 패드가 상기 기판으로부터 돌출되는 거리보다 작은 것을 특징으로 하는 칩-스케일 패키지.
  2. 제1항에 있어서,
    적어도 하나의 솔더 볼을 상기 메모리 다이와 전기적으로 직접 연결시키기 위해 상기 제1면 상에 제공된 전기적으로 도전성인 트레이스들을 더 포함하는 것을 특징으로 하는 칩-스케일 패키지.
  3. 제1항에 있어서,
    상기 다수의 견고한 하부 커플링 부재들은 제2의 다수의 솔더 볼들인 것을 특징으로 하는 칩-스케일 패키지.
  4. 제1항에 있어서,
    상기 메모리 다이는 여섯 면을 구비하며, 상기 여섯 면 중 상기 제 1 면을 제외한 다섯 면은 완전히 노출되고, 상기 메모리 다이의 제 1면은 열 소모를 향상시키기 위해 실질적으로 노출되는 것을 특징으로 하는 칩-스케일 패키지.
  5. 제1면 및 상기 제1면과 반대인 제2면을 가지는 기판;
    다수의 전기 전도체를 이용하여 상기 기판의 제1면 상에 실장되며, 제1면 및 제2면을 가지는 반도체 장치로서, 상기 반도체 장치의 제1면은 상기 기판의 제1면과 대향하며, 상기 기판의 열팽창 계수는 상기 반도체 장치의 열팽창 계수와 6 ppm/℃ 이하로 차이가 나며, 제2면은 향상된 통풍을 위하여 완전히 노출된 반도체 장치;
    상기 반도체 장치에 인접하게 볼 그리드 어레이 구조로 상기 기판의 상기 제1면 상에 실장되며, 적어도 하나가 상기 반도체 장치에 전기적으로 연결된 다수의 솔더 볼들; 및
    상기 기판의 상기 제2면에 연결되며, 다수의 칩-스케일 패키지들이 함께 적층될 때, 제1 칩-스케일 패키지의 솔더 볼이 상기 제1칩-스케일 패키지로부터 N(N은 2보다 큰 정수) 레벨 이격된 제2 칩-스케일 패키지 상에 실장된 반도체 장치의 전기 전도체와 독자적으로 전기적으로 연결되도록 하는 스태거드 라우팅 방식으로 상기 다수의 솔더 볼들 중 하나 또는 그 이상에 전기적으로 연결된 다수의 패드들을 포함하여 이루어진 것을 특징으로 하는 칩-스케일 패키지.
  6. 제5항에 있어서,
    상기 반도체 장치와 실질적으로 반대인 영역에 상기 기판의 상기 제2면 상에 실장된 하나 또는 그 이상의 전기 소자들을 더 포함하는 것을 특징으로 하는 칩-스케일 패키지.
  7. 제6항에 있어서,
    하나 또는 그 이상의 전기 소자와 상기 반도체 장치가 상기 기판으로부터 돌출되는 합산 거리는 솔더 볼과 패드가 상기 기판으로부터 돌출되는 거리보다 작은 것을 특징으로 하는 칩-스케일 패키지.
  8. 삭제
  9. 제5항에 있어서,
    적어도 하나의 솔더 볼을 상기 반도체 장치에 직접적으로 연결시키기 위한 상기 제1면 상의 전기적으로 도전성인 트레이스들을 더 포함하는 것을 특징으로 하는 칩-스케일 패키지.
  10. 제5항에 있어서,
    상기 반도체 장치는 실리콘 메모리 장치인 것을 특징으로 하는 칩-스케일 패키지.
  11. 다수의 칩-스케일 패키지들로서, 상기 다수의 칩-스케일 패키지들은 제 1 패키지의 제 1면이 제 2 패키지의 반대쪽 제 2면과 결합되도록 각각의 연속적인 층이적층 구조에서 수직으로 적층되며, 상기 각각의 칩-스케일 패키지는,
    제1면과 상기 제1면에 반대인 제2면을 가지며 조절된 열 팽창 물질로 이루어진 기판;
    하부 커플링 부재들을 이용하여 상기 기판의 상기 제1면 상의 트레이스들과 연결되는 반도체 장치로서, 상기 기판의 열팽창 계수는 상기 반도체 장치의 열팽창 계수와 6 ppm/℃ 이하로 차이가 나는 반도체 장치;
    상기 반도체 장치에 인접하게 볼 그리드 어레이 구조로 상기 기판의 상기 제1면 상에 실장되며 적어도 하나가 상기 반도체 장치와 전기적으로 연결된 다수의 솔더 볼들; 및
    상기 기판의 상기 제2면과 연결되며 각각 스태거드 라우팅 방식으로 상기 다수의 솔더 볼들 중 하나 또는 그 이상에 전기적으로 연결된 다수의 패드들을 포함하며,
    상기 모든 칩-스케일 패키지들은 상기 적층 구조에서 동일한 라우팅 트레이스들을 가지는 것을 특징으로 하는 적층가능한 전자 어셈블리.
  12. 삭제
  13. 제11항에 있어서,
    제1칩-스케일 패키지의 상기 제1면 상의 상기 솔더 볼들은 제2칩-스케일 패키지의 상기 제2면 상의 상기 패드들과 연결된 것을 특징으로 하는 적층가능한 전자 어셈블리.
  14. 제11항에 있어서,
    상기 스태거드 라우팅 방식은, 적층 구조의 제1 칩-스케일 패키지의 솔더 볼이 상기 제1칩-스케일 패키지로부터 N(N은 2보다 큰 정수) 레벨 이격된 제2칩-스케일 패키지 상에 실장된 반도체 장치의 하부 커플링 부재와 독자적으로 전기적으로 연결되도록 하는 것을 특징으로 하는 적층가능한 전자 어셈블리.
  15. 제14항에 있어서,
    상기 스태거드 라우팅 방식은 적층 구조의 상기 다수의 칩-스케일 패키지를 상방으로 이동하면서 단차진(stepped) 것을 특징으로 하는 적층가능한 전자 어셈블리.
  16. 제15항에 있어서,
    상기 스태거드 라우팅 방식은, 상기 적층 구조의 각 층을 통해 이동할 때, 각 상기 제1칩-스케일 패키지로부터 N(N은 2보다 큰 정수) 레벨 이격된 제2칩-스케일 패키지 상에 실장된 반도체 장치를 향해 안으로 이동하는 적층 구조의 제1칩-스케일 패키지로부터 전기적 경로를 형성하는 것을 특징으로 하는 적층가능한 전자 어셈블리.
  17. 제16항에 있어서,
    상기 전기적 경로는 상기 적층 구조의 일측을 따라 상기 적층 구조의 상기 제1칩-스케일 패키지로부터 상기 적층 구조의 마지막 칩-스케일 패키지로 이동하는 것을 특징으로 하는 적층가능한 전자 어셈블리.
  18. 삭제
  19. 제11항에 있어서,
    상기 반도체 장치는 제1면 및 반대인 제2면을 가지며, 상기 제1면은 상기 기판의 제1면을 향해 실장되며, 반도체 다이의 제2면은 향상된 통풍을 위하여 완전히 노출되어 있는 것을 특징으로 하는 적층가능한 전자 어셈블리.
  20. 제19항에 있어서,
    상기 반도체 장치의 다섯 면들은 완전히 노출되어 있으며, 상기 반도체 장치의 제1면은 향상된 열 소모를 위해 대부분 노출되는 것을 특징으로 하는 적층가능한 전자 어셈블리.
  21. 제11항에 있어서,
    상기 반도체 장치와 실질적으로 반대인 영역에 상기 기판의 제2면 상에 실장된 하나 또는 그 이상의 전기 소자들을 더 포함하며, 전자 소자와 상기 반도체 장치가 상기 기판으로부터 돌출되는 합산 거리는 솔더 볼과 패드가 상기 기판으로부터 돌출되는 거리보다 작은 것을 특징으로 하는 적층가능한 전자 어셈블리.
  22. 반도체 모듈을 다른 장치들과 연결시키는 인터페이스를 가지는 메인 기판; 및
    상기 메인 기판의 제1면과 연결된 하나 또는 그 이상의 메모리 장치의 적층들로 이루어지며,
    적어도 하나의 메모리 장치의 적층은,
    적층으로 배열되며 상기 적층의 모든 층에서 동일한 라우팅 트레이스들을 가지는 다수의 칩-스케일 패키지들을 포함하며,
    상기 칩-스케일 패키지 각각은,
    제1면 및 상기 제1면과 반대인 제2면을 가지는 기판;
    상기 기판의 제1기판 상의 트레이스들과 전기적으로 연결되는 메모리 반도체 다이로서, 상기 기판의 열팽창 계수는 상기 메모리 반도체 장치의 열팽창 계수와 6 ppm/℃ 이하로 차이가 나는 메모리 반도체 다이; 및
    상기 메모리 반도체 다이에 인접하게 상기 기판의 상기 제1면 상에 실장되며 적어도 하나가 상기 메모리 반도체 다이와 전기적으로 연결되는 다수의 솔더 볼들을 포함하며,
    상기 메모리 반도체 다이의 다섯 면은 완전히 노출되고, 상기 메모리 반도체 다이의 여섯 번째 면은 열 발산을 향상시키도록 노출되는 것을 특징으로 하는 메모리 모듈.
  23. 제22항에 있어서,
    상기 기판은 조절된 열 팽창 물질로 이루어지며,
    상기 메모리 반도체 다이의 다섯 면들은 완전히 노출되며, 상기 메모리 반도체 다이의 제6면은 향상된 열 소모를 위하여 실질적으로 노출되며,
    각각의 칩-스케일 패키지는,
    상기 기판의 상기 제2면에 연결되며 각각 단차진 스태거드 라우팅 방식으로 상기 다수의 솔더 볼들 중 하나 또는 그 이상과 전기적으로 연결된 다수의 패드들; 및
    상기 메모리 반도체 다이와 실질적으로 반대인 영역에 상기 기판의 상기 제2면 상에 실장된 하나 또는 그 이상의 전자 소자들을 포함하며,
    전자 소자와 상기 메모리 반도체 다이가 상기 기판으로부터 돌출되는 합산 거리는 솔더 볼과 패드가 상기 기판으로부터 돌출되는 거리보다 작은 것을 특징으로 하는 메모리 모듈.
  24. 제23항에 있어서,
    상기 스태거드 라우팅 방식은 제1적층의 각 층을 통해 이동할 때, 각 상기 제1칩-스케일 패키지로부터 N(N은 2보다 큰 정수) 레벨 이격된 제2칩-스케일 패키지 상에 실장된 반도체 장치를 향해 안으로 이동하는 상기 제1적층의 제1칩-스케일 패키지로부터 전기적 경로를 형성하는 것을 특징으로 하는 메모리 모듈.
  25. 제22항에 있어서,
    상기 메모리 모듈은 듀얼 인라인 메모리 모듈인 것을 특징으로 하는 메모리 모듈.
  26. 제22항에 있어서,
    상기 메인 기판의 제2면에 연결된 메모리 장치들의 하나 또는 그 이상의 적층을 더 포함하는 것을 특징으로 하는 메모리 모듈.
  27. 제 1항에 있어서,
    상기 메모리 다이는 상기 기판과 다른 물질로 구성되는 칩-스케일 패키지.
  28. 제 11항에 있어서,
    상기 스태거드 라우팅 방식(staggered routing scheme)은 상기 적층(stack) 내 단일 레이어로부터 다수의 칩-스케일 패키지들의 적층의 반도체 장치 각각에 독립적으로 액세스하도록 구성되는 적층가능한 전자 어셈블리.
  29. 제 22항에 있어서,
    상기 칩-스케일 패키지 기판의 열팽창 계수는 상기 메인 기판에서 칩-스케일 패키지로의 제 1 인터페이스 열 응력(thermal stress)과 상기 칩-스케일 패키지에서 상기 메모리 다이로의 제 2 인터페이스 열 응력 간의 차이가 최소화되도록 선택되어, 상기 제 1 및 제 2 인터페이스에서 전기적 접합부의 구조적 상태가 보전되는 메모리 모듈.
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