JP4588027B2 - スタック式電子アセンブリ - Google Patents

スタック式電子アセンブリ Download PDF

Info

Publication number
JP4588027B2
JP4588027B2 JP2006526125A JP2006526125A JP4588027B2 JP 4588027 B2 JP4588027 B2 JP 4588027B2 JP 2006526125 A JP2006526125 A JP 2006526125A JP 2006526125 A JP2006526125 A JP 2006526125A JP 4588027 B2 JP4588027 B2 JP 4588027B2
Authority
JP
Japan
Prior art keywords
substrate
chip scale
scale package
memory
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006526125A
Other languages
English (en)
Other versions
JP2007504676A (ja
Inventor
エルスベリー，マーク
シュミッツ，チャールズ，イー．
チェン，チ，シ
アリソン，ビクター
Original Assignee
サンミナ−エスシーアイ コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by サンミナ−エスシーアイ コーポレーション filed Critical サンミナ−エスシーアイ コーポレーション
Publication of JP2007504676A publication Critical patent/JP2007504676A/ja
Application granted granted Critical
Publication of JP4588027B2 publication Critical patent/JP4588027B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Description

本発明の様々な実施例はスタック式電子アセンブリに関する。本発明の少なくとも１の実施例は、記憶密度を高くしたこれらのスタック式アセンブリを用いるメモリモジュールに関する。
メモリダイスといった半導体ダイスは大抵、保護目的や使用勝手のためにパッケージングされている。この一種に、半導体ダイが基板上に設けられたボールグリッドアレイ（ＢＧＡ）がある。半導体ダイは、基板とダイ上の金属線間に接続されたワイヤで電気的に接続された複数のボンドパッドを具える。基板上の線は接触パッドまで延びており、ここに半田ボールなどの導電材料が設けられている。その後ＢＧＡパッケージは回路基板にマウントされ、導電材料を介して通電される。このＢＧＡパッケージは、熱や超音波を導電材料（例えば半田ボール）に供給するのを含む多様な方法で、回路基板上の金属線に接続される。
半導体ダイスのパッケージングの問題に、熱によるクラッキングがある。熱によるクラッキングは、半田付けの際に２つの材料の熱膨張係数が異なるために生じる。例えば、半導体のダイが熱膨張係数の異なる基板上に直接半田付けされる場合、熱循環が半田ボールといった半田付け部分に生じ、クラックが生じて電気的に不連続となる。半導体ダイスをパッケージングにあたりこの問題を解消するには、半導体ダイと基板との間の領域をエポキシ及び／又は他の材料でアンダーフィル（underfill）し、熱によるクラッキングを防止することがある。
さらに、一般に半導体ダイスは非常に壊れやすく、物理的な衝撃や周囲環境に敏感である。したがって、ダイ又はシリコンチップは通常エポキシ又はプラスチックで包蔵して、衝撃を吸収して放出するとともに、周囲環境から保護される。
しかしながら、デバイス又はダイをアンダーフィル及び／又は包蔵すると、デバイスに蓄えられる熱が増大する。一般に動作温度を低く維持すると、電子デバイスの信頼性、パフォーマンス、そして寿命がよくなる。したがって、アンダーフィル及び／又は包蔵により温度が高くなると、電子デバイス保護の信頼性に望ましくない副作用が生じる。
半導体部品の一種にメモリコンポーネントがあり、通常はメモリのダイが基板上に包蔵され又は包蔵されずにマウントされる。永年、メモリコンポーネントは同じ寸法サイズに維持されており、一方で記憶容量は増大している。一般に、これはメモリコンポーネントにおける個々の記憶素子のサイズを小さくすることにより実現する。
メモリコンポーネントは一般に、これら多数のメモリコンポーネントが１枚の基板にマウントされるメモリモジュールに用いられる。しかしながら、モジュールのサイズにより基板上に配設されるメモリコンポーネント数は限界がある。一般にモジュールは工業規格又は特定の用途に応じた他の制限による機能的及び物理的な仕様を遵守する必要がある。したがって、メモリモジュールの記憶容量は、往々にしてサイズの制限により限界がある。特に、メモリモジュールで利用可能な表面領域により、マウントできるメモリコンポーネントの数の限界がある。
メモリモジュールの記憶容量を増やす技術の一つに、メモリコンポーネントを次々とスタック（積層）することがある。これにより表面領域を変えずに記憶容量を増やすことができる。しかしながら、スタックされる記憶素子の数もメモリモジュールの高さによる制限があり、また非積層構造用に設計された公知のバスインターフェースを用いる積層メモリ装置のアクセスの複雑さもある。
このように、従来技術では、メモリモジュールのパッケージング要求に取り組んだ積層メモリデバイスの向上への経済的な解決策はなかった。
本発明の第１の目的は、各半導体デバイスがチップスケールのボールグリッドアレイパッケージに半田付けされたスタック式半導体構造を提供することにある。本発明の第２の目的は、マウントされる半導体デバイスの熱膨張係数とほぼ同じ熱膨張係数に調整した基板を用いて半田付け部位の熱によるクラッキングを減少させることにある。本発明の第３の目的は、チップスケールパッケージにマウントされた半導体ダイの六面すべてを露出させて熱放出を向上させた半導体ダイマウント技術を提供することにある。本発明の第４の目的は、コンデンサや抵抗といった素子を可能なチップスケールボールグリッドアレイのパッケージを提供することにある。本発明の第５の目的は、積層構造のどの階層でも同じトレースルーチンを用いることができるスタガールーチンスキームを提供することにある。
本発明の装置は、モジュールの規格寸法を維持しつつモジュールの記憶容量を増大した積層チップスケールボールグリッドアレイパッケージのメモリモジュールを提供する。
図１は、本発明の第１実施例であって基板にマウントされた半導体ダイを具えるチップスケールボールグリッドアレイパッケージの側面図である。 図２は、本発明の第１実施例であって基板にマウントされた半導体ダイを具えるチップスケールボールグリッドアレイパッケージの平面図である。 図３は、本発明の第１実施例であってメモリダイスを用いるチップスケールボールグリッドアレイパッケージを２枚スタックした状態を示す側面図である。 図４は、本発明の第２実施例であって基板にマウントされた半導体ダイを用いるチップスケールボールグリッドアレイパッケージの平面図である。 図５は、本発明の第２実施例であってメモリダイスを用いたチップスケールボールグリッドアレイパッケージを２枚スタックした状態を示す側面図である。 図６は、本発明の一実施例にかかるメモリモジュール両面にメモリコンポーネントをスタックしたメモリモジュールを示す図である。 図７は、本発明の一実施例であってスタック式パッケージのルーチンスキームを示す図である。 図８は、本発明の実施例にかかるスタックされたメモリコンポーネントを示す図である。
以下の説明において、本発明の理解のため様々な特定のディテールが記載される。しかしながら、当業者であればこれらの特定ディテールを用いることなく本発明を実現することができる。本発明を明瞭にするため、他の例や、公知の方法、手順、及び／又は要素の記載は省かれている。
以下の説明において、幾つかの用語が本発明の１又はそれ以上の実施例の構成に用いられている。例えば、「ダイ」はシリコンメモリデバイスといった半導体デバイスであって、保護プラスチック、エポキシや他の材料で包んだりカバーされていない。用語「下側接続部材」は、例えば導電性の突出部や、導電性のボール（例えば半田ボールや金のボール）、導電性のロッドなど比較的固い電気結合部材に用いる。
本発明の目的の一つは、ボールグリッドアレイ接続されたチップスケールパッケージ（ＣＳＰ）に各半導体デバイスが半田付けされているスタック式半導体デバイス構造を提供することにある。本発明の第２の目的は、搭載される半導体デバイスの熱膨張係数と実質的にマッチする熱膨張係数に調整した基板を用いて半田付け部位の熱クラッキングを低減することにある。本発明の第３の目的は、チップスケールパッケージにマウントされた半導体ダイの六面すべてを露出させて熱放出を向上させる半導体ダイマウント技術を提供することにある。本発明の第４の目的は、コンデンサや抵抗といった信号調節（フィルタリング）素子をマウント可能なチップスケールパッケージを提供することにある。本発明の第５の目的は、スタック構造のすべての階層で同じトレースルーチンを用いることができるスタガールーチンスキームを提供することにある。
本発明の装置は、モジュールの寸法規格を遵守しつつモジュールの記憶容量を増大した積層型メモリコンポーネントのメモリモジュールを提供する。
図１は、本発明の一実施例であって、基板１０４にマウントされた半導体ダイ１０２を具えるチップスケールボールグリッドアレイパッケージ１００の側面図である。このチップスケールボールグリッドアレイパッケージ１００は、基板１０４の第１の面上に複数の半田ボール１０８を具える。１以上の半田ボール１０８が半導体ダイ１０２及び／又は接続パット１１０と電気的に導通している。
本発明の実装の一態様では、半田ボール１０８が半導体ダイ１０２より高く構成されており、包蔵する場合の不都合を被ることなく、直接的な衝撃等からこの半導体ダイ１０２が物理的に防護されている。この半田ボール１０８は十分大きく構成され、チップスケール基板１０４の第１の面の半導体ダイ１０２の上まで延びている。半導体ダイ１０２を半田ボール１０８と同じ面に取り付けるとフリップチップアセンブリとなり、半田ボールを介して半導体パッケージを他の基板と接続することができる。さらに、半田ボールを高く構成したため、半導体ダイ１０２へ接触させずにパッケージ１００を他の基板に取り付けることができる。
本発明の別の目的は、半導体ダイとこれがマウントされる基板との接合部位の熱クラッキングを低減することである。従来のチップマウント技術は通常、ワイヤボンディングで半導体ダイを基板の接触ポイントに接続している。しかしながら、このようなマウント技術では半導体ダイを基板に固定すべく半導体ダイとマウント面の間の空間をエポキシ等の固化材料でアンダーフィルし、又は固定材料を盛る必要がある。しかしながら、上述したように、これは半導体デバイスの熱放出が妨げられ好ましくない。
図１に示すように、半導体ダイ１０２が基板１０４に、金や半田ボール、導電ポリマー接触子、及び／又は下側金属バンプでなる下側接続部材１０６を介して取り付けられている。熱循環による接続部材１０６のクラッキングを防ぐために、本発明では、基板１０４の熱膨張係数を半導体ダイ１０２の熱膨張係数とマッチするようにしている。これにより、半導体ダイ１０２と基板１０４の双方が同じ率で膨張及び収縮し、連結部材１０６のストレスが低減する。これを実現すべく、本発明の実施例では、搭載される半導体デバイスの熱膨張係数とほぼ同じ熱膨張制御（ＣＴＥ）された基板を用いている。
通常、マウントされる基板の熱膨張係数は１６−１８ｐｐｍ／°Ｃであり、これに対しシリコン半導体の名目上の熱膨張係数は３ｐｐｍ／°Ｃである。熱循環の際に、熱膨張係数に格差があると、搭載基板とシリコン半導体デバイス間の電気接合においてクラックが生じる原因となる。Coffin-Manson式の分析によれば、一例であるが、熱膨張係数がマッチする適切な範囲が算出される。許容しうるマッチングは素材を循環する熱の温度帯、デバイスの寿命内に予想される熱循環の回数や、基板の寸法形状や、第１の基板と第２の基板を接合するのに用いる材料等に依存する。２つの素材（例えば、シリコン半導体と搭載基板）が近いほどマッチングが正確に行われる方がよい。特定の適用例では、温度と機械の信頼性の関係は、特定の運用環境（例えば、半田及び／又は金のボールの相互接合、及び／又は導電性ポリマー材料）に合致するよう予め設定される。
本発明の実装例では、チップスケールボールグリッドアレイパッケージは、熱膨張係数が６−９ｐｐｍ／°Ｃに調整されたＣＴＥマウント基板と、名目上の熱膨張係数が約３ｐｐｍ／°Ｃのシリコン半導体デバイスを用いる。マウント基板の熱膨張係数は、その組成を変化させることにより調整することができる。
Ｔｈｅｒｍｏｕｎｔ８５ＮＴとして知られるＣＴＥ材料に対するCoffin-Manson式の分析によれば、約３ｐｐｍ／°Ｃの熱膨張係数を持つシリコン半導体デバイスには、約８ｐｐｍ／°Ｃの熱膨張係数が良好である。このようなマッチングは、例えばデュアルインラインメモリモジュール（ＤＩＭＭ）に良好である。
通常、本発明では、調整したＣＴＥの基板材料を用いて、動作環境にて与えられたデバイスの信頼性を得るようにしている。ここで用いられる材料の例としては：
・樹脂含有量に応じて熱膨張係数の範囲が６．０−９．０ｐｐｍ／°ＣのＡｒｌｏｎ（Ｔｈｅｒｍｏｕｎｔ）８５ＮＴ；
・樹脂含有量に応じて熱膨張係数の範囲が７．０−１０．０ｐｐｍ／°ＣのＡｒｌｏｎ（Ｔｈｅｒｍｏｕｎｔ）８５ＮＴ；
・基準の熱膨張係数が５．５ｐｐｍ／°Ｃ以上のＣＭＣ（銅−モリブデン−銅 コア）、銅の厚みを変えてＣＴＥを調整するとこの係数が変わる（例えば、（銅−モリブデン−銅）５／９０／５＝５．５８ｐｐｍ／°Ｃ、１３／７４／１３＝５．８ｐｐｍ／°Ｃ）；
・基準の熱膨張係数が５．１ｐｐｍ／°Ｃ以上のＣＩＣ（銅−インバール−銅）コア、銅の厚みを変えてＣＴＥを調整するとこの係数が変わる（例えば、（銅−インバール−銅）２０／６０／２０＝５．２ｐｐｍ／°Ｃ）；
・熱膨張係数が４．５−６．５ｐｐｍ／°Ｃの範囲のセラミックコア（例えば、ＡｌＮは４．５でアルミナが６．５）がある。
本発明の別の目的に、半導体ダイ１０２の六面すべてを露出させて熱放出を向上することがある。従来技術では通常アンダーフィル又は完全に包蔵していたが、本発明では半導体ダイの下面の大部分を含む六面すべてを露出させる。すなわち、半田ボール、下側金属突出部、及び／又はこれに類する電気接続部材１０６を用いて半導体ダイ１０２をマウントすると、チップスケール基板１０４と半導体ダイ１０２の下面との間に隙間が形成される。ダイ１０２の下面を含むすべての面が空気に曝されるため、半導体ダイ１０２の熱放出が向上する。半田ボール１０８を半導体ダイ１０２より高く構成したため、半導体ダイ１０２の上面もまた空気に曝される。
図２は、本発明の一実施例にかかる、基板にマウントされた半導体ダイを用いたチップスケールボールグリッドアレイパッケージの平面図である。このチップスケールボールグリッドアレイパッケージは基板１０４の表面に複数の半田ボール１０８を具えている。ある実装例では、複数の半田ボール１０８は図２に示すように縦横に配置されてもよく、他の実装例では複数の半田ボール１０８は他の配列であってもよい。
図３は、本発明の一実施例にかかる、メモリダイスを用いたスタック式チップスケールボールグリッドアレイパッケージを示す図である。複数のチップスケールボールグリッドアレイパッケージ３０２、３０４が縦にスタックされ、第１のパッケージ３０２の第１の面が第２のパッケージ３０４の反対側の第２の面と接続しており、同様にして各層がスタックされる。特に、第２のパッケージ３０４の第２面の接触パッド（例えば、図１における１１０）は第１のパッケージ３０２の第１面の対応するパッドに電気的に接続される。半田ボール３０８は半導体ダイ３０５より縦方向に大きく、あるいは高く構成されているため、第１のパッケージ３０２を第２のパッケージ３０４に重ねることができる。このように複数のパッケージをスタックして、与えられた領域内にマウントされる半導体デバイスの容量を増大させることができる。例えば、半導体ダイ３０１、３０５がメモリダイである場合、複数のメモリデバイスをスタックすることにより単一層のチップ構造よりメモリモジュールの容量を増大させることができる。
本発明の目的の一つに、コンデンサや抵抗などの素子をマウント可能なチップスケールボールグリッドアレイパッケージを提供することがある。端子３０３を用いて半導体ダイ３０５を基板３０４にマウントすることにより、半導体ダイ３０５の上の表面空間に空きが生じる。実装例では、半導体ダイの上の表面空間には常にパッド３０６が設けられ、ここに信号調整素子をマウントすることができる。この表面領域に信号フィルタ素子を接続する１又はそれ以上のパッド３０６を設けることができる。これによりチップ上にコンデンサや抵抗といった電気素子３１０を搭載することが可能となり、半導体ダイから及び／又は半導体ダイへの信号調節を実現することができる。素子３１０をパッケージ基板自体（例えばチップスケール基板）に搭載可能であるため、これらの素子をパッケージ外にマウントする必要があった従来技術に比べて便宜である。本発明の実装例では、この素子３１０は信号調節コンデンサ及びプルアップ／プルダウン抵抗である。
他の実装例として、本発明から逸脱しない限りで他のボールグリッドアレイ構造を採用することができる。
図４は、本発明の第２実施例にかかる、半導体ダイが基板上にマウントされたチップスケールボールグリッドアレイパッケージの平面図である。この構造は、マウントされた半導体ダイ４０８の両側に複数の半田ボール接触子４０４、４０６が２列づつ配列された基板４０２を具える。この半導体ダイ４０８は、これも半導体ダイ４０８の長さ方向に２列づつ配列された固い下側接続部材４１０、４１２により基板４０２上にマウントされる。下側接続部材４１０、４１２は、複数の半田ボール４０４、４０６に電気的に接続されている。これらの半田ボール４０４、４０６は、基板４０２の反対側の面のパッドに電気的に接続している。
本発明の実装例では、ボール／電気接続端子（例えば４０４、４０６）のアウトボードの列は、各サイドの幅に、積層されるチップスケールパッケージの最大数を効果的にアドレスするのに必要な長さを掛けたものの倍である。例えば、典型的な２５６メガバイト（Ｍｂ）のＳＤＲＡＭ（synchronous dynamic random access memory）シリコンデバイスに必要な基本のＩ／Ｏカウントは４８であり、このうち２つはユニークアドレッシング用である。したがって、高度な実装態様では、４８個のＩ／Ｏボール又は電気接続端子４０４、４０６があればよい。各追加デバイスが一意のクロックイネーブルとチップセレクトアドレッシング接続端子を必要とするため、２つの高いスタックではスタック中のすべてのチップスケールパッケージが５０個の接続端子４０４、４０６を有する必要がある。４つの高いスタックでは５４のボール電気接続端子４０４、４０６が必要となる。
図５は、本発明の第２実施例であって、メモリダイスを用いたスタック式チップスケールボールグリッドアレイパッケージの側面図である。図４と同じ複数のチップスケールパッケージ５０２、５０４が、図３の積層パッケージと同じ方法でスタックされている。各基板５０２、５０４はマウントされた半導体デバイス５１０、５１２の脇に２列の半田ボール５０６を具える。複数の下側電気接続端子５０８が半導体デバイス５１０、５１２と各基板５０２、５０４を接続している。各基板はまた、基板における半導体デバイスと反対側の面に複数のパッド５１４を具え、これを信号フィルタ素子５１６の接続に利用することができる。
図６は、本発明の一実施例であって、メモリモジュール６１４の両面に複数のスタック式メモリコンポーネント６０２、６０４、６０６、６０８、６１０、６１２を具えるメモリモジュール６００を示す図である。このように複数のスタック式チップスケールボールグリッドアレイパッケージ６０２、６０４、６０６、６０８、６１０、６１２は、基板６１４の１以上の面にマウントすることができる。
本発明の実装例では、半導体デバイス（例えば１０２）は積層チップスケールパッケージ（例えば６０２、６０４、６０６、６０８、６１０、６１２）にマウントされたランダムアクセスメモリデバイスである。積層パッケージ（６０２、６０４、６０６、６０８、６１０、６１２）は基板の片側あるいは両側にマウントされ、ＳＩＭＭ（single inline memory module）またはＤＩＭＭ（dual inline memory module）といったメモリモジュール６００を構成する。メモリモジュール６００の寸法的な規格により、積層されるパッケージ（例えば１００）の数が制限される。
さらなる別の実装例では、積層パッケージはコンピュータのマザーボード又は別のタイプのモジュールに直接マウントされてもよい。
図７は、本発明の一実施例にかかる積層パッケージ７００のルーチンスキームを示す図である。積層パッケージ構造の実装における課題の一つに、各半導体デバイス（例えばメモリデバイス）に別個にアクセスする簡単な方法を提供することがある。従来技術のスタック構造では、チップスケールパッケージ基板を各スタック階層でカスタマイズして各チップに別個にアクセスできるようにする必要があった。すなわち、積層パッケージの各チップの同じピンにも、モジュール基板のインターフェースにおいて各チップに個別にアクセスするのに異なる電気端子を用いる必要があった。これには通常、積層パッケージの各レベルのチップスケールパッケージ基板を、例えばジャンパやトレースパンチングでカスタマイズして、モジュールボードのインタフェースからチップへの適切なルーチンを得る必要があった。しかしながらこのようなスタック式半導体チップスケールパッケージの製造と組み立ては、通常チップスケールパッケージ基板がスタック型パッケージの各階層に必要となるためコスト高で煩雑なものである。
本発明の一実施例では、積層パッケージ７００の各階層に同一のチップスケールパッケージ基板７０１ａ−ｄを用い、各チップスケール基板７０１ａ−ｄに半導体ダイス７０３ａ−ｄが同じようにマウントされている。積層パッケージ７００の各階層に同じ基板７０１ａ−ｄを用いるとともにダイス７０３ａ−ｄを同じようにマウントすることにより、コストや各階層をカスタマイズする手間を低減できる。したがって、複数のチップスケールボールグリッドアレイパッケージ７０１ａ−ｄを製造し、特別なオーダーを意識することなくスタックし組み立てることができる。
積層パッケージ７００の各階層で同一のチップスケールパッケージを用いるため、基板７０１ａ−ｄをカスタマイズすることなく各半導体ダイ７０３ａ−ｄに別個にアクセスできるようにする新規なルーチンスキームを用いている。このルーチンスキームによれば、積層パッケージ７００の全階層を通してカスケード接続し、各半導体ダイ７０３ａ−ｄをプライマリアクセスポイント（例えば基板７０１ａの半田ボール）に電気的に接続させることができる。
この新規なルーチンスキームの実施例では、各基板７０１ａ−ｄの第１の面には複数の半田ボール７０５が設けられており、基板７０１ａ−ｄの反対側の面にはこれに対応する複数のパッドが設けられている。接続端子７０９が半田ボール７０５とパッド７０７とを電気的に接続している。図７に示すカスケードスキームにより、プライマリアクセスポイント（例えば基板７０１ａ上の半田ボール）から各半導体ダイに個別にアクセスすることが可能となる。このカスケードスキームにより、半導体ダイに最も近い半田ボールと半導体ダイとが電気的に接続される。例えば、半田ボール７１１は半導体ダイ７０３ａの接続端子７０２に電気的に接続される。このルーチンスキームの実装例では、チップスケールパッケージ基板の第１の面の半田ボールが、チップスケールパッケージ基板の第２の面の半導体ダイにより近い側のパッドに電気的に接続される。例えば、半田ボール７１３はパッド７１５に電気的に接続される。同様に、半田ボール７１７、７１９は半導体ダイ７０３ａに近いパッドに接続される。このルーチンスキームを積層パッケージ７００のすべてのチップスケールパッケージ基板７０１ａ−ｄについて行われる。図に示すようにチップスケールパッケージ基板が交互にスタックされる場合、第１の基板（例えば７０１ａ）の第２の面の各パッド（例えば７０７）が、第２の基板（例えば７０１ｂ）の第１の面の対応する半田ボール（例えば７２０）電気的に接続される。このようにして、カスケードルーチンスキームにより、１の基板（例えば７０１ａ）の半田ボール（例えば７１３）が、第２の基板（例えば７０１ｂ）において半導体ダイとの接続点に近い半田ボール（例えば７２２）に電気的に接続される。これにより、半田ボール７１３が接続端子７０６に電気的に接続され、半田ボール７１７が接続端子７１０に電気的に接続され、半田ボール７１９が接続端子７１４に電気的に接続される。同様のスキームが半導体ダイの反対側にも実装され、ダイの接続端子７０４、７０８、７１２、７１６が基板７０１ａの半田ボールに電気的に接続される。この半導体デバイスの積層パッケージはその後、基板７０１ａの第１の面の半田ボールを介して別の基板又はインターフェースに接続されてもよい。
本発明を逸脱しない範囲で、半田ボールを異なる方法で縦続したり、半田ボールの異なる配列を適用したりしてもよい。例えば、図４や図５に示されるのと同様のチップスケールを用いてカスケードルーチンスキームを実現することができる。このカスケードスキームは、図７に示すルーチンスキームを効率的に実現すべく２列の半田ボールの列（例えば４０４）を用いて、複数のパッケージ層の半田ボール間を前後にジグザグに接続するようにしてもよい。この場合、基板の第１の面の電気パッドは、基板の第２の面の半田ボールに電気的に、他のパッドと半田ボールの配列に対して実質的に斜めに接続される。別の実装例では、半田ボールを複数のチップスケールパッケージの階層にまたがって１つの列（すなわち、半導体パッケージ４００の外側列の１つ）に沿って接続することにより図７に示すルーチンスキームを実現してもよい。要するに、図７と８に示すスタガールーチンスキームは、例えばスタックされる様々な階層の単一の列、単一の行、及び／又は斜め／ジグザグに接続するなど多様な方法で実現することができる。
さらなる別の実装例では、半田ボールの一部のみが縦続スキームで接続され、残りの半田ボールの部分は積層パッケージ間で非縦続接続される。この場合、積層レイヤのすべてに同じ場所の半田ボールのいくつかが共に接続される。
図８は、本発明の実装例であるスタック式パッケージ８００を示す図である。メモリダイス８０２ａ−ｄがチップスケールパッケージ基板８０４ａ−ｄにマウントされている。一実施例では、メモリコンポーネント８０２ａ−ｄは、メモリデバイス８０２ａ−ｄに対しライト及び／又はリードデータ（すなわちビット）を供給する共通のデータライン又はバスを共有している。特定のメモリデバイスに対するリード及び／又はライトを正確に行うため、図７のカスケードスキームで個別にチップセレクト及びクロック供給を行うよう構成されている。個々のパッケージメモリダイス８０２ａ−ｄはイネイブル及び／又はディセーブルされ適切な信号を半田ボール８０６−８１３に供給する。例えば、半田ボール８０６のクロックＡと半田ボール８０７のチップセレクトＡをイネイブルにするとメモリデバイス８０２ａにアクセスする。同様に、メモリデバイス８０２ｂは半田ボール８０８のクロックＢと半田ボール８０９のチップセレクトＢをイネイブルするとアクセスし、メモリデバイス８０２ｃは半田ボール８１０のクロックＣと半田ボール８１１のチップセレクトＣをイネイブルするとアクセスし、メモリデバイス８０２ｄは半田ボール８１２のクロックＤと半田ボール８１３のチップセレクトＤをイネイブルしてアクセスする。
多くの場合、スタックメモリ又は半導体パッケージのサイズはそのときの実装例における空き空間に制限される。したがって、本発明の実装例では、隙間無く素子を配置してスタック式パッケージの半導体又はメモリの容量が最大となるようにしている。例えば、本発明の実装例では、基板（例えば図２の１０４又は図４の４０２）の長さは約１２ｍｍ、幅が１０ｍｍ、厚みが０．２ｍｍである。さらに、半田ボール（例えば図３の３０８又は図５の５０６）の直径は０．５０ｍｍであり、特定のチップスケールパッケージ（例えば図１の１００）における高さあるいは厚さが０．５０ｍｍである。同様に、２枚のスタック式チップスケールパッケージ（例えば、図３や図５に示す例）の厚み又は高さは１．００ｍｍである。
添付の図面を用いていくつかの実施例を説明したが、これらの実施例は単なる実例であり本発明の範囲を制限するものと解すべきではなく、本発明は図示あるいは説明された特定の構造や構成に限定されるものではなく、他の様々な変形が可能である。当業者であれば、上述した好適な実施例を本発明の目的及び範囲を逸脱することなく様々な調整や変更を施すことができる。例えば、本発明の実施例では半導体を用いているが、本発明から逸脱することなく、本発明の１以上の態様として、他の電子デバイス又は素子を代わりに用いてもよい。したがって、本発明は上述した説明ではなく添付のクレームの範囲内において理解されるべきである。

Claims (25)

  1. チップスケールパッケージであって、
    第１の面と、当該第１の面と反対側の第２の面とを具え、熱膨張係数を調整した材料からなる基板と；
    第１の面と、当該第１の面と反対側の第２の面とを具えるメモリダイであって、当該メモリダイの第１の面が前記基板の第１の面と対向するように前記基板にマウントされており、複数の固い下側接続部材で前記基板に電気的に接続され、前記基板の熱膨張係数が前記メモリダイの熱膨張係数から６ｐｐｍ／°Ｃの範囲内であるメモリダイと；
    前記基板の第１の面に、前記メモリダイに隣接してボールグリッドアレイ配列で設けられた複数の半田ボールであって、当該半田ボールの１以上が前記下側接続部材の少なくとも１以上と電気的に接続している半田ボールと；
    前記基板の第２の面に設けられ、前記複数の半田ボールの１以上にスタガールーチンスキームで電気的に接続されている複数のパッドであって、前記スタガールーチンスキームが、前記半田ボールから前記パッドへの電気的接続が前記基板内において半田ボールから当該半田ボールよりメモリダイ側に位置するパッドへとシフトし、これにより同一の電気経路をもつチップスケールパッケージを同配向垂直に３以上積層した場合に、第１のチップスケールパッケージの半田ボールから階層を移るごとに電気経路が前記第２の面側にある第２のチップスケールパッケージのメモリダイの方へ移るように構成されているパッドと；
    前記基板の第２の面において前記メモリダイのほぼ反対側に取り付けられる１以上の電子コンポーネントであって、当該電子コンポーネントと前記メモリダイが基板から突出する距離の合計が、前記半田ボールとパッドが前記基板から突出する距離より短い電子コンポーネントを具えることを特徴とするチップスケールパッケージ。
  2. 請求項１のチップスケールパッケージがさらに、前記第１の面に１以上の半田ボールを前記メモリダイに電気的に直接接続する導電線を具えることを特徴とするチップスケールパッケージ。
  3. 請求項１のチップスケールパッケージにおいて、前記複数の半田ボールが、複数の隣接する行と列として配列されるボールグリッドアレイ配列をなすことを特徴とするチップスケールパッケージ。
  4. 請求項１のチップスケールパッケージにおいて、前記メモリダイの５つの面を完全に露出させるとともに、当該メモリダイの第１の面をほぼ露出させて、熱放出を向上させたことを特徴とするチップスケールパッケージ。
  5. チップスケールパッケージであって、
    第１の面と反対側の第２の面とを具える基板と；
    前記基板の第１の面にマウントされた半導体デバイスであって、この半導体デバイスが第１の面と反対側の第２の面とを具え、当該半導体デバイスの第１の面が前記基板の第１の面に対向するようマウントされており、前記半導体デバイスの第２の面は通気性向上のために完全に空気に露出されている半導体デバイスと；
    前記基板の第１の面の前記半導体デバイスに隣接してボールグリッドアレイ配列で設けられた複数の半田ボールであって、１以上が前記半導体デバイスと電気的に接続された半田ボールと；
    前記基板の第２の面に設けられ、それぞれ前記複数の半田ボールの１以上にスタガールーチンスキームで電気的に接続されている複数のパッドであって、前記スタガールーチンスキームが、前記半田ボールから前記パッドへの電気的接続が前記基板内において半田ボールから当該半田ボールよりメモリダイ側に位置するパッドへとシフトし、これにより同一の電気経路をもつチップスケールパッケージを同配向垂直に３以上積層した場合に、第１のチップスケールパッケージの半田ボールから階層を移るごとに電気経路が前記第２の面側にある第２のチップスケールパッケージのメモリダイの方へ移るように構成されているパッドとを具えることを特徴とするチップスケールパッケージ。
  6. 請求項５のチップスケールパッケージにおいて、前記基板の第２の面の前記半導体デバイスとほぼ反対側の領域にマウントされた１又はそれ以上の電気コンポーネントを具えることを特徴とするチップスケールパッケージ。
  7. 請求項６のチップスケールパッケージにおいて、前記１又はそれ以上の電気コンポーネントと半導体デバイスが前記基板から突出する合計の距離が、前記半田ボールとパッドが前記基板から突出する距離より小さいことを特徴とするチップスケールパッケージ。
  8. 請求項５のチップスケールパッケージにおいて、前記基板が、前記半導体デバイスの熱膨張計数から６ｐｐｍ／°Ｃ以下の範囲内と実質的にマッチする熱膨張係数を有する熱膨張材料を含むことを特徴とするチップスケールパッケージ。
  9. 請求項５のチップスケールパッケージがさらに、前記第１の面に設けられ１以上の半田ボールを前記半導体デバイスに直接接続する導電線を具えることを特徴とするチップスケールパッケージ。
  10. 請求項５のチップスケールパッケージにおいて、前記半導体デバイスがシリコンメモリデバイスであることを特徴とするチップスケールパッケージ。
  11. 同配向垂直に積層された３以上のチップスケールパッケージを具えるスタック式電子アセンブリにおいて、各チップスケールパッケージが、
    第１の面と反対側の第２の面とを具え熱膨張係数を調整した材料からなる基板と；
    前記基板の第１の面上の線に下側接続部材を用いて接続される半導体デバイスと；
    前記基板の第１の面に前記半導体デバイスに隣接してボールグリッドアレイ配列で設けられた複数の半田ボールであって、当該半田ボールの少なくとも１つが前記半導体デバイスに電気的に接続されている半田ボールと；
    前記基板の第２の面に取り付けられた複数のパッドであって、各パッドが前記複数の半田ボールの１又はそれ以上にスタガールーチンスキームで電気的に接続されたパッドとを具え、積層構造中のチップスケールパッケージのすべてが同じルーチントレースを具え、前記スタガールーチンスキームが、前記半田ボールから前記パッドへの電気的接続が前記基板内において半田ボールから当該半田ボールよりメモリダイ側に位置するパッドへとシフトし、これにより第１のチップスケールパッケージの半田ボールから階層を移るごとに電気経路が前記第２の面側にある第２のチップスケールパッケージのメモリダイの方へ移るように構成されていることを特徴とするスタック式電子アセンブリ。
  12. 請求項１１のスタック式電子アセンブリにおいて、前記基板の熱膨張係数が前記半導体デバイスの熱膨張係数から６ｐｐｍ／°Ｃ以下の範囲内と実質的にマッチすることを特徴とするスタック式電子アセンブリ。
  13. 請求項１１のスタック式電子アセンブリにおいて、第１のチップスケールパッケージの第１の面の半田ボールが、第２のチップスケールパッケージの第２の面のパッドに接続されることを特徴とするスタック式電子アセンブリ。
  14. 請求項１１のスタック式電子アセンブリにおいて、前記スタガールーチンスキームにより、前記積層構造中の第１のチップスケールパッケージの半田ボールが一意に、第２のチップスケールパッケージにマウントされた半導体デバイスの電気接続端子に電気的に接続されることを特徴とするスタック式電子アセンブリ。
  15. 請求項１１のスタック式電子アセンブリにおいて、前記電気経路は、前記積層構造中の最初のチップスケールパッケージから前記積層構造中の最後のチップスケールパッケージに前記積層構造の片側に沿って延在することを特徴とするスタック式電子アセンブリ。
  16. 請求項１１のスタック式電子アセンブリにおいて、前記熱膨張係数を調整した材料は、前記半導体デバイスの熱膨張係数から６ｐｐｍ／°Ｃ以下の範囲内と実質的にマッチする熱膨張係数を有することを特徴とするスタック式電子アセンブリ。
  17. 請求項１１のスタック式電子アセンブリにおいて、前記半導体デバイスが第１の面と反対側の第２の面とを具えており、この半導体デバイスの第１の面が前記基板の第１の面に対向するようマウントし、前記メモリダイの第２の面を空気に露出させて通気性を向上させたことを特徴とするスタック式電子アセンブリ。
  18. 請求項１７のスタック式電子アセンブリにおいて、前記半導体デバイスが６面構成でなり、前記基板と接続される電気接続部材が設けられた第１の面以外の５つの面を完全に空気に露出させるとともに、前記半導体デバイスの第１の面をほぼ空気に露出させて、熱放出を向上させたことを特徴とするスタック式電子アセンブリ。
  19. 請求項１１のスタック式電子アセンブリがさらに：
    前記基板の第２の面の前記半導体デバイスと実質的に反対側の位置にマウントされる１又はそれ以上の電子コンポーネントを具え、
    前記電子コンポーネントと半導体デバイスが前記基板から突出する距離の合計が、前記半田ボールとパッドが前記基板から突出する高さの合計より小さいことを特徴とするスタック式電子アセンブリ。
  20. メモリモジュールであって、当該メモリモジュールを他のデバイスと接続するインターフェースを具える主基板と；前記主基板の第１の面に接続される１又はそれ以上のメモリデバイスのスタックとを具え、少なくとも１のメモリデバイスのスタックが、
    ３以上のチップスケールパッケージを具え、当該チップスケールパッケージが同配向垂直に積層されており、スタック中のすべてのチップスケールパッケージが当該スタックの各層で同一のルーチントレースを具えており、
    各チップスケールパッケージが、第１の面と反対側の第２の面とを具える基板と、
    下側接続部材を用いて前記基板の第１の面上の線に電気的に接続されたメモリ半導体ダイと、
    前記基板の第１の面に配設され、少なくとも１以上が前記メモリ半導体ダイに電気的に接続された複数の半田ボールと、
    前記基板の第２の面に設けられ、それぞれ前記複数の半田ボールの１以上にスタガールーチンスキームで電気的に接続されている複数のパッドとを具え、前記スタガールーチンスキームが、前記半田ボールから前記パッドへの電気的接続が前記基板内において半田ボールから当該半田ボールよりメモリダイ側に位置するパッドへとシフトし、これにより第１のチップスケールパッケージの半田ボールから階層を移るごとに電気経路が前記第２の面側にある第２のチップスケールパッケージのメモリダイの方へ移るように構成されていることを特徴とするメモリモジュール。
  21. 請求項２０に記載のメモリモジュールにおいて、
    前記基板が熱膨張係数を調整した材料でなり、
    前記基板が前記メモリ半導体ダイの熱膨張係数から６ｐｐｍ／°Ｃの範囲内と実質的にマッチする熱膨張係数を有し、
    前記メモリ半導体ダイが６面構成でなり、前記基板と接続される電気接続部材が設けられた第６の面以外の５つの面を完全に空気に露出させるとともに、当該メモリ半導体ダイの第６の面もほぼ空気に露出して通気性が向上されており、
    各チップスケールパッケージがさらに、
    前記基板の第２の面において前記メモリ半導体ダイとほぼ反対側の領域に設けられる１又はそれ以上の電子コンポーネントとを具え、前記電子コンポーネントとメモリ半導体ダイとが前記基板から突出する距離の合計が、前記半田ボールとパッドが前記基板から突出する距離よりも短いことを特徴とするメモリモジュール。
  22. 前記メモリモジュールがデュアルインラインメモリモジュールであることを特徴とする請求項２０に記載のメモリモジュール。
  23. 請求項２０のメモリモジュールがさらに、前記主基板の第２の面に接続された１又はそれ以上のメモリデバイスのスタックを具えることを特徴とするメモリモジュール。
  24. 請求項２０に記載のメモリモジュールにおいて、各チップスケールパーケージにおける前記複数の半田ボールは、当該複数の半田ボールが複数の隣接する行と列として配置されるボールグリッドアレイ配列で配置されることを特徴とするメモリモジュール。
  25. 請求項５に記載の前記チップスケールパッケージにおいて、前記半導体デバイスが６面構成でなり、前記基板と接続される電気接続部材が設けられた第１の面以外の５面が完全に空気に露出されており、前記半導体デバイスの第１の面は、熱放散を向上すべく実質的に空気に露出されていることを特徴とするチップスケールパッケージ。
JP2006526125A 2003-09-05 2004-08-25 スタック式電子アセンブリ Expired - Fee Related JP4588027B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/656,452 US7180165B2 (en) 2003-09-05 2003-09-05 Stackable electronic assembly
PCT/US2004/027653 WO2005027225A1 (en) 2003-09-05 2004-08-25 Stackable electronic assembly

Publications (2)

Publication Number Publication Date
JP2007504676A JP2007504676A (ja) 2007-03-01
JP4588027B2 true JP4588027B2 (ja) 2010-11-24

Family

ID=34226339

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006526125A Expired - Fee Related JP4588027B2 (ja) 2003-09-05 2004-08-25 スタック式電子アセンブリ

Country Status (6)

Country Link
US (2) US7180165B2 (ja)
EP (1) EP1685600A4 (ja)
JP (1) JP4588027B2 (ja)
KR (1) KR100953051B1 (ja)
CN (1) CN1846311A (ja)
WO (1) WO2005027225A1 (ja)

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
KR100621991B1 (ko) * 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
US7408258B2 (en) * 2003-08-20 2008-08-05 Salmon Technologies, Llc Interconnection circuit and electronic module utilizing same
US7265446B2 (en) * 2003-10-06 2007-09-04 Elpida Memory, Inc. Mounting structure for semiconductor parts and semiconductor device
US7183643B2 (en) 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
US20050184376A1 (en) * 2004-02-19 2005-08-25 Salmon Peter C. System in package
US20050205951A1 (en) * 2004-03-18 2005-09-22 Honeywell Internatioanl, Inc. Flip chip bonded micro-electromechanical system (MEMS) device
US6987314B1 (en) * 2004-06-08 2006-01-17 Amkor Technology, Inc. Stackable semiconductor package with solder on pads on which second semiconductor package is stacked
JP4528062B2 (ja) * 2004-08-25 2010-08-18 富士通株式会社 半導体装置およびその製造方法
US7301242B2 (en) 2004-11-04 2007-11-27 Tabula, Inc. Programmable system in package
US7530044B2 (en) * 2004-11-04 2009-05-05 Tabula, Inc. Method for manufacturing a programmable system in package
US7427809B2 (en) * 2004-12-16 2008-09-23 Salmon Technologies, Llc Repairable three-dimensional semiconductor subsystem
US20070007983A1 (en) * 2005-01-06 2007-01-11 Salmon Peter C Semiconductor wafer tester
US20060267174A1 (en) * 2005-02-09 2006-11-30 William Macropoulos Apparatus and method using stackable substrates
WO2006088270A1 (en) * 2005-02-15 2006-08-24 Unisemicon Co., Ltd. Stacked package and method of fabricating the same
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US8201124B1 (en) 2005-03-15 2012-06-12 Tabula, Inc. System in package and method of creating system in package
JP4553765B2 (ja) * 2005-03-25 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
TWI264887B (en) * 2005-05-05 2006-10-21 Universal Scient Ind Co Ltd Small-form-factor wireless communication module and manufacturing method thereof
US7777313B2 (en) * 2005-06-07 2010-08-17 Analog Devices, Inc. Electronic package structures and methods
US7586747B2 (en) * 2005-08-01 2009-09-08 Salmon Technologies, Llc. Scalable subsystem architecture having integrated cooling channels
US20070023904A1 (en) * 2005-08-01 2007-02-01 Salmon Peter C Electro-optic interconnection apparatus and method
US20070023923A1 (en) * 2005-08-01 2007-02-01 Salmon Peter C Flip chip interface including a mixed array of heat bumps and signal bumps
US20070023889A1 (en) * 2005-08-01 2007-02-01 Salmon Peter C Copper substrate with feedthroughs and interconnection circuits
JP4553813B2 (ja) * 2005-08-29 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP5116268B2 (ja) * 2005-08-31 2013-01-09 キヤノン株式会社 積層型半導体装置およびその製造方法
TWI264127B (en) * 2005-09-23 2006-10-11 Via Tech Inc Chip package and substrate thereof
TWI305410B (en) * 2005-10-26 2009-01-11 Advanced Semiconductor Eng Multi-chip package structure
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
TWI270963B (en) * 2005-12-09 2007-01-11 Via Tech Inc Package module with alignment structure and electronic device with the same
KR100850286B1 (ko) * 2006-01-18 2008-08-04 삼성전자주식회사 전자소자가 장착된 반도체 칩 패키지 및 이를 구비하는집적회로 모듈
US20070187828A1 (en) * 2006-02-14 2007-08-16 International Business Machines Corporation Ild layer with intermediate dielectric constant material immediately below silicon dioxide based ild layer
US20070210433A1 (en) * 2006-03-08 2007-09-13 Rajesh Subraya Integrated device having a plurality of chip arrangements and method for producing the same
US7993969B2 (en) * 2006-08-10 2011-08-09 Infineon Technologies Ag Method for producing a module with components stacked one above another
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
US7532480B1 (en) * 2006-12-14 2009-05-12 Nvidia Corporation Power delivery for electronic assemblies
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
US20080258285A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated Simplified Substrates for Semiconductor Devices in Package-on-Package Products
JP4986738B2 (ja) * 2007-06-27 2012-07-25 新光電気工業株式会社 半導体パッケージおよびこれを用いた半導体装置
US7978479B2 (en) * 2007-08-15 2011-07-12 Accton Technology Corporation WLAN SiP module
KR100927120B1 (ko) * 2007-10-29 2009-11-18 옵토팩 주식회사 반도체 소자 패키징 방법
US8779570B2 (en) * 2008-03-19 2014-07-15 Stats Chippac Ltd. Stackable integrated circuit package system
US8288205B2 (en) * 2008-03-19 2012-10-16 Stats Chippac Ltd. Package in package system incorporating an internal stiffener component
US8026740B2 (en) 2008-03-21 2011-09-27 Micron Technology, Inc. Multi-level signaling for low power, short channel applications
US20090268422A1 (en) * 2008-04-29 2009-10-29 Bailey Mark J Scalable electronic package assembly for memory devices and other terminated bus structures
KR100997272B1 (ko) * 2008-07-17 2010-11-29 주식회사 동부하이텍 반도체칩 및 반도체칩 적층 패키지
US20100019362A1 (en) 2008-07-23 2010-01-28 Manolito Galera Isolated stacked die semiconductor packages
JP5543094B2 (ja) * 2008-10-10 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 低ノイズ半導体パッケージ
US8259461B2 (en) * 2008-11-25 2012-09-04 Micron Technology, Inc. Apparatus for bypassing faulty connections
JP5221315B2 (ja) * 2008-12-17 2013-06-26 新光電気工業株式会社 配線基板及びその製造方法
JP5193898B2 (ja) * 2009-02-12 2013-05-08 新光電気工業株式会社 半導体装置及び電子装置
CN101894829B (zh) * 2009-05-19 2012-06-27 国碁电子(中山)有限公司 堆叠式封装结构
KR101078734B1 (ko) * 2009-07-07 2011-11-02 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법과, 이를 이용한 스택 패키지
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8169058B2 (en) 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
US9160349B2 (en) 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation
KR101620347B1 (ko) * 2009-10-14 2016-05-13 삼성전자주식회사 패시브 소자들이 실장된 반도체 패키지
TWI385779B (zh) * 2009-10-28 2013-02-11 Nat Chip Implementation Ct Nat Applied Res Lab 多層系統晶片模組結構
US8476775B2 (en) * 2009-12-17 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with embedded interconnect and method of manufacture thereof
TWI416700B (zh) * 2009-12-29 2013-11-21 Chipmos Technologies Inc 晶片堆疊封裝結構及其製造方法
KR20110139983A (ko) * 2010-06-24 2011-12-30 삼성전자주식회사 반도체 패키지
US9343436B2 (en) 2010-09-09 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked package and method of manufacturing the same
US20120063090A1 (en) * 2010-09-09 2012-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling mechanism for stacked die package and method of manufacturing the same
US8378477B2 (en) * 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US8502340B2 (en) * 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
KR101321170B1 (ko) * 2010-12-21 2013-10-23 삼성전기주식회사 패키지 및 이의 제조 방법
US8653658B2 (en) 2011-11-30 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Planarized bumps for underfill control
TW201347051A (zh) * 2012-01-27 2013-11-16 Mosaid Technologies Inc 連接記憶體晶粒形成記憶體系統的方法與設備
US9646942B2 (en) 2012-02-23 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for controlling bump height variation
KR101930689B1 (ko) 2012-05-25 2018-12-19 삼성전자주식회사 반도체 장치
US8970035B2 (en) 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
CN103000608B (zh) * 2012-12-11 2014-11-05 矽力杰半导体技术(杭州)有限公司 一种多组件的芯片封装结构
US9207275B2 (en) * 2012-12-14 2015-12-08 International Business Machines Corporation Interconnect solder bumps for die testing
CN104051411B (zh) * 2013-03-15 2018-08-28 台湾积体电路制造股份有限公司 叠层封装结构
TWI555101B (zh) * 2014-05-27 2016-10-21 矽品精密工業股份有限公司 封裝結構及其製法
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
US9536824B2 (en) * 2014-11-06 2017-01-03 Origin Gps Ltd. Dual sided circuit for surface mounting
KR102258101B1 (ko) * 2014-12-05 2021-05-28 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치
US20160358891A1 (en) * 2014-12-15 2016-12-08 Intel Corporation Opossum-die package-on-package apparatus
US11211359B2 (en) * 2015-09-17 2021-12-28 Semiconductor Components Industries, Llc Semiconductor device and method of forming modular 3D semiconductor package with horizontal and vertical oriented substrates
US9893058B2 (en) 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US10141938B2 (en) * 2016-09-21 2018-11-27 Xilinx, Inc. Stacked columnar integrated circuits
CN111128908B (zh) * 2019-11-22 2024-04-16 中国电子科技集团公司第十三研究所 三维堆叠电路结构及其制备方法
CN111029324A (zh) * 2019-11-22 2020-04-17 中国电子科技集团公司第十三研究所 三维微波模块电路结构及其制备方法
WO2022209737A1 (ja) * 2021-03-31 2022-10-06 株式会社村田製作所 高周波モジュール及び通信装置

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3746934A (en) * 1971-05-06 1973-07-17 Siemens Ag Stack arrangement of semiconductor chips
US4698267A (en) * 1985-09-17 1987-10-06 E. I. Du Pont De Nemours And Company High density para-aramid papers
DE3609170C1 (de) * 1986-03-19 1987-10-08 Chemie Filter Gmbh Verfahren Elektronisches Geraet mit aufeinandergestapelten Hauptmodulen
US5028986A (en) * 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5130894A (en) * 1990-11-26 1992-07-14 At&T Bell Laboratories Three-dimensional circuit modules
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5544017A (en) * 1992-08-05 1996-08-06 Fujitsu Limited Multichip module substrate
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
US5479319A (en) * 1992-12-30 1995-12-26 Interconnect Systems, Inc. Multi-level assemblies for interconnecting integrated circuits
JPH06342874A (ja) * 1993-06-01 1994-12-13 Oki Electric Ind Co Ltd 高集積半導体装置
US5455385A (en) * 1993-06-28 1995-10-03 Harris Corporation Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5410451A (en) * 1993-12-20 1995-04-25 Lsi Logic Corporation Location and standoff pins for chip on tape
US5434745A (en) * 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
FR2726428B1 (fr) * 1994-10-27 1997-01-10 Gec Alsthom Transport Sa Tiroir pour cartes electroniques a embrochement et debrochage automatiques et tiroir et son support
US5666272A (en) * 1994-11-29 1997-09-09 Sgs-Thomson Microelectronics, Inc. Detachable module/ball grid array package
US5715144A (en) * 1994-12-30 1998-02-03 International Business Machines Corporation Multi-layer, multi-chip pyramid and circuit board structure
US5701233A (en) * 1995-01-23 1997-12-23 Irvine Sensors Corporation Stackable modules and multimodular assemblies
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US5586010A (en) * 1995-03-13 1996-12-17 Texas Instruments Incorporated Low stress ball grid array package
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
US5657537A (en) * 1995-05-30 1997-08-19 General Electric Company Method for fabricating a stack of two dimensional circuit modules
JP2716012B2 (ja) * 1995-08-10 1998-02-18 日本電気株式会社 半導体パッケージ及びその実装方法
JP2806357B2 (ja) * 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
US5907903A (en) * 1996-05-24 1999-06-01 International Business Machines Corporation Multi-layer-multi-chip pyramid and circuit board structure and method of forming same
US5748452A (en) * 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
US6125039A (en) * 1996-07-31 2000-09-26 Taiyo Yuden Co., Ltd. Hybrid module
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US5857858A (en) * 1996-12-23 1999-01-12 General Electric Company Demountable and repairable low pitch interconnect for stacked multichip modules
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JP2964983B2 (ja) * 1997-04-02 1999-10-18 日本電気株式会社 三次元メモリモジュール及びそれを用いた半導体装置
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
US6195268B1 (en) * 1997-06-09 2001-02-27 Floyd K. Eide Stacking layers containing enclosed IC chips
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
US5953210A (en) * 1997-07-08 1999-09-14 Hughes Electronics Corporation Reworkable circuit board assembly including a reworkable flip chip
US5798567A (en) * 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors
CA2218307C (en) * 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
US6163462A (en) * 1997-12-08 2000-12-19 Analog Devices, Inc. Stress relief substrate for solder ball grid array mounted circuits and method of packaging
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6274929B1 (en) * 1998-09-01 2001-08-14 Texas Instruments Incorporated Stacked double sided integrated circuit package
US6137164A (en) * 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
JP3147087B2 (ja) * 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US6297960B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US6049467A (en) * 1998-08-31 2000-04-11 Unisys Corporation Stackable high density RAM modules
SG75873A1 (en) * 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
AU5305799A (en) * 1998-09-02 2000-03-27 Ibiden Co. Ltd. Electronic part module mounted on socket
US6093029A (en) * 1998-09-08 2000-07-25 S3 Incorporated Vertically stackable integrated circuit
US6504241B1 (en) * 1998-10-15 2003-01-07 Sony Corporation Stackable semiconductor device and method for manufacturing the same
US6381141B2 (en) * 1998-10-15 2002-04-30 Micron Technology, Inc. Integrated device and method for routing a signal through the device
JP3358589B2 (ja) * 1999-06-08 2002-12-24 株式会社村田製作所 セラミック基板用組成物、グリーンシートおよびセラミック回路部品
US6525945B1 (en) * 1999-08-20 2003-02-25 International Business Machines Corporation Method and system for wide band decoupling of integrated circuits
US6529385B1 (en) * 1999-08-25 2003-03-04 Intel Corporation Component array adapter
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
US6545868B1 (en) 2000-03-13 2003-04-08 Legacy Electronics, Inc. Electronic module having canopy-type carriers
US6437990B1 (en) * 2000-03-20 2002-08-20 Agere Systems Guardian Corp. Multi-chip ball grid array IC packages
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
US6462421B1 (en) * 2000-04-10 2002-10-08 Advanced Semicondcutor Engineering, Inc. Multichip module
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP2001339043A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp 半導体装置及びそれを用いた半導体モジュール
JP4447143B2 (ja) * 2000-10-11 2010-04-07 新光電気工業株式会社 半導体装置及びその製造方法
JP2002151648A (ja) * 2000-11-07 2002-05-24 Mitsubishi Electric Corp 半導体モジュール
JP2002184937A (ja) * 2000-12-18 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置の実装構造
US20020075662A1 (en) * 2000-12-19 2002-06-20 Abocom Systems, Inc. Stack-type expansible electronic device
US6448506B1 (en) * 2000-12-28 2002-09-10 Amkor Technology, Inc. Semiconductor package and circuit board for making the package
EP1235471A1 (en) * 2001-02-27 2002-08-28 STMicroelectronics Limited A stackable module
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6477058B1 (en) * 2001-06-28 2002-11-05 Hewlett-Packard Company Integrated circuit device package including multiple stacked components
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
DE10164800B4 (de) * 2001-11-02 2005-03-31 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
US6703697B2 (en) * 2001-12-07 2004-03-09 Intel Corporation Electronic package design with improved power delivery performance
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US6542393B1 (en) * 2002-04-24 2003-04-01 Ma Laboratories, Inc. Dual-bank memory module with stacked DRAM chips having a concave-shaped re-route PCB in-between
US6597062B1 (en) * 2002-08-05 2003-07-22 High Connection Density, Inc. Short channel, memory module with stacked printed circuit boards
SG104348A1 (en) * 2002-11-21 2004-06-21 Inst Of Microelectronics Apparatus and method for fluid-based cooling of heat-generating devices

Also Published As

Publication number Publication date
KR100953051B1 (ko) 2010-04-14
CN1846311A (zh) 2006-10-11
EP1685600A1 (en) 2006-08-02
JP2007504676A (ja) 2007-03-01
US20050051903A1 (en) 2005-03-10
US7180165B2 (en) 2007-02-20
WO2005027225A1 (en) 2005-03-24
USRE42363E1 (en) 2011-05-17
KR20060079207A (ko) 2006-07-05
EP1685600A4 (en) 2008-05-14

Similar Documents

Publication Publication Date Title
JP4588027B2 (ja) スタック式電子アセンブリ
US10825776B2 (en) Semiconductor packages having semiconductor chips disposed in opening in shielding core plate
US7473993B2 (en) Semiconductor stack package and memory module with improved heat dissipation
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US6452266B1 (en) Semiconductor device
KR100335717B1 (ko) 고용량 메모리 카드
US7429792B2 (en) Stack package with vertically formed heat sink
KR0147259B1 (ko) 적층형 패키지 및 그 제조방법
JP5222509B2 (ja) 半導体装置
US7638362B2 (en) Memory module with improved mechanical strength of chips
US5448511A (en) Memory stack with an integrated interconnect and mounting structure
KR20220140688A (ko) 반도체 패키지
US20020096785A1 (en) Semiconductor device having stacked multi chip module structure
US7863525B2 (en) Printed circuit board and electronic device
US20100072593A1 (en) Semiconductor package and method for manufacturing the same
JP2007027287A (ja) 半導体装置およびその製造方法
CN106298731B (zh) 电路板和包括该电路板的半导体封装件
US5295045A (en) Plastic-molded-type semiconductor device and producing method therefor
JPH10242380A (ja) 半導体装置およびその製造方法
KR100546359B1 (ko) 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈
JP3132478B2 (ja) 半導体装置およびその製造方法
KR102622520B1 (ko) 기억 장치 및 기억 장치 모듈
JP2006080258A (ja) 半導体装置
US20080079133A1 (en) Stack type semiconductor device package

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090526

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090824

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100127

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100203

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100224

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100326

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100810

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100907

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees