JP2870530B1 - スタックモジュール用インターポーザとスタックモジュール - Google Patents
スタックモジュール用インターポーザとスタックモジュールInfo
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Abstract
ターポーザを提供する。 【解決手段】 インターポーザ1、2は、互いに隣合っ
て配置されたチップセレクト用電極パッドB1、B2、
C1、C2を有し、一方の第1のチップセレクト用電極
パッドB1、C1が、半導体チップ3、4のチップセレ
クト端子に接続される。他方のチップセレクト用電極B
2、C2は、第1のチップセレクト用電極方向の隣りの
チップセレクト用電極B1、C1の反対面側に位置する
反対面側電極B1’、C1’に接続される。反対面側電
極B1’とそれに対面するインターポーザのチップセレ
クト用電極C1とが導電性バンプ6によって接続され
る。
Description
デバイスを使用した実装構造に関し、特に半導体デバイ
スを積み重ねて接続したスタックモジュールとそのスタ
ックモジュールに使用され半導体デバイスを表面に実装
して積み重ねられるインターポーザに関する。
て、半導体デバイスをインターポーザと称するサブ基板
に実装し、そのインターポーザを複数段積み重ねてスタ
ックモジュールを構成し、それをマザーボードに実装す
る実装方法がある。このスタックモジュールによる半導
体デバイスの実装は、マザーボードの実装面積を低減す
るために有効である。
ールは、特に半導体メモリなどの半導体チップの実装に
有効利用されている。たとえば、図10に示すメモリ回
路のダイナミックRAM(DRAM)80、81を実装
する場合を考える。図10において、DRAM80、8
1の外部端子は、RAS(Row Adress St
robe)以外は、全て共有されている。RASに接続
する端子83、84は、チップセレクトのために分離し
て使用されている。チップセレクトは、RASでなく、
CAS(Column Adress Strobe)
によって行われてもよい。
を動作させるかを決めるチップセレクト端子以外は、共
有されているので、配線実装を考える場合、DRAMを
積み重ねて接続するスタックモジュールによる実装が可
能となる。
記載されるように、半導体チップ(LSIチップ)をフ
ェースダウン実装した複数のインターポーザ(キャリ
ア)を積み重ね、インターポーザ間の配線を金属ピンあ
るいは導電性バンプによって行うスタックモジュールが
ある。
タックモジュールを示す斜視図である。図11のスタッ
クモジュールは、図10のメモリ回路と等価である。図
において、半導体チップ3、4はそれぞれ図10のDR
AM80、81のチップである。
00、101にフェースダウン実装されている。インタ
ーポーザ100、101の母体は、セラミック、ガラス
などの絶縁体で形成される。インターポーザ100の各
電極パッドには、導電性バンプ5が、またインターポー
ザ101の各電極パッドには、導電性バンプ6が実装さ
れ、各電極パッドは、半導体チップ3、4の端子(図示
せず)に配線される。インターポーザ100と101間
の接続は、導電性バンプ6を介して行われる。導電性バ
ンプ5は、図11のスタックモジュールを図示しないマ
ザーボードにフェースダウン接続するときの外部端子と
なる。
上段のインターポーザ100を、同(B)は半導体チッ
プ4を実装した下段のインターポーザ101を示し、そ
れぞれ導電性バンプ5、6を実装する前の状態を示す平
面図である。
デバイス3の端子(図示せず)に接続し図11の導電性
バンプ5が実装される電極パッド111〜134と、電
極パッド111〜134に接続するスルーホール電極パ
ッドB111〜B134と、各スルーホール電極パッド
と半導体デバイス3の端子とを接続する配線とが形成さ
れている。
半導体デバイス4の端子(図示せず)に接続し図11の
導電性バンプ6が実装される電極パッド141〜164
と、電極パッド141〜164に接続するスルーホール
電極パッドC111〜C134と、各スルーホール電極
パッドと半導体デバイス4の端子とを接続する配線とが
形成されている。なお、導電性バンプ5、6を載せる電
極パッドをスルーホール電極と分けた理由は、半田バン
プ等の導電性バンプがスルーホール内に吸収されてしま
うのを防止するためである。
パッドB111〜B134とC111〜C134は、イ
ンターポーザ100と101の裏面に形成されるスルー
ホール電極パッドB111’〜B134’とC111’
〜C134’(番号のみで図示せず)にスルーホールを
介して電気的に接続する。また、電極パッド111〜1
34と141〜164のインターポーザ100と101
の裏面側には、同じ電極パッド111’〜134’と1
41’〜164’(番号のみで図示せず)が形成されて
いる。
ド111’〜134’は、同じ裏面側でスルーホール電
極パッドB111’〜B134’にそれぞれ接続し、イ
ンターポーザ101の裏面側の電極パッド141’〜1
64’は、同じ裏面側でスルーホール電極パッドC11
1’〜C134’にそれぞれ接続する。
1の表面と裏面とで電極パッドとスルーホール電極とが
対になって形成されることにより、電極パターンの統一
を図り、パターン印刷における生産性を向上している。
101の表面側の電極パッド141〜164と上段のイ
ンターポーザ100の裏面側の電極パッド111’〜1
34’とをそれぞれ直接接続する。その接続の様子を図
13及び図14に示す。
は図11のG−G断面図である。図13、14に示すよ
うに、スルーホール電極パッドB111とB111’、
B112とB112’、C111とC111’、C11
2とC112’は、スルーホール内部電極S31、S3
2、S33、S34によってそれぞれ接続される。導電
性バンプ6は、図13に示すように、上段のインターポ
ーザ100の裏面側の電極パッド111’、112’を
下段のインターポーザ101の表面側の電極パッド14
1、142に直接接続する。他の電極パッド部分の接続
形態も図13及び図14と同様である。この結果、イン
ターポーザ100と101のそれぞれの電極パッドは、
導電性バンプ6を介して上下方向に直結される。
導電性バンプ6を介して上下方向に直結することで接続
され、図示しないマザーボードに導電性バンプ5を介し
てフェースダウン実装される。
プセレクトのための結線は、半導体チップ3のRAS端
子と電極パッド111、112との間、半導体チップ3
のRAS端子と電極パッド141、142(スルーホー
ル電極パッドB111、B112、C111、C11
2)との間の配線部分である。しかし、チップセレクト
の結線パターンが各段のインターポーザで異なってい
る。
ップ3を選択する場合には、図12(A)に示すように
半導体チップ3のRASに接続する電極パッド112に
チップセレクト信号を供給する。このとき、チップセレ
クト信号は、インターポーザ101の電極パッド142
にも通じるが、これは半導体チップ4のRASに接続さ
れないので、半導体デバイス4は選択されない。一方、
読み取り、書き込み時に半導体チップ4を選択する場合
には、半導体チップ4のRASに接続する電極パッド1
11にチップセレクト信号を供給する。このように、イ
ンターポーザ100の電極パッド111、112のどち
らか一方にチップセレクト信号を供給することで、半導
体デバイス3と4の選択が可能となる。
タックモジュールでは、チップセレクトの結線をインタ
ーポーザの段毎に変えることでチップセレクトを可能に
している。このため、スタックモジュール内の各段で異
なるインターポーザを使用しなければならない。
ポーザを製造しなければならないので、生産性が悪く、
歩留まりが悪かった。またスタックモジュールのなかの
インターポーザの配置を誤ると、スタックモジュール全
体を交換しなければならなかった。
分を共通化することで上述した問題点を解決したインタ
ーポーザ及びスタックモジュールを提供することにあ
る。
ジュールは、外部信号によって選択されるためのチップ
セレクト端子を有する半導体デバイスを実装したインタ
ーポーザをN(Nは2以上の整数)段積み重ねて上下の
端子同士を接続したスタックモジュールである。全ての
インターポーザ(図3の1、2)は同じ配線構造を有す
る。各インターポーザ(図3の1)は、互いに隣合って
配置されたN個のチップセレクト用電極(図3のB1と
11、B2と12)を有し、N個のチップセレクト用電
極のうちの第1のチップセレクト用電極(図3のB1と
11、C1と41)が、実装された半導体デバイス(図
1の3)のチップセレクト端子に接続され、他のチップ
セレクト用電極(図3のB2と12)は、第1のチップ
セレクト用電極方向の隣りのチップセレクト用電極の反
対面側に位置する反対面側電極(図3のB1’と1
1’)に接続される。そして、反対面側電極とそれに対
面するインターポーザ(図3の2)のチップセレクト用
電極(図3のC1と41)とが導電性バンプ(図3の
6)等によって接続されたことを特徴とする。
ザに共通のものを使用でき、生産性が向上し、また、イ
ンターポーザの上下関係を間違えても支障がない。
は、第1のチップセレクト用電極は、N個のチップセレ
クト用電極の最も端に位置するようにする。
ト用電極方向の隣りのチップセレクト用電極の反対面側
に位置する反対面側電極とは、具体的には、インターポ
ーザの内部に配置される導電体(図3のL1、S1、S
2)によって接続される。
2段積み重ねて上下の端子同士を接続したスタックモジ
ュールにおいて、2つの前記インターポーザ(図6の
1、2)は同じ配線構造を有し、前記インターポーザ
(図6の1)は、互いに隣合って配置されたチップセレ
クト用電極(B1と11、B2と12)を有し、一方の
チップセレクト用電極(B1と11)が、実装された半
導体デバイス(図1の3)のチップセレクト端子に接続
され、他方のチップセレクト用電極(図6のB2と12
およびS10)が、前記インターポーザを貫通して反対
面側に達してから前記一方のチップセレクト用電極の反
対面側に位置する反対面側電極(図6のB1’と1
1’)に電導体(図6のL10)を介して接続され、前
記反対面側電極とそれに対面するインターポーザ(図6
の2)の前記チップセレクト用電極(図6のC1と4
1)とが導電性バンプ(図6の6)によって接続された
ことを特徴とするスタックモジュールが得られる。
ザの内部に導電体を形成しないので、インターポーザを
多層構造にする必要がなく、インターポーザを安く製造
でき、また厚くならないという利点がある。
合って配置されたN(Nは2以上の整数)個のチップセ
レクト用電極を有し、前記N個のチップセレクト用電極
の最も端に位置する第1のチップセレクト用電極が、前
記半導体デバイスのチップセレクト端子に接続され、他
のチップセレクト用電極は、前記第1のチップセレクト
用電極方向の隣りのチップセレクト用電極の反対面側に
位置する反対面側電極に接続されたことを特徴とする。
て図面を参照して詳細に説明する。
の実施の形態を示す一部切り欠き斜視図である。図1の
スタックモジュールは、図10のメモリ回路と等価であ
る。図1において、半導体チップ3、4はそれぞれ図1
0のDRAM80、81のDRAMチップである。
1、2にフェースダウン実装されている。インターポー
ザ1、2の母体は、セラミック、ガラスなどの絶縁体で
形成される。インターポーザ1の各電極パッドには半田
バンプ等の導電性バンプ5が、またインターポーザ2の
各電極パッドには半田バンプ等の導電性バンプ6が形成
され、インターポーザ間の接続は、導電性バンプ6を介
して行われる。導電性バンプ5は、図1のスタックモジ
ュールを図示しないマザーボードにフェースダウン実装
するときの外部端子となる。その外部端子数は、24で
ある。
段のインターポーザ1を、同(B)は半導体チップ4を
実装した下段のインターポーザ2を示し、それぞれ導電
性バンプ5、6を実装する前の状態を示す平面図であ
る。インターポーザ1と2は、同じ配線構造を有する。
表面には、半導体チップ3の端子(図示せず)に接続し
図1の導電性バンプ5が実装される24個の電極パッド
11〜34と、電極パッド11、12に接続するチップ
セレクト用電極パッドB1、B2と、電極パッド13〜
34に接続するスルーホール電極パッドB3〜B34
と、チップセレクト用電極パッドB1、B2およびスル
ーホール電極パッドB3〜B34と半導体チップ3の各
端子とを接続する配線7とが形成されている。
ザ2の表面には、半導体チップ4の端子(図示せず)に
接続し図1の導電性バンプ6が実装される24個の電極
パッド41〜64と、電極パッド41、42に接続する
チップセレクト用電極パッドC1、C2と、電極パッド
43〜64に接続するスルーホール電極パッドC3〜C
34と、チップセレクト用電極パッドC1、C2および
各スルーホール電極パッドと半導体チップ4の各端子と
を接続する配線8とが形成されている。
12(B1、B2)と電極パッド41、42(C1、C
2)は、半導体チップ3、4のチップセレクトのための
電極パッドで、残りの電極パッド13〜34と電極パッ
ド43〜64は、チップセレクト端子以外の端子に接続
されかつスタック実装時に互いに接続される。なお、電
極パッド12(およびB2)は、半導体チップ3に接続
されず、電極パッド42(およびC2)は、半導体チッ
プ4に接続されない。
電極パッドB1〜B34、C1〜C34とは別に設けた
理由は、半田バンプ等の導電性バンプの載りを良くする
ためである。
ル電極パッドB3〜B34とスルーホール電極パッドC
3〜C34は、インターポーザ1と2の裏面に形成され
るスルーホール電極パッドB3’〜B34’とC3’〜
C34’(番号のみで図示せず)にスルーホールを介し
て電気的に接続する。また、導電性バンプ5、6が載る
電極パッド1〜34、41〜64のインターポーザ1と
2の裏面側には、同じ電極パッド11’〜34’と4
1’〜64’(番号のみで図示せず)が形成されてい
る。
1’〜34’は、同じ裏面側でチップセレクト用電極パ
ッドB1’、B2’およびスルーホール電極パッドB3
1’〜B34’にそれぞれ表面側と同様に接続し、ま
た、インターポーザ2の裏面側の電極パッド41’〜6
4’についても、同じ裏面側でチップセレクト用電極パ
ッドC1’、C2’およびスルーホール電極パッドC
3’〜C34’にそれぞれ接続する。このように、イン
ターポーザ1、2の表面と裏面とで電極パッドとスルー
ホール電極が対になって形成されることにより、インタ
ーポーザがスタックモジュールのどの段で使用されても
良いようになっている。
2の表面側の電極パッド41〜64と上段のインターポ
ーザ1の裏面側の電極パッド11’〜34’とをそれぞ
れ直接接続する。これによって、導電性バンプ6を介し
た半導体チップ3と4の接続を可能とする。
と2を同じ配線構造にするために工夫が、半導体チップ
3、4のチップセレクト用電極パッドB1、B2とチッ
プセレクト用電極パッドC1、C2の下部の内層に形成
されている。チップセレクト用電極パッドB1、B2お
よびC1、C2の下部には、半導体チップ3、4のチッ
プセレクトを実現するためのための特徴的な配線構造を
有する。その配線構造の詳細を図3及び図4に示す。
のA−A断面図である。図3、図4に示すように、イン
ターポーザ1のチップセレクト用電極パッドB2とその
隣のチップセレクト用電極パッドB1の裏面側の電極パ
ッドB1’とは、インターポーザ1の内部で互いに接続
され、インターポーザ2のチップセレクト用電極パッド
C2とその隣のチップセレクト用電極パッドC1の裏面
側の電極パッドC1’とは、インターポーザ2の内部で
互いに接続される。
レクト用電極パッドB2は、ビヤホール内部電極S2、
内部導電層L1、ビヤホール内部電極S1を経由して裏
面側の電極パッドB1’に接続され、さらに、電極パッ
ド11’から導電性バンプ6を介してチップセレクト用
電極パッドC1に接続される。チップセレクト用電極パ
ッドC1は、下段のインターポーザ2に実装された半導
体デバイス4のRAS端子に接続されるので、チップセ
レクト用電極パッドB2に供給されるチップセレクト信
号は、半導体チップ4のRASの端子に供給されこれを
セレクトすることになる。
は、電極パッドB2とは独立している。このため、マザ
ーボードへの接続端子となる上段のインターポーザ1の
電極パッド11(およびB1)は、半導体チップ3のR
AS端子に接続され、電極パッド11による半導体チッ
プ3のチップセレクトが行われる。
ドB1およびB2(電極パッド11及び12)は、半導
体チップ3、4のチップセレクトを行う端子として利用
される。
ーポーザ1と同じ配線構造が形成されている。すなわ
ち、チップセレクト用電極パッドC2は、ビヤホール内
部電極S4、内部導電層L2、ビヤホール内部電極S3
を介して裏面側の電極パッドC1’、電極パッド41’
に接続される。また、チップセレクト用電極パッドC1
は、電極パッドC2とは独立している。しかし、第1の
実施の形態では、インターポーザ2の内部配線および電
極パッドC2は、使用されない配線となる。
第1層1Aと第2層1Bの2層構造からなる。第1層1
Aには、穴空け後にビヤホール内部電極S2が形成さ
れ、第2層1Bには、穴空け後にビヤホール内部電極S
1が形成されさらに内部導電層L1が形成される。これ
ら第1層1Aと第2導1Bが張り合わされてインターポ
ーザ1が形成される。
じ方法で第1層2Aと第2層2Bが形成され、張り合わ
される。
は、インターポーザ1及び2が全く同じ配線構造である
ので、生産性が高く、歩留まりも向上する。またインタ
ーポーザ1、2の位置を上下逆にしても、機能は変わら
ないので、スタックモジュールを交換する必要がなく、
経済性が向上する。
2の実施の形態を示す断面図である。但し、図5はチッ
プセレクト用電極パッドの部分のみの断面を示してい
る。他の電極パッドの配線構造は、図1の第1の実施の
形態と同じであるので図示と説明は省略する。
(図6では省略)を実装したインターポーザ100、1
001、1002は、全て同じ配線構造を有する。イン
ターポーザ100、1001、1002の表面には、チ
ップセレクト用電極パッドB1〜B3、C1〜C3、D
1〜D3が形成されている。また裏面側にも同様に電極
パッドB1’〜B3’、C1’〜C3’、D1’〜D
3’が形成されている。
端(左端)に位置するチップセレクト用電極パッドB
1、C1およびD1は、各段の半導体チップのチップセ
レクト用端子(DRAMチップのRAS端子)に接続す
る。導電性バンプ5、6、6Kは、第1の実施の形態と
同様に電極パッドB1〜B3、C1〜C3、D1〜D3
に接続する別の電極パッド上に形成される。
は、内部導電層L1とその両端のビヤホール内部電極と
導電性バンプ6とを介して接続され、チップセレクト用
電極パッドB3とD1は、内部導電層L4、その両端の
ビヤホール内部電極、導電性バンプ6、電極パッドC
2、内部導電層L2および導電性バンプ6Kを介して接
続される。
のチップセレクト用端子(DRAMチップのRAS端
子)に接続するチップセレクト用電極パッドC1、D1
に向けて互いに独立して延びている。
B1、B2およびB3は、各段のインターポーザの半導
体チップのチップセレクト端子(RAS端子)に個別に
接続する。しかも、配線構造は、各インターポーザで同
一である。なお、内部導電層L3、L5、L6は、図5
の場合には使用されていない。
ールでは、インターポーザが2段、3段であったが、N
(Nは整数)個の半導体チップをチップセレクトする場
合には、N段構造のインターポーザが使用される。この
場合、チップセレクト用電極パッド数は、半導体チップ
数と同じN個となり、各チップセレクト用電極パッド
は、インターポーザの内部配線と上下インターポーザ間
の導電性バンプとを介して1つの半導体チップのチップ
セレクト用端子(例えば、DRAMのRAS端子)に接
続され、これをセレクトする。
重ねて構成されるスタックモジュールにおいて、各イン
ターポーザ表面には、インターポーザを上下方向に貫通
して互いに接続される電極(電極パッド及びスルーホー
ル内部電極)と、N個のチップセレクト用電極パッドと
が形成される。上からi(1≦i<N、iは整数)段目
のインターポーザ表面の第1のチップセレクト電極パッ
ドは、その隣りのチップセレクト用電極パッドの反対面
側に位置する第2のチップセレクト用電極パッドに接続
する。この接続は、内部導電体(導電層)を経由して行
われる。この場合、内部導電体は、半導体デバイスのチ
ップセレクト用端子に接続するチップセレクト用電極パ
ッド(第1のチップセレクト用電極パッド)が位置する
方向に向かって形成される。さらに、第2のチップセレ
クト用電極パッドは、導電性バンプを経由して上から
(i+1)段目のインターポーザの表面のチップセレク
ト用電極パッドに接続する。これによって、同じ配線構
造のインターポーザをN段使用することができる。
の実施の形態を示す一部斜視図、図7は図6のC−C断
面図である。本実施の形態は、図3、図4に示す実施の
形態の内層導電層L1およびL2の代わりに、インター
ポーザ1、2の裏面側に裏面導電層L10、L11を形
成したものである。
とその裏面側の電極パッドB1’(C1’)との間に
は、スルーホールやビヤホールは形成されていない。
ターポーザ1の半導体チップのチップセレクト用端子に
接続される。また、チップセレクト用電極パッドB2
は、スルーホール内部電極S10を介して裏面側の電極
パッドB2’に接続される。電極パッドB2’は、さら
に裏面導電層L10、裏面電極パッドB1’、導電性バ
ンプ6、チップセレクト用電極パッドC1を経由してイ
ンターポーザ2の半導体チップのチップセレクト端子に
接続される。
B1、B2は、2つの半導体チップのチップセレクト用
外部端子として、第1の実施の形態と同様に機能する。
パッドC2は、スルーホール内部電極S11を介して裏
面側の電極パッドC2’に接続され、さらに裏面導電層
L11から裏面電極パッドC1’に接続されるが、この
接続経路は、チップセレクトには使用されない。
場合、インターポーザの3段以上の接続が不可能であ
る。しかし、このスタックモジュールは、インターポー
ザの内部に導電層を形成しないので、インターポーザを
多層構造にする必要がなく安く形成でき、また厚くなら
ないという利点がある。
の実施の形態を示す斜視図、図9は図8のD−D断面図
である。図8のスタックモジュールは、図1の電極パッ
ドB1〜B34とC1〜C34と同じ機能を、導電性バ
ンプ5、6が形成される電極パッドに併合したものであ
る。
たインターポーザ70の表面の電極パッド11、12
と、半導体チップ4が実装されたインターポーザ71の
表面の電極パッド41、42は、チップセレクト用電極
パッドである。そのほかの電極パッドは、インターポー
ザ70、71を貫通する導電体を介して上下方向に互い
に接続されている。
導電層L1、L2の代わりの役割を果たす。図4では、
チップセレクト用電極パッドと内部導電層との間の接続
は、ビヤホール内部電極によって行われていたが、図9
ではビヤホールが内部導電体L12、L13によって埋
められている。
形成される電極パッドに、ビヤホールやスルーホールな
どの穴が形成されないので、導電体バンプを電極パッド
表面に直に形成することができ、このため、電極パッド
数を減らすことができる。
した実施の形態だけに限定されない。例えば、インター
ポーザ上に実装される半導体デバイスは、半導体のベー
スチップに限らず、樹脂やセラミックでパッケージ化さ
れた半導体パッケージであっても良い。
導電性バンプ5が形成されている面に実装されるが、そ
の面と反対側に半導体チップ3が実装されても良い。ま
た、チップセレクト用電極パッドの位置は、互いにとな
り合っていれば、どこでも良い。例えば、電極パッドB
3、B4の位置にチップセレクト用電極パッドが形成さ
れても良い。
レクト用電極の最も端に位置する第1のチップセレクト
用電極(例えば、図3のB1と11、C1と42)が、
実装された半導体デバイス(図1の3)のチップセレク
ト端子に接続され、他のチップセレクト用電極(図3の
B2と12)は、第1のチップセレクト用電極に向かう
隣りのチップセレクト用電極の反対面側に位置する反対
面側電極(図3のB1’と11’)に接続されていれば
よい。また、反対面側電極とそれに対面するインターポ
ーザ(図3の2)のチップセレクト用電極(図3のC1
と41)とが導電性バンプ(図3の6)等によって接続
されていればよい。
パッドでも電極ピンでも良い。電極ピンの場合、導電性
バンプは、不要である。また、電極ピン以外の導電ライ
ンでも良い。
プセレクト用電極とチップセレクト用電極方向の隣りの
チップセレクト用電極の反対面側に位置する反対面側電
極とは、インターポーザの内部に配置される導電体(例
えば、図3のL1、S1、S2)によって接続される。
この導電体は、どのような形状でも良い。
各インターポーザが全く同じ配線構造であるので、生産
性が高く、歩留まりも向上する。またインターポーザ
1、2の位置を上下逆にしても、機能は変わらないの
で、スタックモジュールを交換する必要がなく、経済性
が向上する。
態を示す一部切り欠き斜視図である。
ンターポーザを、(B)は下段のインターポーザを示す
平面図である。
態を示す一部断面図である。
態を示す一部斜視図である。
態を示す一部切り欠き斜視図である。
る。
き斜視図である。
のインターポーザを、(B)は下段のインターポーザを
示す平面図である。
Claims (9)
- 【請求項1】 外部信号によって選択されるためのチッ
プセレクト端子を有する半導体デバイスを実装したイン
ターポーザをN(Nは2以上の整数)段積み重ねて上下
の端子同士を接続したスタックモジュールにおいて、 全ての前記インターポーザは同じ配線構造を有し、 前記インターポーザは、互いに隣合って配置されたN個
のチップセレクト用電極を有し、前記N個のチップセレ
クト用電極のうちの第1のチップセレクト用電極が、実
装された前記半導体デバイスのチップセレクト端子に接
続され、他のチップセレクト用電極は、前記第1のチッ
プセレクト用電極に向かう隣りのチップセレクト用電極
の反対面側に位置する反対面側電極に接続され、 前記反対面側電極とそれに対面するインターポーザの前
記チップセレクト用電極とが互いに接続されたことを特
徴とするスタックモジュール。 - 【請求項2】 前記第1のチップセレクト用電極は、N
個の前記チップセレクト用電極の最も端に位置する電極
であることを特徴とする請求項1に記載されたスタック
モジュール。 - 【請求項3】 前記他のチップセレクト用電極と前記反
対面側電極とが、前記インターポーザの内部に配置され
る導電体によって接続されたことを特徴とする請求項2
に記載されたスタックモジュール。 - 【請求項4】 前記反対面側電極とそれに対面するイン
ターポーザの前記チップセレクト用電極とが、導電性バ
ンプによって接続されたことを特徴とする請求項2に記
載されたスタックモジュール。 - 【請求項5】 前記インターポーザは、前記半導体デバ
イスのチップセレクト端子以外の端子に接続されインタ
ーポーザを上下方向に貫通する電極を含み、その貫通電
極が各インターポーザの間で導電性バンプを介して接続
されたことを特徴とする請求項1、2、3または4に記
載されたスタックモジュール。 - 【請求項6】 外部信号によって選択されるためのチッ
プセレクト端子を有する半導体デバイスを実装したイン
ターポーザを2段積み重ねて上下の端子同士を接続した
スタックモジュールにおいて、 2つの前記インターポーザは同じ配線構造を有し、 前記インターポーザは、互いに隣合って配置されたチッ
プセレクト用電極を有し、一方のチップセレクト用電極
が、前記半導体デバイスのチップセレクト端子に接続さ
れ、他方のチップセレクト用電極が、前記インターポー
ザを貫通して反対面側に達してから前記一方のチップセ
レクト用電極の反対面側に位置する反対面側電極に電導
体を介して接続され、 前記反対面側電極とそれに対面するインターポーザの前
記チップセレクト用電極とが導電性バンプによって接続
されたことを特徴とするスタックモジュール。 - 【請求項7】 外部信号によって選択されるためのチッ
プセレクト端子を有する半導体デバイスを実装したイン
ターポーザをN(Nは2以上の整数)段積み重ねて構成
されるスタックモジュールのための前記インターポーザ
において、 互いに隣合って配置されたN(Nは2以上の整数)個の
チップセレクト用電極を有し、前記N個のチップセレク
ト用電極のうちの第1のチップセレクト用電極が、前記
半導体デバイスのチップセレクト端子に接続され、他の
チップセレクト用電極は、前記第1のチップセレクト用
電極方向の隣りのチップセレクト用電極の反対面側に位
置する反対面側電極に接続されたことを特徴とするイン
ターポーザ。 - 【請求項8】 前記第1のチップセレクト用電極は、N
個の前記チップセレクト用電極の最も端に位置する電極
であることを特徴とする請求項7に記載されたスタック
モジュール。 - 【請求項9】 前記他のチップセレクト用電極と前記反
対面側電極とが、前記インターポーザの内部に配置され
る導電体によって接続されたことを特徴とする請求項8
または9に記載されたスタックモジュール。
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