KR101176187B1 - 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법 - Google Patents

스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법 Download PDF

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Abstract

본 발명은 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법을 공개한다. 본 발명의 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법은 입력 신호를 수신하여 지정된 동작을 수행하고, 출력 신호를 출력하는 제1 내부회로를 각각 구비하는 복수개의 칩을 구비하고, 상기 복수개의 칩은 상기 칩 각각의 동일한 위치의 일면에 배치되고 상기 입력 신호를 인가받아 상기 제1 내부회로로 전송하는 직렬 범프, 및 상기 직렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 상기 칩을 관통하여 배치되고 상기 출력 신호를 인가받아 전송하는 직렬 관통 전극을 구비하여, 서로 인접한 칩의 상기 직렬 관통 전극과 상기 직렬 범프가 서로 접촉되도록 상기 복수개의 칩을 교대로 회전하여 적층하는 것을 특징으로 한다. 따라서 본 발명의 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법은 적층되는 복수개의 칩이 모두 단일한 패턴을 갖고도, 복수개의 칩을 교대로 정중앙을 기준으로 회전하여 배치함으로써 병렬 경로 및 직렬 경로를 형성할 수 있다.

Description

스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법{Stacked semiconductor device and method for thereof serial path build up}
본 발명은 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법에 관한 것으로서, 특히 동일한 비아홀 패턴을 갖는 복수개의 칩이 교대로 회전하여 적층되어 직렬 경로 및 병렬 경로를 형성할 수 있는 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법에 관한 것이다.
전자 제품의 소형화, 다기능화에 의해 반도체 장치 또한 고집적화, 다기능화 되었으며, 이러한 요구에 의해 복수개의 칩이 하나의 반도체 장치에 패키징 되는 멀티 칩 패키지(multi chip package : MCP) 반도체 장치가 등장하였다. 멀티 칩 패키지 반도체 장치는 단층형 멀티 칩 패키지 반도체 장치와 다층형 멀티 칩 패키지 반도체 장치로 구분할 수 있다. 단층형 멀티 칩 패키지 반도체 장치는 복수개의 칩을 서로 나란하게 배치하여 패키징하는 반도체 장치이다. 그리고 다층형 멀티 칩 패키지 반도체 장치는 통상 스택형 반도체 장치로 알려진 반도체 장치로서 복수개의 칩을 적층하여 패키징하는 반도체 장치이다.
스택형 반도체 장치는 복수개의 칩이 적층되므로 3차원 구조를 가진다. 종래 의 스택형 반도체 장치는 적층된 복수개의 칩 상의 입출력 단자들 사이를 와이어 본딩(wire bonding)하여 연결하거나, 복수개의 칩 각각의 입출력 단자들과 스택형 반도체 장치의 외부 접속 단자 사이를 와이어 본딩하여 각종 신호를 입출력하도록 구성하였다. 그러나 와이어 본딩을 사용하기 때문에 인덕턴스(inductance)가 커짐에 따라 반도체 장치의 성능이 저하되고, 반도체 장치의 크기가 커지는 단점이 있었다.
상기한 단점을 보완하기 위해 WSP(Wafer-level processed Stack Package)기술이 개발되었다. WSP 기술은 적층되는 복수개의 칩 각각을 웨이퍼 레벨에서 레이저(laser)를 이용하여 칩을 수직으로 관통하는 비아 홀(via hall)을 형성하고, 비아 홀 내부를 관통 전극(through silicon via : TSV)으로 충전하여, 적층되는 복수개의 칩 각각의 회로들을 직접 연결하는 방식이다. 따라서 WSP 기술을 적용하는 스택형 반도체 장치는 스택되는 복수개의 칩 각각을 직접 연결하게 되므로, 와이어가 불필요하므로 반도체 장치의 성능을 높일 수 있으며, 복수개의 칩 사이의 상하 간격을 줄일 수 있기 때문에 스택형 반도체 장치의 두께를 획기적으로 줄일 수 있다. 또한 반도체 장치의 실장 면적도 줄일 수 있는 장점이 있다.
WSP 기술을 사용하는 스택형 반도체 장치에서 스택된 복수개의 칩 사이에 신호를 전송하기 위한 전송 경로는 크게 2 종류로 구분할 수 있다. 하나는 복수개의 칩에 모두 동일한 신호를 동시에 전송하는 병렬 경로이고 다른 하나는 신호를 인가받은 칩이 인가된 신호에 응답하여 소정의 동작을 수행하고, 이후 인가된 신호 또는 동작 수행의 결과로서 생성되는 신호를 다른 칩으로 순차적으로 전송하는 직렬 경로이다.
도1a 및 도1b 는 WSP 기술을 사용하는 스택형 반도체 장치의 병렬 경로와 직렬 경로의 개념을 각각 나타낸다.
도1a 및 도1b 는 4개의 칩(C1 ~ C4)이 적층되는 4단 스택형 반도체 장치를 일예로 도시하였다. 도1a 에서 병렬 라인(PL)은 4개의 칩(C1 ~ C4)에 모두 연결되어, 입력되는 공통 신호(SC)를 4개의 칩(C1 ~ C4)으로 동시에 전송한다. 4개의 칩(C1 ~ C4)은 각각 구비된 내부 회로(11 ~ 14)는 공통 신호(SC)에 응답하여 각각 지정된 동작을 수행하고, 동작 수행의 결과로서 각각 공통 출력 신호(SCO1 ~ SCO4)를 출력한다. 4개의 칩(C1 ~ C4)에서 각각 출력되는 공통 출력 신호(SCO1 ~ SCO4)는 동일한 신호일 수도 있으며, 서로 다른 신호일 수도 있다. 뿐만 아니라 4개의 칩(C1 ~ C4)은 공통 출력 신호(SCO1 ~ SCO4)를 출력하지 않을 수도 있다.
도1b 에서 직렬 라인(SL1 ~ SL4)은 적층된 4개의 칩(C1 ~ C4) 중 인접한 두 개의 칩 사이에만 연결된다. 직렬 라인(SL2)은 칩(C1)과 칩(C2) 사이에 연결되고, 직렬 라인(SL3)은 칩(C2)과 칩(C3) 사이에 연결된다. 따라서 직렬 라인(SL1 ~ SL4)은 스택된 복수개의 칩(C1 ~ C4) 모두로 동일한 신호를 동시에 전송하지 못한다. 내부 회로(21 ~ 24)는 외부에서 인가되는 입력 신호(SI) 또는 이전 칩으로부터 직렬 라인(SL1 ~ SL4)을 통해 인가되는 출력 신호(SIO1 ~ SIO4)를 인가받아 지정된 소정의 동작을 수행하고, 출력 신호(SIO1 ~ SIO4)를 출력한다.
스택형 반도체 장치는 병렬 라인(PL)과 직렬 라인(SL1 ~ SL4)을 모두 필요로 하는 경우가 일반적이다. 병렬 라인(PL)을 통해 전송되는 신호들의 일예는 명령 신 호, 어드레스 신호, 데이터, 제어 신호, 입출력 신호 등이 있으며, 직렬 라인(SL1 ~ SL4)을 통해 전송 되는 신호들의 일예는 칩 아이디(chip ID) 신호, 테스트 신호 등이 있다. 그리고 상기한 신호들 이외에도 전원 전압 또는 접지 전압과 같이 각각의 칩(C1 ~ C4)을 구동하기 위한 구동 전압이 병렬 라인(PL) 또는 직렬 라인(SL1 ~ SL4)을 통해 전송될 수도 있다. 그러나 상기한 신호들이 반드시 병렬 라인(PL)을 통해 전송되어야 한다거나, 반드시 직렬 라인(SL1 ~ SL4)을 통해 전송되어야 한다고 지정되는 것은 아니다. 각각의 신호들은 반도체 장치와 각각의 칩(C1 ~ C4)의 기능에 따라 병렬 라인(PL) 또는 직렬 라인(SL1 ~ SL4)을 통해 전송되도록 설정된다.
도1a 에서 병렬 라인(PL)은 스택된 복수개의 칩(C1 ~ C4)에 모두 연결되므로, 각각의 칩(C1 ~ C4)에서 동일한 위치에 배치된다. 즉 복수개의 칩(C1 ~ C4)에서 병렬 라인(PL)이 배치되는 위치는 동일하게 지정된다. 그러나 도1b 를 살펴보면, 직렬 라인(SL1 ~ SL4)은 복수개의 칩(C1 ~ C4)에서 각각 다른 위치에 배치된다. 따라서 각각의 칩(C1 ~ C4)은 인접한 칩과 직렬 라인(SL1 ~ SL4)이 배치되는 위치가 일치하도록 설계되어야 한다. 또한 각각의 칩(C1 ~ C4)이 서로 다른 위치의 비아 홀을 형성해야하기 때문에 각각 개별적인 공정을 필요로 한다. 따라서 인접한 칩의 직렬 라인(SL1 ~ SL4)의 위치를 고려하여 칩의 패턴을 디자인하여야 하므로 칩의 설계를 어렵게 하고, 공정상에서 비용이나 시간적인 손실을 발생한다.
도2a 와 도2b 는 2가지 패턴의 칩만을 적층하여 병렬 및 직렬 경로를 형성할 수 있는 스택형 반도체 장치의 칩을 나타내는 도면이다.
상기한 바와 같이 복수개의 칩을 구비하는 스택형 반도체 장치에서 직렬 라인(SL1 ~ SL4)의 위치가 각각의 칩(C1 ~ C4)마다 다르면 시간적으로 그리고 비용적으로 손실이 발생한다. 이러한 손실을 줄이고자 도2a 및 도2b 에서는 스택형 반도체 장치에 적층되는 복수개의 칩이 2가지 패턴만을 갖더라도 적층되는 칩의 개수에 상관없이 병렬 경로 및 직렬 경로를 형성할 수 있도록 칩을 구성하였다.
도2a 에서 제1 칩(PA)과 제2 칩(PB)은 서로 다른 비아 홀 패턴을 갖고, 각각의 비아 홀은 관통 전극(TSV)으로 충전되어 있다. 그리고 각 칩(PA, PB)의 한쪽 면에는 칩(PA, PB)을 인접한 칩의 관통 전극(TSV)과 전기적으로 연결하고, 칩(PA, PB) 사이의 간격을 형성하기 위한 범프(MB)를 구비한다. 또한 칩(PA, PB)상의 관통 전극(TSV)과 범프(MB) 사이에는 지정된 소정의 동작을 수행하기 위한 내부 회로(미도시)가 구비된다.
도2b 는 제1 칩(PA)과 제2 칩(PB)을 적층한 상태를 도시하고 있다. 도2a 및 도2b 에서 병렬 라인(PL)은 관통 전극(TSV)과 범프(MB)가 모두 칩(PA, PB)에서 동일한 위치에 배치되지만, 직렬 라인(SL)은 관통 전극(TSV)과 범프(MB) 사이에 내부 회로가 구비되어야 하므로 서로 다른 위치에 배치된다.
도2a 및 도2b 에 도시된 바와 같이 2가지 패턴의 칩만으로 구성되는 스택형 반도체 장치는 각 칩에서 병렬 라인(PL) 및 직렬 라인(SL)을 구성하는 관통 전극(TSV) 및 범프(MB)의 위치가 지정된 2가지 패턴을 사용하여 적층되는 칩의 개수에 무관하게 병렬 경로 및 직렬 경로를 형성할 수 있도록 한다. 따라서 칩의 내부 회로 설계시에 해당 칩이 배치되는 위치에 따라 2가지 패턴 중 한 가지 패턴을 선 택하고, 선택된 패턴에 지정된 관통 전극(TSV) 및 범프(MB)의 위치만을 고려하여 설계를 하면 된다. 즉 인접한 칩의 패턴에 대하여 고려할 필요가 없다. 또한 패턴이 2가지뿐이므로 병렬 경로 및 직렬 경로를 형성하기 위한 공정 또한 2가지로 한정된다. 따라서 설계가 쉬워지게 되며, 공정 시간 및 비용이 절감된다.
그러나 도2a 및 도2b 에 도시된 칩은 2가지 패턴을 가지고 있으므로, 1가지 패턴을 갖는 칩만으로 병렬 경로 및 직렬 경로를 형성할 수 있는 스택형 반도체 장치에 비해서는 비효율적이다.
본 발명의 목적은 단일한 비아홀 패턴을 갖는 복수개의 칩이 교대로 정중앙을 기준으로 회전하여 적층되어 직렬 경로 및 병렬 경로를 형성할 수 있는 스택형 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 스택형 반도체 장치의 직렬 경로 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 스택형 반도체 장치는 입력 신호를 수신하여 지정된 동작을 수행하고, 출력 신호를 출력하는 제1 내부회로를 각각 구비하는 복수개의 칩을 구비하고, 상기 복수개의 칩은 상기 칩 각각의 동일한 위치의 일면에 배치되고 상기 입력 신호를 인가받아 상기 제1 내부회로로 전송하는 직렬 범프, 및 상기 직렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 상기 칩 을 관통하여 배치되고 상기 출력 신호를 인가받아 전송하는 직렬 관통 전극을 구비하여, 서로 인접한 칩의 상기 직렬 관통 전극과 상기 직렬 범프가 서로 접촉되도록 상기 복수개의 칩을 교대로 회전하여 적층하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 복수개의 칩 각각은 제1 공통 신호를 입출력하는 제2 내부회로, 상기 칩 각각의 동일한 위치의 일면에 배치되고, 상기 제1 공통 신호를 상기 제2 내부회로로 입출력하는 제1 병렬 범프, 상기 제1 병렬 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제1 공통 신호를 전송하는 제1 병렬 관통 전극, 상기 칩 각각의 일면에 상기 제1 병렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 배치되고, 상기 제1 공통 신호를 상기 제2 내부회로로 입출력하는 제2 병렬 범프, 및 상기 제2 병렬 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제1 공통 신호를 전송하는 제2 병렬 관통 전극을 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 복수개의 칩 각각은 상기 제1 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 제2 공통 입력 신호 중 하나를 선택하여 상기 제2 내부회로로 전송하기 위한 제1 스위치, 및 상기 제2 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 상기 제2 공통 입력 신호 중 상기 제1 스위치에서 선택되지 않은 다른 하나를 상기 제2 내부회로로 전송하기 위한 제2 스위치를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 복수개의 칩 각각은 상기 칩 각각의 동일한 위치 의 일면에 배치되고, 상기 제1 스위치가 상기 제1 또는 제2 공통 신호 중 하나를 선택하도록 제어하기 위한 제1 제어 신호를 인가받아 상기 제1 스위치로 전송하는 제1 제어 범프, 상기 제1 제어 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제1 제어 신호를 전송하는 제1 제어 관통 전극, 상기 칩 각각의 일면에 상기 제1 제어 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 배치되고, 상기 제2 스위치가 상기 제1 또는 제2 공통 신호 중 다른 하나를 선택하도록 제어하기 위한 제2 제어 신호를 인가받아 상기 제2 스위치로 전송하는 제2 제어 범프, 및 상기 제2 제어 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제2 제어 신호를 전송하는 제2 제어 관통 전극을 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 및 제2 스위치는 먹스인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 스택형 반도체 장치의 직렬 경로 형성 방법은 입력 신호를 수신하여 지정된 동작을 수행하고, 출력 신호를 출력하는 제1 내부회로를 각각 구비하는 복수개의 칩을 구비하는 스택형 반도체 장치에 있어서, 상기 입력 신호를 인가받아 상기 제1 내부회로로 전송하기 위한 직렬 범프를 상기 복수개의 칩 각각의 동일한 위치의 일면에 형성하는 단계, 상기 출력 신호를 인가받아 전송하기 위한 직렬 관통 전극을 상기 직렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 상기 칩을 관통하여 형성하는 단계, 및 서로 인접한 칩의 상기 직렬 관통 전극과 상기 직렬 범프가 서로 접촉되도록 상기 복수개의 칩을 교대로 회전하여 적층하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 스택형 반도체 장치의 직렬 경로 형성 방법은 상기 복수개의 칩 각각이 지정된 동작을 수행하는 제2 내부회로를 추가로 더 구비를 추가로 더 구비하여, 상기 복수개의 칩 각각의 상기 제2 내부회로로 제1 공통 신호를 동시에 입출력하기 위한 병렬 경로를 형성하는 단계를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 병렬 경로를 형성하는 단계는 상기 제1 공통 신호를 상기 제2 내부회로로 입출력하기 위한 제1 병렬 범프를 상기 복수개의 칩 각각의 일면에 동일한 위치에 형성하는 단계, 상기 제1 공통 신호를 전송하기 위한 제1 병렬 관통 전극을 상기 제1 병렬 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계, 상기 제1 공통 신호를 상기 제2 내부회로로 입출력하기 위한 제2 병렬 범프를 상기 복수개의 칩 각각의 일면에 상기 제1 병렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 형성하는 단계, 및 상기 제1 공통 신호를 전송하기 위한 제2 병렬 관통 전극을 상기 제2 병렬 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 병렬 경로를 형성하는 단계는 상기 복수개의 칩 각각의 상기 제1 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 제2 공통 입력 신호 중 하나를 선택하여 상기 제2 내부회로로 전송하기 위한 제1 스위치를 형성하는 단계, 및 상기 복수개의 칩 각각의 상기 제2 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 상기 제2 공통 입력 신호 중 상기 제1 스위치에서 선택되지 않은 다른 하나를 상기 제2 내부회로로 전송하기 위한 제2 스위치를 형성하는 단계를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 병렬 경로를 형성하는 단계는 상기 제1 스위치를 제어하기 위한 제1 제어 신호를 상기 제1 스위치로 전송하는 제1 제어 범프를 상기 칩 각각의 동일한 위치의 일면에 형성하는 단계, 상기 제1 제어 신호를 전송하는 제1 제어 관통 전극을 상기 제1 제어 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계, 상기 제2 스위치를 제어하기 위한 제2 제어 신호를 인가받아 상기 제2 스위치로 전송하는 제2 제어 범프를 상기 칩 각각의 일면에 상기 제1 제어 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 형성하는 단계, 및 상기 제2 제어 신호를 전송하는 제2 제어 관통 전극을 상기 제2 제어 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계를 추가로 더 구비하는 것을 특징으로 한다.
따라서, 본 발명의 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법은 적층되는 복수개의 칩이 모두 단일한 패턴을 갖고도, 복수개의 칩을 교대로 정중앙을 기준으로 회전하여 배치함으로써 병렬 경로 및 직렬 경로를 형성할 수 있다. 그러므로 칩 설계 및 공정이 간단해지게 되어 시간적, 비용적으로 효율을 높일 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 스택형 반도체 장치 및 이 장치 의 직렬 경로 형성 방법을 설명하면 다음과 같다.
도3 은 본 발명에 따른 스택형 반도체 장치의 칩을 나타내는 도면이다. 본 발명에 따른 스택형 반도체 장치의 칩은 1가지 패턴만을 구비한다.
칩(PC)에서 병렬 라인(PL)을 구성하는 복수개의 관통 전극(TSV)과 범프(MB)는 칩(PC)의 정중앙(CE)을 기준으로 대칭으로 배치된다. 즉 병렬 라인(PL)은 정중앙(CE)을 기준으로 대칭되는 관통 전극(TSV)과 범프(MB)를 2개씩 쌍으로 구비한다. 그리고 직렬 라인(SL)은 복수개의 관통 전극(TSV)이 배치되는 비아홀의 위치와 정중앙(CE)을 기준으로 대칭을 이루는 위치에 각각 범프(MB)가 배치된다. 병렬 경로를 형성하는 병렬 라인(PL)은 관통 전극(TSV)과 범프(MB)가 동일한 위치에 배치되므로 칩(PC)의 정중앙을 기준으로 대칭을 이루는 위치에도 관통 전극(TSV)과 범프(MB)가 동일한 위치에 배치된다. 그러나 직렬 경로를 형성하는 직렬 라인(SL)은 관통 전극(TSV)과 범프(MB)가 서로 다른 위치에 배치되어야 하므로, 관통 전극(TSV)과 칩(PC)의 정중앙을 기준으로 대칭을 이루는 위치에 범프(MB)가 배치된다.
로테이션 칩(RPC)은 칩(PC)을 정중앙(CE)을 기준으로 180도 회전한 것으로 칩(PC)과 동일한 패턴은 갖는 칩이다. 칩(PC)에서 병렬 라인(PL)을 구성하는 복수개의 관통 전극(TSV)과 범프(MB)는 칩(PC)의 정중앙(CE)을 기준으로 대칭으로 2개씩 쌍으로 배치되어 있으므로, 칩(PC)을 회전한 로테이션 칩(RPC)에서도 병렬 라인(PL)을 구성하는 복수개의 관통 전극(TSV)과 범프(MB)의 위치는 칩(PC)과 동일하다. 따라서 칩(PC)과 로테이션 칩(RPC)을 적층하는 경우에 병렬 라인(PL)을 구성하 는 관통 전극(TSV)과 범프(MB)의 위치가 모두 동일하기 때문에 병렬 경로가 형성된다.
한편 칩(PC)에서 직렬 라인(SL)을 구성하는 복수개의 범프(MB)는 관통 전극(TSV)에 대하여 정중앙(CE)을 기준으로 대칭으로 배치되어 있으므로, 로테이션 칩(RPC)에서 범프(MB)는 칩(PC)에서 관통 전극(TSV)의 위치에 배치된다. 마찬가지로 로테이션 칩(RPC)에서 관통 전극(TSV)은 칩(PC)의 범프(MB)의 위치에 배치된다. 따라서 칩(PC)과 로테이션 칩(RPC)을 적층하는 경우에 칩(PC)의 관통 전극(TSV)은 로테이션 칩(RPC)의 범프(MB)와 동일한 위치에 배치되고, 칩(PC)의 범프(MB)는 로테이션 칩(RPC)의 관통 전극(TSV)과 동일한 위치에 배치된다. 즉 직렬 경로가 형성된다.
상기한 바와 같이 로테이션 칩(RPC)은 칩(PC)을 정중앙(CE)을 기준으로 180도 회전하였을 뿐 실제의 비아홀 패턴은 동일한 칩이므로, 로테이션 칩(RPC)을 다시 정중앙(CE)을 기준으로 180도 회전하는 경우에는 칩(PC)과 동일하다. 그러므로 1개의 칩(PC)과 1개의 로테이션 칩(RPC)을 적층하여 병렬 경로 및 직렬 경로가 형성될 수 있으면, 복수개의 칩(PC)과 복수개의 로테이션 칩(RPC)을 교대로 적층하는 경우에도 병렬 경로 및 직렬 경로가 형성된다.
결과적으로 본 발명의 스택형 반도체 장치는 도3 에 도시된 바와 같이 1가지 비아홀 패턴을 갖는 칩(PC)만을 사용하여도, 그 칩(PC)을 순차적으로 회전하거나 회전하지 않고 그대로 사용하도록 하여 병렬 경로 및 직렬 경로를 형성할 수 있다. 따라서 각 칩(PC)의 설계 및 공정 작업 시에 1가지 패턴의 칩(PC)에 대해서만 고려 하면 되므로 효율이 극대화된다.
도시하지 않았으나, 칩(PC) 및 로테이션 칩(RPC)은 각각 병렬 라인(PL)을 구성하는 관통 전극(TSV)과 범프(MB)에 연결되는 내부회로와 직렬 라인(SL)을 구성하는 관통 전극(TSV)과 범프(MB) 사이에 연결되는 내부회로를 구비한다. 내부회로는 병렬 라인(PL)과 직렬 라인(SL)과 모두 연결될 수도 있으며, 각각 연결될 수도 있다.
도4 는 도3 의 칩을 적층하여 형성되는 병렬 및 직렬 경로를 나타내는 도면이다. 도4 에서는 1가지 비아홀 패턴을 갖는 6개의 칩(Ch1 ~ Ch6)을 순차적으로 적층한 스택형 반도체 장치를 일예로 나타내었다. 위로부터 홀수 번째 칩(Ch1 , Ch3, Ch5)은 회전하지 않고 배치되었으며, 짝수 번째 칩(Ch2, Ch4, Ch6)은 회전하여 배치되었다.
도4 에 도시된 바와 같이 본 발명의 스택형 반도체 장치의 칩(Ch1 ~ Ch6)은 1가지 비아홀 패턴만을 가지고 있지만, 교대로 이 칩을 회전하여 배치함으로써 병렬 경로 및 직렬 경로를 형성한다.
직렬 라인(SL)을 구성하는 관통 전극(TSV)과 범프(MB) 사이에 연결되는 내부회로는 칩(Ch1 ~ Ch6)의 회전 여부에 관계없이 동일한 신호 입출력 경로를 갖는다. 즉 이전 칩(Ch1 ~ Ch6)으로부터 인가되는 신호를 범프(MB)를 통해 입력받아 지정된 소정의 동작을 수행하고, 관통 전극(TSV)으로 신호를 출력하는 경로를 갖는다. 따라서 내부회로로 입출력되는 신호의 경로가 지정되어 있으므로, 내부회로가 구비되는 칩(PC, RPC)의 회전 여부에 대하여 고려할 필요가 없다.
그러나 병렬 라인(PL)의 경우에는 칩(Ch1 ~ Ch6)의 회전 여부와 무관하게 병렬 경로를 형성하고자 한다면, 하나의 신호에 대하여 두개의 병렬 라인(PL)을 필요로 하게 된다. 도3 에서 병렬 라인(PL) 중에서 칩(PC, RPC)의 정중앙(CE)을 기준으로 대칭되는 위치에 배치되는 병렬 라인(PL)은 동일한 신호를 전송하기 위한 라인이다. 따라서 동일한 하나의 신호에 대한 병렬 경로를 형성하기 위한 2개의 병렬 라인(PL)이 필요하게 되며, 이는 칩(Ch1 ~ Ch6)의 면적을 크게 할 뿐만 아니라, 공정이 많아지게 되어 시간적으로나 비용적으로 손실을 발생하게 된다. 또한 하나의 신호에 대한 전송 경로가 2가지로 구성되므로 신호 감쇄 등의 추가적인 손실도 발생할 수 있다.
만약 적층되는 칩의 회전 여부를 고려하여 각 칩의 내부회로를 설계한다면 신호 감쇄와 같은 손실은 줄일 수 있겠지만, 스택형 반도체 장치에 적층되는 복수개의 칩이 각각 다른 기능을 수행하는 서로 다른 칩이 아니라, 동일한 칩인 경우에도 회전 여부에 따라 개별적으로 내부회로를 설계하여야 하므로 비효율적이다.
도5 는 병렬 라인과 내부회로 연결 수단을 나타내는 도면이다.
도4 를 참조로 하여 도5의 내부회로 연결을 설명하면, 도5 에서 내부회로(100)는 2개의 스위치(LSW, RSW)를 통해 병렬 라인(PL1, PL2)에 연결된다. 회전하지 않은 상태에서 칩의 좌측부에 배치되는 라인(L)과 칩의 우측부에 배치되는 라인(R)은 칩(Ch1 ~ Ch6)의 회전 여부를 판별하기 위한 제어 신호를 인가받기 위하여 추가되는 제어 라인이며, 병렬 라인(PL)중 하나를 제어 라인으로 사용할 수도 있다. 도4 에서 홀수 번째 칩(Ch1 , Ch3, Ch5)은 회전하지 않고 적층되므로 라인(L) 은 칩(Ch1 , Ch3, Ch5)에서 좌측부에 배치되고, 라인(R)은 칩(Ch1 , Ch3, Ch5)의 우측부에 그대로 배치된다. 그러나 짝수 번째 칩(Ch2 , Ch4, Ch6)은 회전하여 배치되므로 라인(L)이 칩(Ch2 , Ch4, Ch6)의 우측부에 배치되고, 라인(R)이 칩(Ch2 , Ch4, Ch6)의 좌측부에 배치된다.
적층된 칩(Ch1 ~ Ch6)의 좌측부로 하이 레벨의 제어 신호(HI)를 인가하고 우측부로 로우 레벨의 제어 신호(LO)를 인가하면, 홀수 번째 칩(Ch1 , Ch3, Ch5)에서는 라인(L)로 하이 레벨의 제어 신호(HI)가 인가되고, 라인(R)로 로우 레벨의 제어 신호(LO)가 인가된다. 반면에 짝수 번째 칩(Ch2 , Ch4, Ch6)에서는 라인(R)로 하이 레벨의 제어 신호(HI)가 인가되고, 라인(L)로 로우 레벨의 제어 신호(LO)가 인가된다.
도5 에서 스위치(LSW)는 회전하지 않은 상태에서 좌측부에 배치된 병렬 라인(PL)과 내부회로(110, 120) 사이에 연결된다. 홀수 번째 칩(Ch1 , Ch3, Ch5)에서 스위치(LSW)는 하이 레벨의 제어 신호(HI)에 응답하여 제1 경로(P1)를 선택한다. 반면에 짝수 번째 칩(Ch2 , Ch4, Ch6)에서 스위치(LSW)는 로우 레벨의 제어 신호(LO)에 응답하여 제2 경로(P2)를 선택한다. 그리고 스위치(RSW)는 회전하지 않은 상태에서 우측부에 배치된 병렬 라인(PL)과 내부 회로(100) 사이에 연결되고, 홀수 번째 칩(Ch1 , Ch3, Ch5)에서는 로우 레벨의 제어 신호(LO)에 응답하여 제2 경로(P2)를 선택하고, 짝수 번째 칩(Ch2 , Ch4, Ch6)에서는 하이 레벨의 제어 신호(HI)에 응답하여 제1 경로(P1)를 선택한다. 결과적으로 라인(L, R)로 인가되는 제어 신호의 레벨에 응답하여 내부회로(100)로 신호를 전송하는 경로를 선택할 수 있도록 한다.
내부 회로(100)는 제1 경로(P1)로 입출력되는 신호와 제2 경로(P2)로 입출력되는 신호에 대하여 별개의 신호로 인식하고, 선택된 경로(P1, P2)를 통해 인가되는 신호에 대응하는 지정된 소정의 동작을 수행하고, 선택된 경로(P1, P2)로 출력 신호를 출력할 수 있다.
도5 에 도시된 바와 같이 스택형 반도체 장치의 복수개의 칩 각각이 내부회로 연결 수단을 갖게 되면, 2개의 신호에 대한 병렬 경로를 형성하기 위한 2개의 병렬 라인(PL)이 필요하게 되므로, 병렬 라인(PL)의 개수를 줄일 수 있다.
도5 에서는 병렬 라인(PL)과 내부회로(100)를 연결하기 위한 연결 수단을 스위치(LSW, RSW)로 도시하였으나, 먹스(MUX)나 다른 연결 수단을 사용할 수 있음은 자명하다.
또한 상기에서는 복수개의 칩을 교대로 180도 회전하고 적층하여 병렬 경로 및 직렬 경로를 형성하는 스택형 반도체 장치에 대하여 설명하였으나, 복수개의 칩을 90도 또는 270도로 회전하고 적층할 수도 있도록 병렬 라인 및 직렬 라인을 구성할 수 있음은 자명하다.
그리고 상기에서는 복수개의 칩이 모두 동일한 크기인 것으로 도시하였으나, 복수개의 칩 각각의 크기가 다르더라도 상관없이 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
도1a 및 도1b 는 WSP 기술을 사용하는 스택형 반도체 장치의 병렬 경로와 직렬 경로의 개념을 각각 나타낸다.
도2a 와 도2b 는 2가지 패턴의 칩만을 적층하여 병렬 및 직렬 경로를 형성할 수 있는 스택형 반도체 장치의 칩을 나타내는 도면이다.
도3 은 본 발명에 따른 스택형 반도체 장치의 칩의 일예를 나타내는 도면이다.
도4 는 도3 의 칩을 적층하여 형성되는 병렬 및 직렬 경로를 나타내는 도면이다.
도5 는 병렬 라인과 내부회로 연결 수단을 나타내는 도면이다.

Claims (10)

  1. 입력 신호를 수신하여 지정된 동작을 수행하고, 출력 신호를 출력하는 제1 내부회로를 각각 구비하는 복수개의 칩을 구비하고,
    상기 복수개의 칩은
    상기 칩 각각의 동일한 위치의 일면에 배치되고 상기 입력 신호를 인가받아 상기 제1 내부회로로 전송하는 직렬 범프; 및
    상기 직렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 상기 칩을 관통하여 배치되고 상기 출력 신호를 인가받아 전송하는 직렬 관통 전극을 구비하여,
    서로 인접한 칩의 상기 직렬 관통 전극과 상기 직렬 범프가 서로 접촉되도록 상기 복수개의 칩을 교대로 회전하여 적층하는 것을 특징으로 하는 스택형 반도체 장치.
  2. 제1 항에 있어서, 상기 복수개의 칩 각각은
    제1 공통 신호를 입출력하는 제2 내부회로;
    상기 칩 각각의 동일한 위치의 일면에 배치되고, 상기 제1 공통 신호를 상기 제2 내부회로로 입출력하는 제1 병렬 범프;
    상기 제1 병렬 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제1 공통 신호를 전송하는 제1 병렬 관통 전극;
    상기 칩 각각의 일면에 상기 제1 병렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 배치되고, 상기 제1 공통 신호를 상기 제2 내부회로로 입출력하는 제2 병렬 범프; 및
    상기 제2 병렬 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제1 공통 신호를 전송하는 제2 병렬 관통 전극을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  3. 제2 항에 있어서, 상기 복수개의 칩 각각은
    상기 제1 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 제2 공통 입력 신호 중 하나를 선택하여 상기 제2 내부회로로 전송하기 위한 제1 스위치; 및
    상기 제2 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 상기 제2 공통 입력 신호 중 상기 제1 스위치에서 선택되지 않은 다른 하나를 상기 제2 내부회로로 전송하기 위한 제2 스위치를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  4. 제3 항에 있어서, 상기 복수개의 칩 각각은
    상기 칩 각각의 동일한 위치의 일면에 배치되고, 상기 제1 스위치가 상기 제1 또는 제2 공통 신호 중 하나를 선택하도록 제어하기 위한 제1 제어 신호를 인가받아 상기 제1 스위치로 전송하는 제1 제어 범프;
    상기 제1 제어 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제1 제어 신호를 전송하는 제1 제어 관통 전극;
    상기 칩 각각의 일면에 상기 제1 제어 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 배치되고, 상기 제2 스위치가 상기 제1 또는 제2 공통 신호 중 다른 하나를 선택하도록 제어하기 위한 제2 제어 신호를 인가받아 상기 제2 스위치로 전송하는 제2 제어 범프; 및
    상기 제2 제어 범프와 동일한 위치에 상기 칩을 관통하여 배치되어 상기 제2 제어 신호를 전송하는 제2 제어 관통 전극을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  5. 제4 항에 있어서, 상기 제1 및 제2 스위치는
    먹스인 것을 특징으로 하는 스택형 반도체 장치.
  6. 입력 신호를 수신하여 지정된 동작을 수행하고, 출력 신호를 출력하는 제1 내부회로를 각각 구비하는 복수개의 칩을 구비하는 스택형 반도체 장치에 있어서,
    상기 입력 신호를 인가받아 상기 제1 내부회로로 전송하기 위한 직렬 범프를 상기 복수개의 칩 각각의 동일한 위치의 일면에 형성하는 단계;
    상기 출력 신호를 인가받아 전송하기 위한 직렬 관통 전극을 상기 직렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 상기 칩을 관통하여 형성하는 단계; 및
    서로 인접한 칩의 상기 직렬 관통 전극과 상기 직렬 범프가 서로 접촉되도록 상기 복수개의 칩을 교대로 회전하여 적층하는 단계를 구비하는 것을 특징으로 하는 스택형 반도체 장치의 직렬 경로 형성 방법.
  7. 제6 항에 있어서, 상기 스택형 반도체 장치의 직렬 경로 형성 방법은
    상기 복수개의 칩 각각이 지정된 동작을 수행하는 제2 내부회로를 추가로 더 구비를 추가로 더 구비하여,
    상기 복수개의 칩 각각의 상기 제2 내부회로로 제1 공통 신호를 동시에 입출력하기 위한 병렬 경로를 형성하는 단계를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치의 직렬 경로 형성 방법.
  8. 제7 항에 있어서, 상기 병렬 경로를 형성하는 단계는
    상기 제1 공통 신호를 상기 제2 내부회로로 입출력하기 위한 제1 병렬 범프를 상기 복수개의 칩 각각의 일면에 동일한 위치에 형성하는 단계;
    상기 제1 공통 신호를 전송하기 위한 제1 병렬 관통 전극을 상기 제1 병렬 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계;
    상기 제1 공통 신호를 상기 제2 내부회로로 입출력하기 위한 제2 병렬 범프를 상기 복수개의 칩 각각의 일면에 상기 제1 병렬 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 형성하는 단계; 및
    상기 제1 공통 신호를 전송하기 위한 제2 병렬 관통 전극을 상기 제2 병렬 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계를 구비하는 것을 특징으로 하는 스택형 반도체 장치의 직렬 경로 형성 방법.
  9. 제8 항에 있어서, 상기 병렬 경로를 형성하는 단계는
    상기 복수개의 칩 각각의 상기 제1 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 제2 공통 입력 신호 중 하나를 선택하여 상기 제2 내부회로로 전송하기 위한 제1 스위치를 형성하는 단계; 및
    상기 복수개의 칩 각각의 상기 제2 병렬 범프와 상기 제2 내부회로 사이에 연결되고, 상기 제1 공통 입력 신호 또는 상기 제2 공통 입력 신호 중 상기 제1 스위치에서 선택되지 않은 다른 하나를 상기 제2 내부회로로 전송하기 위한 제2 스위치를 형성하는 단계를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치의 직렬 경로 형성 방법.
  10. 제9 항에 있어서, 상기 병렬 경로를 형성하는 단계는
    상기 제1 스위치를 제어하기 위한 제1 제어 신호를 상기 제1 스위치로 전송하는 제1 제어 범프를 상기 칩 각각의 동일한 위치의 일면에 형성하는 단계;
    상기 제1 제어 신호를 전송하는 제1 제어 관통 전극을 상기 제1 제어 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계;
    상기 제2 스위치를 제어하기 위한 제2 제어 신호를 인가받아 상기 제2 스위치로 전송하는 제2 제어 범프를 상기 칩 각각의 일면에 상기 제1 제어 범프와 상기 칩의 정중앙을 기준으로 대칭되는 위치에 형성하는 단계; 및
    상기 제2 제어 신호를 전송하는 제2 제어 관통 전극을 상기 제2 제어 범프와 동일한 위치에 상기 칩을 관통하여 형성하는 단계를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치의 직렬 경로 형성 방법.
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