KR101190744B1 - 멀티칩 구조를 가지는 반도체 집적 회로 - Google Patents

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Abstract

본 발명은 멀티칩 구조를 가지는 반도체 집적 회로에 관한 것으로, 특히, 각 반도체 칩의 관통 전극과 내부 금속 경로를 이용하여, 관통 전극과 반도체 칩 내부 회로를 직렬로 연결함으로써 설계 자유도를 높일 수 있는 멀티칩 구조를 가지는 반도체 집적 회로에 관한 것이다. 본 발명에 따른 적층 형성된 다수의 반도체 칩들을 구비하는 반도체 집적 회로에 있어서, 상기 각 반도체 칩은, 칩 내부의 특정층에 분리 형성된 제 1 및 제 2 금속층; 상기 제 1 및 제 2 금속층 사이에 연결된 제 1 내부 회로; 칩 배면으로부터 상기 제 1 금속층까지 칩 내부를 관통하여 형성된 직렬 관통 전극; 상기 제 2 금속층에서 칩 상부면까지 수직 형성된 제 1 금속 경로; 및 상기 칩 상부면 상에 형성되어 상기 제 1 금속 경로와 연결되며, 상기 직렬 관통 전극과 동일 컬럼에 형성된 직렬 범프 패드를 포함하는 것을 특징으로 한다.

Description

멀티칩 구조를 가지는 반도체 집적 회로 {SEMICONDUCTOR INTEGRATED CIRCUIT HAVING MULTI-CHIP STRUCTURE}
본 발명의 실시예는 멀티칩 구조를 가지는 반도체 집적 회로에 관한 것으로, 보다 상세하게는, 각 반도체 칩의 내부회로와 관통 실리콘 비아를 직렬로 연결하는 반도체 집적 회로에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장 후의 기계적?전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기?전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기?전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2～3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
여기서, 상기 멀티칩 패키지는, 통상, 여러 개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법과 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법이 있다.
두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법의 한 예로 관통 실리콘 비아(Through silicon via;이하, TSV)를 이용한 구조가 제안되었다. TSV를 이용한 패키지는 반도체 칩 내에 상기 반도체 칩을 관통하는 홀을 형성하고, 상기 관통된 홀 내에 전도성 물질을 채워 TSV를 을 형성하며, 상기 TSV를 매개로 상부와 하부 반도체 칩 간을 연결하는 방식으로 구현하고 있다.
도 1은 종래의 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로를 도시한 단면도이다.
도시된 바와 같이, 관통 실리콘 비아를 이용한 멀티칩 패키지(10)는 기판 상에 다수의 반도체 칩(12, 14)들이 스택된다. 이 때, 각 반도체 칩들(12, 14)은 내부에 관통 실리콘 비아(Through Silicon Via, TSV)를 매립하여 형성된 관통 전극(16)을 포함한다. 따라서, 상기 반도체 칩(12, 14)들은 상기 대응하는 위치의 관통 전극(16)이 상호 연결되도록 스택된다.
상기 각 반도체 칩(12, 14) 사이의 소정 간격을 유지하기 위해 각 반도체 칩 상부에 범프 패드(18)가 형성된다. 따라서, 내부에 관통 실리콘 비아(16)가 형성된 제 1 반도체 칩(12)은 범프 패드(18)를 매개로 제 2 반도체 칩(14)과 연결된 플립 칩 방식으로 배치된다.
상기 관통 실리콘 비아를 이용한 스택 패키지는 전기적인 연결이 관통 실리콘 비아를 통하여 이루어짐으로써,전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다.
하지만, 종래기술에 따른 멀티칩 구조의 반도체 집적 회로는 최상위의 칩으로부터 최하위의 칩까지 관통 실리콘 비아(TSV)를 뚫고, 이를 매립하여 관통 전극을 형성하여, 각 칩의 내부회로는 관통 전극을 이용하여 전압 신호를 병렬로 받아 사용한다. 이 경우 관통 전극의 전압 신호를 제어하여, 다른 칩으로 제어된 전압 신호를 인가하려면, 그 제어된 전압 신호만을 위한 또 다른 관통 전극이 필요하다.
이러한 관통 전극의 증가는 면적 및 불량률 등에서 회로의 성능을 저하시키는 요인이 된다. 또한, 관통 전극을 통해 각 칩 별로 다른 전기적 신호를 인가하기 위해 칩 별로 구조를 다르게 할 경우, 별도의 패터닝 공정을 수행해야 하며, 또한, 그에 따른, 상기 패터닝을 위한 마스크를 별도로 형성해야 하는 것으로 인해 엄청난 비용이 발생하게 된다.
더욱이, 공정 수행에 있어서도 반도체 칩들이 스택되는 스택 위치에 따라 마스크의 위치를 바꿔가면서 패터닝 공정을 수행해야 하므로 양산성 저하 및 비용이 증가하게 된다.
본 발명의 실시예는 각 반도체 칩의 관통 전극과 내부 금속 경로를 이용하여, 관통 전극과 반도체 칩 내부 회로를 직렬로 연결함으로써 설계 자유도를 높일 수 있는 멀티칩 구조를 가지는 반도체 집적 회로를 제안한다.
또한, 본 발명의 실시예는 각 반도체 칩들 사이에서 내부 회로 및 관통 전극의 병렬 연결뿐 아니라 직렬 연결도 지원함으로써 다양한 구조의 반도체 집적 회로를 설계할 수 있는 멀티칩 구조를 가지는 반도체 집적 회로를 제안한다.
또한, 본 발명의 실시예는 동일한 구조의 반도체 칩 간 구별을 관통 전극의 수직 컬럼만을 이용하더라도 동일한 관통 전극의 수직 컬럼 내에서 반도체 칩 간 다른 전압 신호를 인가하는 것이 가능해지므로 별도의 패터닝 공정 및 그에 따른 마스크가 별도로 필요하지 않아 전체 스택 패키지의 양산성 저하 및 비용 증가를 방지할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 멀티칩 구조를 가지는 반도체 집적 회로는, 적층 형성된 다수의 반도체 칩들을 구비하는 반도체 집적 회로에 있어서, 상기 각 반도체 칩은, 칩 내부의 특정층에 분리 형성된 제 1 및 제 2 금속층; 상기 제 1 및 제 2 금속층 사이에 연결된 제 1 내부 회로; 칩 배면으로부터 상기 제 1 금속층까지 칩 내부를 관통하여 형성된 직렬 관통 전극; 상기 제 2 금속층에서 칩 상부면까지 수직 형성된 제 1 금속 경로; 및 상기 칩 상부면 상에 형성되어 상기 제 1 금속 경로와 연결되며, 상기 직렬 관통 전극과 동일 컬럼에 형성된 병렬 범프 패드를 포함하는 것을 특징으로 한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로의 제조 방법은, 칩 내부의 특정층에 분리 형성된 제 1 금속층 및 제 2 금속층과, 상기 제 1 및 제 2 금속층 사이에 연결된 제 1 내부 회로를 형성하는 단계; 상기 제 2 금속층의 배면에서 칩 배면까지 제 1 금속 경로를 수직 형성하는 단계; 상기 제 1 금속층이 노출될 때까지 칩 상부면을 식각하여 일정 깊이의 트렌치를 형성하고, 상기 트렌치 내부를 매립하여 상기 제 1 금속층과 연결된 직렬 관통 전극을 형성하는 단계; 및 상기 칩 배면 상에서 상기 직렬 관통 전극과 동일 컬럼에 형성되며, 상기 제 1 금속 경로와 연결되는 직렬 범프 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
전술한 본 발명은 멀티칩 구조를 가지는 반도체 집적 회로의 설계 시 관통 전극와 반도체 칩 내부 회로를 직렬로 연결함으로써 설계 자유도를 높일 수 있는 효과가 있다. 또한, 본 발명은 각 반도체 칩들 사이에서 내부 회로 및 관통 전극의 병렬 연결뿐 아니라 직렬 연결도 지원함으로써 반도체 집적 회로를 다양한 구조로 설계 가능하다는 효과를 가진다.
또한, 본 발명은 동일한 관통 전극의 수직 컬럼 내에서 반도체 칩 간 다른 전압 신호를 인가하는 것이 가능해지므로 별도의 패터닝 공정 및 그에 따른 마스크가 별도로 필요하지 않아 전체 스택 패키지의 양산성 저하 및 비용 증가를 방지할 수 있다는 효과를 가진다.
또한, 본 발명은 각 반도체 칩의 관통 전극 간을 정확하게 정렬하지 않아도 됨에 따라, 그에 따른 전체 공정 시간을 최소화시킬 수 있다는 효과를 가진다.
도 1은 종래의 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로를 도시한 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 직렬 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로를 도시한 단면도이다.
도 3은 상기 도 2의 반도체 집적 회로를 도시한 입체도이다.
도 4는 본 발명의 제 2 실시예에 따른 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로를 도시한 단면도이다.
도 5a 내지 5e는 본 발명의 제 2 실시예에 따른 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로의 공정 단면도이다.
이하, 본 발명의 실시예들을 도면을 참조하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 직렬 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 제 1 실시예에 따른 멀티칩 구조를 가지는 반도체 집적 회로(100)는 적층 형성된 다수 개의 반도체 칩(120, 140, 160)을 구비한다.
상기 제 1 반도체 칩(120)은 내부에 형성된 직렬 관통 전극(122) 및 제 1 내부 회로(126)와, 상면에 형성된 직렬 범프 패드(124)를 포함한다. 상기 제 2 반도체 칩(140)은 내부에 형성된 직렬 관통 전극(142) 및 제 1 내부 회로(146)와, 상면에 형성된 직렬 범프 패드(144)를 포함한다. 마찬가지로, 상기 제 3 반도체 칩(160)은 내부에 형성된 직렬 관통 전극(162) 및 제 1 내부 회로(166)와, 상면에 형성된 직렬 범프 패드(164)를 포함한다.
이하, 상기 제 1 반도체 칩(120)을 대표로 각 반도체 칩의 구성을 설명하도록 한다.
우선, 본 발명의 상기 제 1 반도체 칩(120)은 다수의 층을 가지는 멀티층 구조이며, 멀티층 중 특정층에 분리 형성된 제 1 금속층 M1 및 제 2 금속층 M2을 포함한다. 또한, 상기 제 2 금속층 M2 상에서 상기 각 반도체 칩의 상부까지 수직 형성된 금속 경로 MP를 포함한다. 여기서, 바람직하게, 상기 금속 경로 MP는 복수의 메탈층들 ML1, ML2 및 그 사이의 메탈 콘택들 MC1, MC2로 구성된다.
상기 제 1 내부 회로(126)는 상기 제 1 반도체 칩(120) 내에 구비되어 입력신호를 수신하여 지정된 동작을 수행하고 출력신호를 출력한다. 특히, 본 발명의 실시예에 따른 제 1 내부 회로(126)는 제 1 금속층 M1과 제 2 금속층 M2 사이에 연결된다.
상기 직렬 관통 전극(122)은 상기 제 1 반도체 칩(120)의 배면으로부터 상기 제 1 금속층 M1까지 제 1 반도체 칩(120) 내부를 관통하여 형성된 관통 실리콘 비아(TSV)를 도전물질로 매립하여 형성된다.
상기 직렬 범프 패드(124)는 반도체 칩들 간의 소정 간격을 유지하기 위해 상기 제 1 반도체 칩 상부에 형성된다. 특히, 본 발명의 실시예에 따른 상기 직렬 범프 패드(124)는 제 1 반도체 칩(120)의 상부의 상기 직렬 관통 전극(122)과 동일 컬럼 상에 형성되며, 상기 금속 경로 MP의 다수의 메탈층 중 제 1 반도체 칩(120)의 상부면을 따라 형성된 상부 메탈층과 연결된다. 따라서, 본 발명의 상기 직렬 범프 패드(124)는 상기 직렬 관통 전극(122)과 접촉하지 않는 점을 특징으로 한다.
또한, 도면에 도시되지 않았지만, 상기 적층된 반도체 칩들이 부착되는 기판을 더 포함할 수 있다. 또한, 도면에서는 각 반도체 칩이 3개로 도시되어 있지만, 이는 경우에 따라 그 이상이 될 수도 있으며, 그 이하가 될 수도 있다.
상기와 같이, 본 발명에서는, 반도체 칩의 다수의 층 중 특정층에 식각이 어려운 제 1 금속층 M1 을 형성하고, 이를 식각 정지막으로 이용하여 직렬 관통 전극이 상기 특정층 까지만 형성되도록 한다. 따라서, 본 발명의 직렬 관통 전극(122)은 반도체 칩을 완전히 관통하여 형성되는 것이 아니라, 반도체 칩의 일부 깊이까지만 관통하여 형성되도록 한다. 또한, 상기 특정층에 제 1 금속층과 분리된 제 2 금속층 M2를 형성하고, 내부 회로가 제 1 금속층 M1 및 제 2 금속선 M2 사이에 연결되도록 한다. 아울러, 상기 제 2 금속층에서 상기 반도체 칩의 상부까지 수직으로 형성된 금속 경로 MP를 통해 직렬 범프 패드와 연결되도록 한다. 이 때, 직렬 범프 패드는 상기 직렬 관통 전극과 동일 컬럼 상에 형성되도록 금속 경로를 형성한다.
결과적으로, 본 발명의 반도체 집적 회로는 각 반도체 칩의 제 1 내부 회로 및 직렬 관통 전극은 상하부에 위치한 반도체 칩의 제 1 내부 회로 및 직렬 관통 전극과 직렬 연결되는 멀티칩 구조를 가질 수 있다.
따라서, 상기 각 반도체 칩의 관통 실리콘 비아 및 내부 회로는 하부에 위치한 반도체 칩의 관통 실리콘 비아 및 내부 회로와 직렬 연결되는 멀티칩 구조를 가지게 되어 같은 컬럼 내의 TSV 각 부분이, 직렬로 연결된 반도체 칩의 내부 회로에 의해서 전기적으로 다른 전압을 가질 수 있어서 설계 자유도를 증가시킬 수 있다.
도 3은 상기 도 2의 반도체 집적 회로를 도시한 입체도이다.
도시된 바와 같이, 본 발명의 제 1 실시예에 따른 멀티칩 구조를 가지는 각 반도체 칩 내부의 금속경로 MP는 각 반도체 칩의 멀티층에 위치하는 복수의 메탈층들 ML1, ML2 및 그 사이의 메탈 콘택들 MC1, MC2로 구성된다.
보다 자세하게, 상기 금속경로 MP는 각 반도체 칩의 특정 층에 형성된 제 2 금속층 M2의 상부층에 형성된 제 1 메탈 라인 ML1과, 상기 제 1 메탈 라인 ML2의 상부 층에 형성되어 직렬 범프 패드와 연결된 제 2 메탈 라인 ML2과, 상기 제 2 금속층 M2과 상기 제 1 메탈 라인 ML1 사이를 연결하는 제 1 메탈 콘택 MC1과. 상기 제 1 메탈 라인 ML1과 제 2 메탈 라인 ML2 사이를 연결하는 제 2 메탈 콘택 MC2를 구비한다.
바람직하게는, 상기 제 2 메탈 라인 ML2은 각 반도체 칩의 최상부 층에 위치하며, 상기 직렬 범프 패드가 상기 직렬 관통 전극과 동일 컬럼 상에 형성될 수 있는 길이를 가진다.
바람직하게, 상기 금속경로 MP는 구리(Cu) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 직렬 관통 전극은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성될 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 제 2 실시예에 따른 멀티칩 구조를 가지는 반도체 집적 회로(100)는 적층 형성된 다수 개의 반도체 칩(420, 440, 460)을 구비한다. 본 발명의 제 2 실시예에 따른 각 반도체 칩(420, 440, 460)은 직렬 TSV 영역 및 병렬 TSV 영역을 포함하여 각 반도체 칩들 사이에서 내부 회로 및 관통 전극의 병렬 연결뿐 아니라 직렬 연결도 지원한다.
이하, 상기 제 2 반도체 칩(440) 및 제 3 반도체 칩(460)은 제 1 반도체 칩(420)과 동일 구성을 가지므로 제 1 반도체 칩(420)을 대표로 각 반도체 칩의 구성을 설명하도록 한다.
상기 제 1 반도체 칩(420)의 직렬 TSV 영역에는 직렬 관통 전극(422S), 직렬 범프 패드(424S) 및 제 1 내부 회로(426S)가 형성된다.
우선, 본 발명의 상기 제 1 반도체 칩(420)은 다수의 층을 가지는 멀티층 구조이며, 멀티층 중 특정층에 분리 형성된 제 1 금속층 M1 및 제 2 금속층 M2이 직렬 TSV 영역에 형성된다. 또한, 상기 직렬 TSV 영역에는, 상기 제 2 금속층 M2 상에서 상기 각 반도체 칩의 상부까지 수직 형성된 제 1 금속 경로 MP1가 구비된다. 바람직하게는, 상기 제 1 금속 경로 MP1는 복수의 메탈층들 및 그 사이의 메탈 콘택들로 구성된다.
상기 제 1 내부 회로(426S)는 상기 제 1 반도체 칩(420) 내에 구비되어 입력신호를 수신하여 지정된 동작을 수행하고 출력신호를 출력한다. 특히, 본 발명의 실시예에 따른 제 1 내부 회로(426S)는 제 1 금속층 M1과 제 2 금속층 M2 사이에 연결된다.
상기 직렬 관통 전극(422S)은 상기 제 1 반도체 칩(420)의 배면으로부터 상기 제 1 금속층 M1까지 제 1 반도체 칩(120) 내부를 관통하여 형성된 관통 실리콘 비아(TSV)를 도전물질로 매립하여 형성된다.
상기 직렬 범프 패드(424S)는 반도체 칩들 간의 소정 간격을 유지하기 위해 상기 제 1 반도체 칩(420) 상부에 형성된다. 특히, 본 발명의 실시예에 따른 상기 직렬 범프 패드(424S)는 제 1 반도체 칩(420)의 상부의 상기 직렬 관통 전극(422S)과 동일 컬럼 상에 형성되며, 상기 제 1 금속 경로 MP1의 다수의 메탈층 중 제 1 반도체 칩(420)의 상부면을 따라 형성된 상부 메탈층과 연결된다. 따라서, 본 발명의 상기 직렬 범프 패드(424S)는 상기 직렬 관통 전극(422S)과 접촉하지 않는 점을 특징으로 한다.
따라서, 상기 제 1 반도체 칩(420)의 직렬 TSV 영역에서는, 상기 제 1 반도체 칩(420)의 제 1 내부 회로(426S) 및 직렬 관통 전극(422S)이 내부의 제 1 및 제 2 금속층 M1, M2 및 제 1 금속 경로 MP1와, 상부의 직렬 범프 패드(424S)를 통해 상부의 반도체 칩의 제 1 내부 회로 및 직렬 관통 전극과 연결된다.
또한, 상기 제 1 반도체 칩(420)의 병렬 TSV 영역에는 병렬 관통 전극(422P), 병렬 범프 패드(424P) 및 제 2 내부 회로(426P)가 구비된다.
우선, 본 발명의 상기 제 1 반도체 칩(420)의 병렬 TSV 영역에는, 상기 제 1 금속층 M1 및 제 2 금속층 M2이 형성된 특정층에 상기 제 1 금속층 M1 및 제 2 금속층 M2과 분리된 제 3 금속층 M3이 형성된다. 또한, 상기 병렬 TSV 영역에는, 상기 제 3 금속층 M3 상에서 상기 각 반도체 칩의 상부까지 수직 형성된 제 2 금속 경로 MP2가 구비된다. 바람직하게는, 상기 제 2 금속 경로 MP2는 복수의 메탈층들 및 그 사이의 메탈 콘택들로 구성된다.
상기 병렬 관통 전극(422P)은 제 1 반도체 칩(420)의 배면으로부터 상기 제 3 금속층까지 병렬 TSV 영역 내부를 관통하여 형성된 관통 실리콘 비아(TSV)를 도전물질로 매립하여 형성된다.
상기 제 2 내부 회로(426P)는 상기 제 1 반도체 칩(420) 내에서 제 3 금속선 M3을 통해 상기 병렬 관통 전극(422P)과 연결된다. 상기 제 2 내부 회로(426P)는 상기 병렬 관통 전극(422P)를 통해 입력되는 입력신호를 수신하여 지정된 동작을 수행하고 출력신호를 출력한다.
반도체 칩들 간의 소정 간격을 유지하기 위한 상기 병렬 범프 패드(424P)는 상기 제 1 반도체 칩(420) 상부의 상기 제 2 금속 경로 MP2 상에 형성된다.
상기와 같이, 상기 제 1 반도체 칩(420)의 병렬 TSV 영역에서는, 상기 제 1 반도체 칩(420)의 제 2 내부 회로(426P) 및 병렬 관통 전극(422S)이 상부의 병렬 범프 패드(424P)를 통해 제 2 반도체 칩(440)의 제 2 내부 회로 및 병렬 관통 전극과 연결된다.
따라서, 상기 각 반도체 칩의 병렬 관통 전극 및 제 2 내부 회로는 하부에 위치한 반도체 칩의 병렬 관통 전극 및 제 2 내부 회로와 병렬 연결되는 멀티칩 구조를 가질 수 있다.
또한, 도면에 도시되지 않았지만, 상기 적층된 반도체 칩들이 부착되는 기판을 더 포함할 수 있다. 또한, 도면에서는 각 반도체 칩이 3개로 도시되어 있지만, 이는 경우에 따라 그 이상이 될 수도 있으며, 그 이하가 될 수도 있다.
상기와 같이, 본 발명의 제 2 실시예에 따른 반도체 집적 회로는 각 반도체 칩들 사이에서 내부 회로 및 관통 전극의 병렬 연결뿐 아니라 직렬 연결도 지원함으로써 반도체 집적 회로를 다양한 구조로 설계 가능하다.
도 5a 내지 5e는 본 발명의 제 2 실시예에 따른 관통 실리콘 비아를 이용한 멀티칩 구조를 가지는 반도체 집적 회로의 공정 단면도이다.
우선, 반도체 칩(510)은 직렬 TSV 영역과, 병렬 TSV 영역으로 나뉘어져 있다. 상기 직렬 TSV 영역에는 상기 반도체 칩(510)의 멀티층 중 특정층에 분리 형성된 제 1 금속층 M1 및 제 2 금속층 M2과, 상기 제 1 금속층 M1 및 제 2 금속층 M2 사이에 연결된 제 1 내부 회로 514S와, 상기 제 2 금속층 M2의 배면에서 상기 각 반도체 칩의 배면(II)까지 수직 형성된 제 1 금속 경로 MP1가 구비된다. 상기 병렬 TSV 영역에는 상기 특정층에 형성된 상기 제 1 금속층 M1 및 제 2 금속층 M2과 분리되어 형성된 제 3 금속층 M3과, 상기 제 3 금속층 M3과 연결된 제 2 내부 회로 514P와, 상기 제 3 금속층의 배면에서 상기 반도체 칩의 배면(II)까지 수직 형성된 제 2 금속 경로가 구비된다. 바람직하게는, 상기 제 1 금속 경로 MP1 및 제 2 금속 경로 MP2는 복수의 메탈층들 및 그 사이의 메탈 콘택들로 구성될 수 있다.
도 5a를 참조하면, 상기 반도체 칩들(510)로 이루어진 웨이퍼 상에 마스크 패턴(512)을 형성하고, 상기 제 1 금속층 M1 및 제 3 금속층 M3이 노출될 때까지 상기 반도체 칩(510)을 식각하여 다수의 트렌치를 형성한다. 즉, 상기 제 1 금속층 M1 및 제 3 금속층 M3은 상기 트렌치가 반도체 칩(510)을 관통하지 않도록 하는 식각 정지막으로 사용된다.
도 5b를 참조하면, 상기 트렌치의 표면을 포함한 상기 웨이퍼의 상면에 절연막을 형성한 후, 에치백 공정을 진행하여 상기 트렌치의 측벽에만 절연막(516)을 잔류시킨다.
도 5c를 참조하면, 상기 트렌치 측벽의 절연막(516)을 포함하여 상기 웨이퍼 상에 금속 시드막(518A)을 형성한다. 그런 다음, 상기 금속 시드막(518A) 상에 도금 공정을 진행하여 상기 트렌치의 내부가 매립되도록 금속막(518)을 형성한다. 상기 금속막(518)은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 이루어질 수 있다.
도 5d를 참조하면, 상기 금속막(518)을 에치백 공정을 진행하여 스택 패키지를 형성하기 위하여 요구되는 두께로 금속막의 높이를 낮춘다. 이에 따라, 반도체 칩(510)의 직렬 TSV 영역에서는, 직렬 관통 전극(520S)이 형성되고, 병렬 TSV 영역에서는, 병렬 관통 전극(520P)이 형성된다.
이 후, 그라인딩(Grinding) 공정 및 식각 공정 중 적어도 어느 하나 이상의 공정으로 상기 웨이퍼의 배면을 제거하여 직렬 관통 전극(520S) 및 병렬 관통 전극(520P)를 노출시킨다.
이후, 완성된 결과물의 위아래 'I-II'를 뒤집어 'II-I'로 둔다.
도 5e를 참조하면, 직렬 TSV 영역에서는, 상기 직렬 관통 전극(520S)과 동일 컬럼 상에서 상기 제 1 금속 경로 MP1와 연결되는 직렬 범프 패드(522S)가 형성되고, 병렬 TSV 영역에서는, 상기 병렬 관통 전극(520P)과 동일 컬럼 상에서 상기 제 2 금속 경로 MP2와 수직 연결되는 병렬 범프 패드(522P)가 형성된다. 이 때, 상기 직렬 관통 전극(520S) 및 직렬 범프 패드(522S)는 상기 병렬 관통 전극(520P) 및 병렬 범프 패드(522P)와 좌우 대칭되는 구조를 가지도록 형성된다.
전술한 바와 같이, 본 발명의 멀티칩 구조를 가지는 반도체 집적 회로는 설계 시 관통 전극와 반도체 칩 내부 회로를 직렬로 연결하거나 병렬로 연결함으로써 설계 자유도를 높일 수 있다.
또한, 본 발명의 반도체 집적 회로는 동일한 관통 전극의 수직 컬럼 내에서 반도체 칩 간 다른 전압 신호를 인가하는 것이 가능해지므로 별도의 패터닝 공정 및 그에 따른 마스크가 별도로 필요하지 않아 전체 스택 패키지의 양산성 저하 및 비용 증가를 방지할 수 있다.
또한, 본 발명은 각 반도체 칩의 관통 전극 간을 정확하게 정렬하지 않아도 됨에 따라, 그에 따른 전체 공정 시간을 최소화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
* 도면의 주요 부분에 대한 부호의 설명
100, 400: 반도체 집적 회로 120, 420: 제 1 반도체 칩
122, 422S: 직렬 관통 전극 124, 424S: 직렬 범프 패드
126, 426S: 제 1 내부 회로 140: 제 2 반도체 칩
160: 제 3 반도체 칩 422P: 병렬 관통 전극
424P: 병렬 범프 패드 426P: 제 2 내부 회로

Claims (14)

  1. 적층 형성된 다수의 반도체 칩들을 구비하는 반도체 집적 회로에 있어서,
    상기 각 반도체 칩은 ,
    칩 내부의 특정층에 분리 형성된 제 1 및 제 2 금속층;
    상기 제 1 및 제 2 금속층 사이에 연결된 제 1 내부 회로;
    칩 배면으로부터 상기 제 1 금속층까지 칩 내부를 관통하여 형성된 직렬 관통 전극;
    상기 제 2 금속층에서 칩 상부면까지 수직 형성된 제 1 금속 경로; 및
    상기 칩 상부면 상에 형성되어 상기 제 1 금속 경로와 연결되며, 상기 직렬 관통 전극과 동일 컬럼에 형성된 직렬 범프 패드
    를 포함하는 멀티칩 구조를 가지는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 각 반도체 칩의 제 1 내부 회로 및 직렬 관통 전극은 하부에 위치한 반도체 칩의 제 1 내부 회로 및 직렬 관통 전극과 직렬 연결되는 반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 각 반도체 칩은,
    상기 특정층에서 상기 제 1 및 제 2 금속층과 분리 형성된 제 3 금속층;
    상기 제 3 금속층과 연결된 제 2 내부 회로;
    상기 칩 배면으로부터 상기 제 3 금속층까지 칩 내부를 관통하여 형성된 병렬 관통 전극;
    상기 제 3 금속층 상에 수직 형성된 제 2 금속 경로; 및
    상기 칩 상부면 상에 형성되어 상기 제 2 금속 경로와 연결되며, 상기 병렬 관통 전극과 동일 컬럼에 형성된 병렬 범프 패드
    를 더 구비하는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 각 반도체 칩의 제 2 내부 회로 및 병렬 관통 전극은 하부에 위치한 반도체 칩의 제 2 내부 회로 및 병렬 관통 전극과 병렬 연결되는 반도체 집적 회로.
  5. 제 3 항에 있어서,
    상기 직렬 관통 전극 및 직렬 범프 패드는 상기 병렬 관통 전극 및 병렬 범프 패드와 대칭 구조를 가지는 반도체 집적 회로.
  6. 제 3 항에 있어서,
    상기 제 1 및 제 2 금속 경로는,
    복수의 메탈층 및 그 사이에 연결된 메탈 콘택들로 구성된 반도체 집적 회로.
  7. 제 1 항에 있어서,
    상기 반도체 칩은 적어도 2개 내지 4개가 적층된 반도체 집적 회로.
  8. 칩 내부의 특정층에 분리 형성된 제 1 금속층 및 제 2 금속층과, 상기 제 1 및 제 2 금속층 사이에 연결된 제 1 내부 회로를 형성하는 단계;
    상기 제 2 금속층의 배면에서 칩 배면까지 제 1 금속 경로를 수직 형성하는 단계;
    상기 제 1 금속층이 노출될 때까지 칩 상부면을 식각하여 일정 깊이의 트렌치를 형성하고, 상기 트렌치 내부를 매립하여 상기 제 1 금속층과 연결된 직렬 관통 전극을 형성하는 단계; 및
    상기 칩 배면 상에서 상기 직렬 관통 전극과 동일 컬럼에 형성되며, 상기 제 1 금속 경로와 연결되는 직렬 범프 패드를 형성하는 단계
    를 포함하는 반도체 집적 회로의 제조 방법.
  9. 제 8 항에 있어서,
    상기 각 반도체 칩의 제 1 내부 회로 및 직렬 관통 전극은 하부에 위치한 반도체 칩의 제 1 내부 회로 및 직렬 관통 전극과 직렬 연결되는 멀티칩 구조를 가지도록 형성되는 반도체 집적 회로의 제조 방법.
  10. 제 8 항에 있어서,
    상기 특정층에서 제 1 금속층 및 제 2 금속층과 분리된 제 3 금속층과, 상기 제 3 금속층과 연결된 제 2 내부 회로를 형성하는 단계;
    상기 제 3 금속층의 배면에서 상기 칩 배면까지 제 2 금속 경로를 수직 형성하는 단계;
    상기 제 3 금속층이 노출될 때까지 상기 칩 상부면을 식각하여 일정 깊이의 트렌치를 형성하고, 상기 트렌치 내부를 매립하여 상기 제 3 금속층과 연결된 병렬 관통 전극을 형성하는 단계; 및
    상기 칩 배면 상에서 상기 병렬 관통 전극과 동일 컬럼에 형성되며, 상기 제 2 금속 경로와 연결되는 병렬 범프 패드를 형성하는 단계
    를 더 포함하는 반도체 집적 회로의 제조 방법.
  11. 제 10 항에 있어서,
    상기 각 반도체 칩의 제 2 내부 회로 및 병렬 관통 전극은 하부에 위치한 반도체 칩의 제 2 내부 회로 및 병렬 관통 전극과 병렬 연결되는 반도체 집적 회로의 제조 방법.
  12. 제 10 항에 있어서,
    상기 직렬 관통 전극 및 직렬 범프 패드는 상기 병렬 관통 전극 및 병렬 범프 패드와 대칭 구조를 가지도록 형성되는 반도체 집적 회로의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1 금속 경로 및 제 2 금속 경로는,
    복수의 메탈층 및 그 사이에 연결된 메탈 콘택들로 형성되는 반도체 집적 회로의 제조 방법.
  14. 제 8 항에 있어서,
    상기 직렬 관통 전극을 형성하는 단계는,
    웨이퍼에 형성된 홈의 측벽에 절연막을 형성하는 단계;
    상기 절연막을 포함한 각 웨이퍼 상에 금속시드막을 형성하는 단계;
    상기 각 트렌치의 내부가 매립되도록 상기 금속시드막 상에 금속막을 형성하는 단계; 및
    상기 금속막 및 금속시드막을 패터닝하는 단계
    를 포함하는 반도체 집적 회로의 제조 방법.
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