JP2003332440A - 高性能サブシステムの設計および組立体 - Google Patents
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Abstract
(57)【要約】
【課題】 ＥＳＤ保護回路および入出力回路を持たない
構造の集積回路チップ間のチップ間通信を行う多重集積
回路チップ構造を提供する。 【解決手段】多重集積回路チップ構造は、テストおよび
バーン・イン手順中に外部テスト・システムと通信する
ためのＥＳＤ保護回路および入出力回路を有するインタ
ーフェース回路をテストするため集積回路の内部回路を
選択的に接続するチップ間インターフェース回路を有す
る。多重配線集積回路チップ構造は、集積回路チップを
相互に物理的かつ電気的に接続するため１つ以上の第２
の集積回路チップへ取付けられた第１の集積回路チップ
を有する。
構造の集積回路チップ間のチップ間通信を行う多重集積
回路チップ構造を提供する。 【解決手段】多重集積回路チップ構造は、テストおよび
バーン・イン手順中に外部テスト・システムと通信する
ためのＥＳＤ保護回路および入出力回路を有するインタ
ーフェース回路をテストするため集積回路の内部回路を
選択的に接続するチップ間インターフェース回路を有す
る。多重配線集積回路チップ構造は、集積回路チップを
相互に物理的かつ電気的に接続するため１つ以上の第２
の集積回路チップへ取付けられた第１の集積回路チップ
を有する。
Description
【０００１】本願は、現在米国特許第６，１８０，４２
６号として発行された１９９９年３月１日出願の米国特
許出願第０９／２５８，９１１号の分割出願である２０
００年１２月４日出願の同第０９／７２９，１５２号の
一部継続出願である。
６号として発行された１９９９年３月１日出願の米国特
許出願第０９／２５８，９１１号の分割出願である２０
００年１２月４日出願の同第０９／７２９，１５２号の
一部継続出願である。
【０００２】
【発明の属する技術分野】本発明は、相互接続された複
数のチップ・モジュールへＩＣチップを組立てる組立て
構造および方法に関する。特に、本発明は、物理的かつ
電気的に接続された多重チップ構造に関する。
数のチップ・モジュールへＩＣチップを組立てる組立て
構造および方法に関する。特に、本発明は、物理的かつ
電気的に接続された多重チップ構造に関する。
【０００３】
【従来の技術】埋設されるダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）の製造は、半導体チップ上
に個々に形成されるならば、ＤＲＡＭが同じ半導体チッ
プ上の論理ゲート・アレイへ埋設されるときは、ロジッ
クまたはＤＲＡＭの性能を強化するプロセス・パラメー
タに妥協を要求する。このような妥協は、埋設型ＤＲＡ
Ｍの用途を制限してきた。ロジックまたは埋設型ＤＲＡ
Ｍの性能を強化するプロセス・パラメータにおける妥協
がなければ、製造プロセスは非常に複雑になりかつコス
ト高になる。更に、埋設型ＤＲＡＭおよびロジックの構
造のゆえに、埋設型ＤＲＡＭのバーン・インは不可能で
あり、かつロジックと共にＤＲＡＭを埋設することは信
頼性のある設計解決法ではない。
クセス・メモリ（ＤＲＡＭ）の製造は、半導体チップ上
に個々に形成されるならば、ＤＲＡＭが同じ半導体チッ
プ上の論理ゲート・アレイへ埋設されるときは、ロジッ
クまたはＤＲＡＭの性能を強化するプロセス・パラメー
タに妥協を要求する。このような妥協は、埋設型ＤＲＡ
Ｍの用途を制限してきた。ロジックまたは埋設型ＤＲＡ
Ｍの性能を強化するプロセス・パラメータにおける妥協
がなければ、製造プロセスは非常に複雑になりかつコス
ト高になる。更に、埋設型ＤＲＡＭおよびロジックの構
造のゆえに、埋設型ＤＲＡＭのバーン・インは不可能で
あり、かつロジックと共にＤＲＡＭを埋設することは信
頼性のある設計解決法ではない。
【０００４】
【発明が解決しようとする課題】多重チップ・モジュー
ル構造は、埋設型ＤＲＡＭに役立つ代替策である。密着
状態で接続される多重チップでは、ＤＲＡＭチップおよ
び論理ゲートの性能を最大化するプロセス・パラメータ
を製造中に適用することができる。「チップ・オン・チ
ップ」構造１００の記述については、図１を参照された
い。このようなチップ・オン・チップ構造は、米国特許
第４，４３４，４６５号（Ｆｒｙｅ等）に記載されてい
る。第１の集積回路チップ１０５は、ソルダ・バンプ
（ｓｏｌｄｅｒ ｂｕｍｐ）１１５のエリア・アレイに
より、第２の集積回路チップ１１０に対し物理的かつ電
気的に取付けられる。ソルダ・バンプ１１５のエリア・
アレイを形成するプロセスは、当技術において周知であ
り、Ｆｒｙｅ等の米国特許第４，４３４，４６５号にお
いて論述されている。第２の集積回路チップ１１０は、
基板１２０へ物理的に固定される。第２の集積回路チッ
プ１１０と外部回路（図示せず）間の電気的接続部１２
５は、ワイヤ・ボンディング部あるいは自動テープ・ボ
ンディング部のいずれかとして形成される。このモジュ
ールは更に、構造体を外部回路を含む次のパッケージ・
レベルに固定するボール・グリッド・アレイ１３０を有
する。一般に、外装材１３５は、「チップ・オン・チッ
プ」構造１００に対する環境保護を供するため「チップ
・オン・チップ」構造１００に載置される。
ル構造は、埋設型ＤＲＡＭに役立つ代替策である。密着
状態で接続される多重チップでは、ＤＲＡＭチップおよ
び論理ゲートの性能を最大化するプロセス・パラメータ
を製造中に適用することができる。「チップ・オン・チ
ップ」構造１００の記述については、図１を参照された
い。このようなチップ・オン・チップ構造は、米国特許
第４，４３４，４６５号（Ｆｒｙｅ等）に記載されてい
る。第１の集積回路チップ１０５は、ソルダ・バンプ
（ｓｏｌｄｅｒ ｂｕｍｐ）１１５のエリア・アレイに
より、第２の集積回路チップ１１０に対し物理的かつ電
気的に取付けられる。ソルダ・バンプ１１５のエリア・
アレイを形成するプロセスは、当技術において周知であ
り、Ｆｒｙｅ等の米国特許第４，４３４，４６５号にお
いて論述されている。第２の集積回路チップ１１０は、
基板１２０へ物理的に固定される。第２の集積回路チッ
プ１１０と外部回路（図示せず）間の電気的接続部１２
５は、ワイヤ・ボンディング部あるいは自動テープ・ボ
ンディング部のいずれかとして形成される。このモジュ
ールは更に、構造体を外部回路を含む次のパッケージ・
レベルに固定するボール・グリッド・アレイ１３０を有
する。一般に、外装材１３５は、「チップ・オン・チッ
プ」構造１００に対する環境保護を供するため「チップ
・オン・チップ」構造１００に載置される。
【０００５】米国特許第５，４８１，２０５号（Ｆｒｙ
ｅ等）は、「ソルダ・バンプ」をもつ集積回路チップに
対する一時的接続あるいはボール・グリッド・アレイな
どの接続構造に対するマスキング構造について教示して
いる。一時的接続は、集積回路チップのテスト中に集積
回路チップの一時的な接触を許容する。
ｅ等）は、「ソルダ・バンプ」をもつ集積回路チップに
対する一時的接続あるいはボール・グリッド・アレイな
どの接続構造に対するマスキング構造について教示して
いる。一時的接続は、集積回路チップのテスト中に集積
回路チップの一時的な接触を許容する。
【０００６】集積回路チップが形成されるウェーハの取
扱いおよび集積回路チップ自体の取扱いは、集積回路チ
ップを静電気放電（ＥＳＤ）電圧に曝させる。第１の集
積回路チップ１０５と第２の集積回路チップ１１０との
間の接続が比較的短く、正常動作中ＥＳＤ電圧を受けな
くても、バーン・インその他の製造中の監視プロセスに
おいて第１の集積回路チップ１０５および第２の集積回
路チップ１１０に対し保護および必要な駆動容量を提供
するために、ＥＳＤ保護回路がチップ間回路内に形成さ
れることが要求される。
扱いおよび集積回路チップ自体の取扱いは、集積回路チ
ップを静電気放電（ＥＳＤ）電圧に曝させる。第１の集
積回路チップ１０５と第２の集積回路チップ１１０との
間の接続が比較的短く、正常動作中ＥＳＤ電圧を受けな
くても、バーン・インその他の製造中の監視プロセスに
おいて第１の集積回路チップ１０５および第２の集積回
路チップ１１０に対し保護および必要な駆動容量を提供
するために、ＥＳＤ保護回路がチップ間回路内に形成さ
れることが要求される。
【０００７】米国特許第５，７３１，９４５号および同
第５，８０７，７９１号（Ｂｅｒｔｉｎ等）は、多重チ
ップ半導体構造に対するプログラム可能なＥＳＤ保護回
路を製造する方法について教示している。各集積回路チ
ップ上の前記チップ間インターフェース回路は、ＥＳＤ
保護回路と、ＥＳＤ保護回路を入出力パッドへ選択的に
接続するスイッチとで形成される。これにより、複数の
同じチップを相互接続し余剰なＥＳＤ防護を除去するこ
とを可能にする。
第５，８０７，７９１号（Ｂｅｒｔｉｎ等）は、多重チ
ップ半導体構造に対するプログラム可能なＥＳＤ保護回
路を製造する方法について教示している。各集積回路チ
ップ上の前記チップ間インターフェース回路は、ＥＳＤ
保護回路と、ＥＳＤ保護回路を入出力パッドへ選択的に
接続するスイッチとで形成される。これにより、複数の
同じチップを相互接続し余剰なＥＳＤ防護を除去するこ
とを可能にする。
【０００８】集積回路チップの周辺回路は一般に、標準
仕様の要件を満たすように専用化される。これら回路
は、比較的長い線路媒体で通信するための比較的高電流
および電圧のドライバおよびレシーバを含む。あるいは
また、米国特許第５，４６１，３３３号（Ｃｏｎｄｏｎ
等）に示されるように、インターフェースは線路媒体に
おける比較的低電圧を許容するように差動的である。こ
のため、信号の伝送のため２つの入出力パッドを必要と
する。
仕様の要件を満たすように専用化される。これら回路
は、比較的長い線路媒体で通信するための比較的高電流
および電圧のドライバおよびレシーバを含む。あるいは
また、米国特許第５，４６１，３３３号（Ｃｏｎｄｏｎ
等）に示されるように、インターフェースは線路媒体に
おける比較的低電圧を許容するように差動的である。こ
のため、信号の伝送のため２つの入出力パッドを必要と
する。
【０００９】米国特許第５，８１８，７４８号（Ｂｅｒ
ｔｉｎ等）は、個々の集積回路チップへのチップ機能の
分割を示している。これにより、回路の最適化を可能に
する。この場合、ＥＥＰＲＯＭは１つの集積回路チップ
上にあり、ドライバおよびデコーダは別の集積回路チッ
プ上にある。これらチップは、対面関係に配置されて圧
力応答自己インターロック型のマイクロ・コネクタで固
定される。
ｔｉｎ等）は、個々の集積回路チップへのチップ機能の
分割を示している。これにより、回路の最適化を可能に
する。この場合、ＥＥＰＲＯＭは１つの集積回路チップ
上にあり、ドライバおよびデコーダは別の集積回路チッ
プ上にある。これらチップは、対面関係に配置されて圧
力応答自己インターロック型のマイクロ・コネクタで固
定される。
【００１０】図２および図３は、ウエーハ上に構成され
た複数の「チップ・オン・チップ」構造１００を示して
いる。シリコン・ウエーハ上の第１の集積回路チップの
形成は示されない。第１の集積回路チップは、ウエーハ
上でテストされ、機能しないチップが見つけられる。ウ
エーハは、個々のチップへ分けられる。機能する第１の
集積回路チップ１０５は、ウエーハ２００上の第２の集
積回路チップ１１０に載置された「フリップ・チップ」
である。ウエーハ２００は次に「チップ・オン・チッ
プ」構造１００へ分けられる。この「チップ・オン・チ
ップ」構造１００は次に、先に述べたようにマイクロに
載置される。
た複数の「チップ・オン・チップ」構造１００を示して
いる。シリコン・ウエーハ上の第１の集積回路チップの
形成は示されない。第１の集積回路チップは、ウエーハ
上でテストされ、機能しないチップが見つけられる。ウ
エーハは、個々のチップへ分けられる。機能する第１の
集積回路チップ１０５は、ウエーハ２００上の第２の集
積回路チップ１１０に載置された「フリップ・チップ」
である。ウエーハ２００は次に「チップ・オン・チッ
プ」構造１００へ分けられる。この「チップ・オン・チ
ップ」構造１００は次に、先に述べたようにマイクロに
載置される。
【００１１】
【課題を解決するための手段】本発明の目的は、構造体
の集積回路チップ間の通信がＥＳＤ保護回路および入出
力回路を持たない多重集積回路チップ構造を提供するこ
とにある。このチップ間通信は、最小限の電気負荷を持
つ内部回路間である。
の集積回路チップ間の通信がＥＳＤ保護回路および入出
力回路を持たない多重集積回路チップ構造を提供するこ
とにある。このチップ間通信は、最小限の電気負荷を持
つ内部回路間である。
【００１２】本発明の別の目的は、組立ておよびテスト
中にテスト・システムと通信するよう設計されたＥＳＤ
保護回路および入出力回路を有するインターフェース回
路をテストするため集積回路の内部回路を選択的に接続
する回路を提供することにある。
中にテスト・システムと通信するよう設計されたＥＳＤ
保護回路および入出力回路を有するインターフェース回
路をテストするため集積回路の内部回路を選択的に接続
する回路を提供することにある。
【００１３】本発明の他の目的は、単一チップ・モード
動作あるいは多チップ・モード動作のいずれかの２つの
経路の１つに集積回路チップの内部回路を選択的に接続
する回路を提供することにある。
動作あるいは多チップ・モード動作のいずれかの２つの
経路の１つに集積回路チップの内部回路を選択的に接続
する回路を提供することにある。
【００１４】上記および他の目的を達成するため、多重
接続集積回路チップ構造は、１つ以上の集積回路チップ
に物理的かつ電気的に接続された第１の集積回路チップ
を有する。集積回路チップは、ソルダ・バンプのエリア
・アレイによって相互に接続される。第１の集積回路チ
ップは、第１および第２の集積回路チップの内部回路と
テスト回路間に通信する１つ以上の第２の集積回路チッ
プに接続されたチップ間インターフェース回路を有す
る。テスト回路は、第１の集積回路チップの内部回路に
接続されて、テスト手順の間刺激を与え内部回路に応答
する。更に、第１の集積回路チップは、必要に応じて、
１つのチップ・モードで動作させられるように設定する
ことができる。
接続集積回路チップ構造は、１つ以上の集積回路チップ
に物理的かつ電気的に接続された第１の集積回路チップ
を有する。集積回路チップは、ソルダ・バンプのエリア
・アレイによって相互に接続される。第１の集積回路チ
ップは、第１および第２の集積回路チップの内部回路と
テスト回路間に通信する１つ以上の第２の集積回路チッ
プに接続されたチップ間インターフェース回路を有す
る。テスト回路は、第１の集積回路チップの内部回路に
接続されて、テスト手順の間刺激を与え内部回路に応答
する。更に、第１の集積回路チップは、必要に応じて、
１つのチップ・モードで動作させられるように設定する
ことができる。
【００１５】第２の集積回路チップは、第２の集積回路
チップに接続された外部回路と通信しかつこの第２の集
積回路チップを静電気放電電圧から保護する入出力イン
ターフェース回路を有する。更に、第２の集積回路チッ
プは、チップの内部回路間およびテスト回路と通信する
第１の集積回路チップおよび相互に接続されたチップ間
インターフェース回路を有する。テスト回路は、第２の
集積回路チップの内部回路に接続されてテストおよびバ
ーン・イン手順の間内部回路へ刺激を与えかつこの内部
回路からの応答を与える。
チップに接続された外部回路と通信しかつこの第２の集
積回路チップを静電気放電電圧から保護する入出力イン
ターフェース回路を有する。更に、第２の集積回路チッ
プは、チップの内部回路間およびテスト回路と通信する
第１の集積回路チップおよび相互に接続されたチップ間
インターフェース回路を有する。テスト回路は、第２の
集積回路チップの内部回路に接続されてテストおよびバ
ーン・イン手順の間内部回路へ刺激を与えかつこの内部
回路からの応答を与える。
【００１６】チップ間インターフェース回路は、１つの
集積回路チップの内部回路間の電気信号を別の集積回路
チップへ伝送するチップ間インターフェース回路を有す
る。このチップ間インターフェース回路は更に、１つの
集積回路チップと別の集積回路チップの内部回路間を選
択的に接続し、あるいはスタンドアロン動作またはイン
ターフェース回路をテストする接続を含む１つのチップ
・モードで動作するモード選択スイッチを有する。モー
ド・スイッチに対するモード選択信号は、チップに対し
外部のものである。この信号は、集積回路チップの別の
１つ、あるいは基板、あるいはテスト・インターフェー
ス、あるいは他の外部ソースからのものである。モード
・スイッチは、３つの端子と１つの制御端子とを有す
る。第１の端子は、内部インターフェース回路の１つの
出力と、内部回路に接続された第２の端子と、入出力端
子に接続された第３の端子とに接続される。モード・セ
レクタの状態は、第１の端子と内部インターフェース回
路の出力、第２の端子と内部回路、および第３の端子と
テスト・インターフェースまたは他のインターフェース
間の接続を決定する。多重チップ・モード動作の間、第
１の端子は、２つの集積回路の内部回路がそれらの各内
部インターフェースを介して接続されるように第２の端
子に接続される。１つのチップ・モード動作の間、内部
回路は入出力インターフェースに接続される。例えば、
テストとバーン・インの間、入出力インターフェースが
外部のテスト回路に接続する。
集積回路チップの内部回路間の電気信号を別の集積回路
チップへ伝送するチップ間インターフェース回路を有す
る。このチップ間インターフェース回路は更に、１つの
集積回路チップと別の集積回路チップの内部回路間を選
択的に接続し、あるいはスタンドアロン動作またはイン
ターフェース回路をテストする接続を含む１つのチップ
・モードで動作するモード選択スイッチを有する。モー
ド・スイッチに対するモード選択信号は、チップに対し
外部のものである。この信号は、集積回路チップの別の
１つ、あるいは基板、あるいはテスト・インターフェー
ス、あるいは他の外部ソースからのものである。モード
・スイッチは、３つの端子と１つの制御端子とを有す
る。第１の端子は、内部インターフェース回路の１つの
出力と、内部回路に接続された第２の端子と、入出力端
子に接続された第３の端子とに接続される。モード・セ
レクタの状態は、第１の端子と内部インターフェース回
路の出力、第２の端子と内部回路、および第３の端子と
テスト・インターフェースまたは他のインターフェース
間の接続を決定する。多重チップ・モード動作の間、第
１の端子は、２つの集積回路の内部回路がそれらの各内
部インターフェースを介して接続されるように第２の端
子に接続される。１つのチップ・モード動作の間、内部
回路は入出力インターフェースに接続される。例えば、
テストとバーン・インの間、入出力インターフェースが
外部のテスト回路に接続する。
【００１７】第１の集積回路チップは、第１の種類の半
導体プロセスを用いて作ることができ、第２の集積回路
チップは第１の種類の半導体プロセスと互換し得ない第
２の種類の半導体プロセスで作られ、、、などである。
一例として、第１の集積回路チップはメモリのアレイで
あり得、第２の集積回路チップは、メモリ・セルのアレ
イのプロセスと互換でないプロセスで形成された電子回
路を含むことになる。あるいはまた、第２の集積回路チ
ップはメモリ・セルのアレイであり、第１の集積回路チ
ップは、メモリ・セルのアレイのプロセスと互換でない
プロセスで形成された電子回路を含む。他の集積回路チ
ップは、他の方法で作ることもできる。第１の集積回路
チップをその最適な半導体プロセスを用いて作り、第２
の集積回路チップをその最適な半導体プロセスを用いて
作り、次に第１および第２の集積回路チップを本発明に
より接合することで、最小のコストで最大の性能を持つ
多重チップ集積回路構造を生成する。
導体プロセスを用いて作ることができ、第２の集積回路
チップは第１の種類の半導体プロセスと互換し得ない第
２の種類の半導体プロセスで作られ、、、などである。
一例として、第１の集積回路チップはメモリのアレイで
あり得、第２の集積回路チップは、メモリ・セルのアレ
イのプロセスと互換でないプロセスで形成された電子回
路を含むことになる。あるいはまた、第２の集積回路チ
ップはメモリ・セルのアレイであり、第１の集積回路チ
ップは、メモリ・セルのアレイのプロセスと互換でない
プロセスで形成された電子回路を含む。他の集積回路チ
ップは、他の方法で作ることもできる。第１の集積回路
チップをその最適な半導体プロセスを用いて作り、第２
の集積回路チップをその最適な半導体プロセスを用いて
作り、次に第１および第２の集積回路チップを本発明に
より接合することで、最小のコストで最大の性能を持つ
多重チップ集積回路構造を生成する。
【００１８】
【発明の実施の形態】本発明のプロセスおよび構造は、
多重チップ・モジュールの任意の形式のフォーマットま
で拡張することができる。例えば、２つないしは少数の
チップ７２および７４が、図１５に示されるように、ボ
ール・グリッド・アレイ基板７６の同じ側に実装され
る。ボール・グリッド・アレイ７６は、基板７８へ取付
けられた状態で示される。この基板は、積層状の印刷回
路ボードでよく、あるいはセラミック、ガラス、アルミ
ニウム、銅または任意の種類の基板でよい。図１６ない
し図１８は、多重チップの他の形態例を示している。こ
れら事例の全てにおいて、図示された２つ以上のチップ
を一緒に接続することができる。下記の図面は、「チッ
プ・オン・チップ」構造を示している。当業者には、本
発明が示されるいずれの事例にも限定されるべきでな
く、多重チップ・モジュールの任意の形式のフォーマッ
トへ拡張され応用され得ることが理解されよう。
多重チップ・モジュールの任意の形式のフォーマットま
で拡張することができる。例えば、２つないしは少数の
チップ７２および７４が、図１５に示されるように、ボ
ール・グリッド・アレイ基板７６の同じ側に実装され
る。ボール・グリッド・アレイ７６は、基板７８へ取付
けられた状態で示される。この基板は、積層状の印刷回
路ボードでよく、あるいはセラミック、ガラス、アルミ
ニウム、銅または任意の種類の基板でよい。図１６ない
し図１８は、多重チップの他の形態例を示している。こ
れら事例の全てにおいて、図示された２つ以上のチップ
を一緒に接続することができる。下記の図面は、「チッ
プ・オン・チップ」構造を示している。当業者には、本
発明が示されるいずれの事例にも限定されるべきでな
く、多重チップ・モジュールの任意の形式のフォーマッ
トへ拡張され応用され得ることが理解されよう。
【００１９】「チップ・オン・チップ」構造３００が図
４に示される。第１の集積回路チップ３０５は、例えば
先に述べたように、ソルダ・バンプ３１５のエリア・ア
レイにより第２の集積回路チップ３１０へ取付けられ
る。第２の集積回路チップ３１０は、モジュール３２０
へ物理的に固定される。電気的接続３２５は、ワイヤ・
ボンドあるいはＴＡＢボンドのいずれかである。モジュ
ール３２０は、モジュール内の「チップ・オン・チッ
プ」構造を次にレベルの電子的パッケージへ取付けるボ
ール・グリッド・アレイ３３０を有する。２つ以上のチ
ップがこのように接続されること、およびチップがボー
ル・グリッド・アレイ３３０の同じ側あるいは反対側に
接続されることが理解されよう。
４に示される。第１の集積回路チップ３０５は、例えば
先に述べたように、ソルダ・バンプ３１５のエリア・ア
レイにより第２の集積回路チップ３１０へ取付けられ
る。第２の集積回路チップ３１０は、モジュール３２０
へ物理的に固定される。電気的接続３２５は、ワイヤ・
ボンドあるいはＴＡＢボンドのいずれかである。モジュ
ール３２０は、モジュール内の「チップ・オン・チッ
プ」構造を次にレベルの電子的パッケージへ取付けるボ
ール・グリッド・アレイ３３０を有する。２つ以上のチ
ップがこのように接続されること、およびチップがボー
ル・グリッド・アレイ３３０の同じ側あるいは反対側に
接続されることが理解されよう。
【００２０】第１の集積回路チップ３０５は、この第１
の集積回路チップ３０５の電子機能素子である内部回路
３３５を有する。内部回路３３５は、ＤＲＡＭ、ロジッ
ク、その他の集積回路でよい。同様に、第２の集積回路
チップ３１０は内部回路３６５を有する。この内部回路
３６５は、第２の集積回路チップ３１０の電子機能素子
である。これらの内部回路もまた、ＤＲＡＭ、ロジッ
ク、その他の集積回路でよい。第１の集積回路チップ３
０５の内部回路３３５と第２の集積回路チップ３１０の
内部回路３６５間に、あるいは外部テスト・システムへ
信号を送るため、内部回路３３５はチップ間インターフ
ェース回路３４０へ接続される。このチップ間インター
フェース回路３４０は、入出力パッド３４５を介してソ
ルダ・バンプ３１５のエリア・アレイへ、またこれによ
り第２のチップ３１０へ接続される。このような接続
は、第１の集積回路チップ３０５が第２の集積回路チッ
プ３１０に対して実装されるとき、多重チップ・モード
動作の間機能する。これら入出力パッド３４５は、静電
気放電（ＥＳＤ）回路あるいは駆動回路を含まない。こ
の入出力パッド３４５は、他のチップ、基板あるいは他
の配線媒体へボンディングするため多重チップにおいて
使用される。
の集積回路チップ３０５の電子機能素子である内部回路
３３５を有する。内部回路３３５は、ＤＲＡＭ、ロジッ
ク、その他の集積回路でよい。同様に、第２の集積回路
チップ３１０は内部回路３６５を有する。この内部回路
３６５は、第２の集積回路チップ３１０の電子機能素子
である。これらの内部回路もまた、ＤＲＡＭ、ロジッ
ク、その他の集積回路でよい。第１の集積回路チップ３
０５の内部回路３３５と第２の集積回路チップ３１０の
内部回路３６５間に、あるいは外部テスト・システムへ
信号を送るため、内部回路３３５はチップ間インターフ
ェース回路３４０へ接続される。このチップ間インター
フェース回路３４０は、入出力パッド３４５を介してソ
ルダ・バンプ３１５のエリア・アレイへ、またこれによ
り第２のチップ３１０へ接続される。このような接続
は、第１の集積回路チップ３０５が第２の集積回路チッ
プ３１０に対して実装されるとき、多重チップ・モード
動作の間機能する。これら入出力パッド３４５は、静電
気放電（ＥＳＤ）回路あるいは駆動回路を含まない。こ
の入出力パッド３４５は、他のチップ、基板あるいは他
の配線媒体へボンディングするため多重チップにおいて
使用される。
【００２１】単一チップ動作モードの場合、チップ間イ
ンターフェース回路３４０は、スタンドアロン性能のた
めのＥＳＤ回路と駆動回路とを有する入出力パッド３５
５へボンディングされる。このボンディングは、基板ま
たは任意の他の第２レベルのチップ・キャリアに対する
ワイヤ・ボンディング、ソルダ・ボンディング、あるい
は他の任意の配線手段による。入出力パッド３５５は、
入出力またはテスト・インターフェース３５０へ接続す
る。
ンターフェース回路３４０は、スタンドアロン性能のた
めのＥＳＤ回路と駆動回路とを有する入出力パッド３５
５へボンディングされる。このボンディングは、基板ま
たは任意の他の第２レベルのチップ・キャリアに対する
ワイヤ・ボンディング、ソルダ・ボンディング、あるい
は他の任意の配線手段による。入出力パッド３５５は、
入出力またはテスト・インターフェース３５０へ接続す
る。
【００２２】第１の集積回路チップ３０５に対するモー
ド・セレクト線３９０は、モード・セレクト入出力パッ
ド３９１および３９２に適切な論理レベルを置くことに
よって得られる。第１の集積回路チップ３０５が単一チ
ップ・モードで動作しているとき、モード・セレクト入
出力パッド３９１はスタンドアロン性能に対する第１の
論理レベルにされる。システムの設計者は、モード・セ
レクタを論理レベル（０）を生じ得る（印刷回路ボード
などからの）外部ソースへ接続することもできる。
ド・セレクト線３９０は、モード・セレクト入出力パッ
ド３９１および３９２に適切な論理レベルを置くことに
よって得られる。第１の集積回路チップ３０５が単一チ
ップ・モードで動作しているとき、モード・セレクト入
出力パッド３９１はスタンドアロン性能に対する第１の
論理レベルにされる。システムの設計者は、モード・セ
レクタを論理レベル（０）を生じ得る（印刷回路ボード
などからの）外部ソースへ接続することもできる。
【００２３】第１の集積回路チップ３０５が多重チップ
動作のため第２の集積回路チップ３１０へ実装されると
き、モード・セレクト線３９０がモード・セレクト入出
力パッド３９２を介して第２の論理レベル（１）にされ
る。この第２の論理レベル（１）は、供給電源電圧ソー
スＶDDに等しい電圧であり、モード・セレクト入出力パ
ッド３９２をソルダ・ボール３９４を介して第２の集積
回路チップ３１０におけるモード・セレクト入出力パッ
ド３９３へ接続することによって得られる。このモード
・セレクト入出力パッド３９３は、供給電源電圧ソース
ＶDDへ直接接続されて第２の論理レベル（１）を得る。
モード・セレクト線３９０が第２の論理レベル（１）に
あるとき、チップ間インターフェース回路３４０は、先
に述べたように、内部回路３３５の信号を第２の集積回
路チップ３１０に対する入出力パッド３４５へ伝送す
る。
動作のため第２の集積回路チップ３１０へ実装されると
き、モード・セレクト線３９０がモード・セレクト入出
力パッド３９２を介して第２の論理レベル（１）にされ
る。この第２の論理レベル（１）は、供給電源電圧ソー
スＶDDに等しい電圧であり、モード・セレクト入出力パ
ッド３９２をソルダ・ボール３９４を介して第２の集積
回路チップ３１０におけるモード・セレクト入出力パッ
ド３９３へ接続することによって得られる。このモード
・セレクト入出力パッド３９３は、供給電源電圧ソース
ＶDDへ直接接続されて第２の論理レベル（１）を得る。
モード・セレクト線３９０が第２の論理レベル（１）に
あるとき、チップ間インターフェース回路３４０は、先
に述べたように、内部回路３３５の信号を第２の集積回
路チップ３１０に対する入出力パッド３４５へ伝送す
る。
【００２４】モード・セレクト信号がチップに対し外部
であることを強調しなければならない。テストおよびバ
ーン・インのような単一チップ・モードの間、モード・
セレクト信号はそれぞれテスト・プローブおよびバーン
・イン・ソケットからのものである。モード・セレクト
入出力パッドに対するこれら信号は、先に述べたよう
に、パッドを第１の論理レベル（１）にさせる。組立て
後、回路が動作状態にあるとき、モード・セレクト信号
は、内部回路の信号を例えば他のチップの１つに対する
出力パッドへ伝送させるように直接他のチップあるいは
基板から入り得る。あるいはまた、単一チップ動作は、
モード・セレクタを単一チップ・モードへ設定すること
により、組立て後も依然として選択され得る。このよう
な概念の利点は、本発明の設計を有するチップの用途を
多くの目的に供するように広げることである。このこと
は、設計の商業的価値およびコスト効率を強化する。
であることを強調しなければならない。テストおよびバ
ーン・インのような単一チップ・モードの間、モード・
セレクト信号はそれぞれテスト・プローブおよびバーン
・イン・ソケットからのものである。モード・セレクト
入出力パッドに対するこれら信号は、先に述べたよう
に、パッドを第１の論理レベル（１）にさせる。組立て
後、回路が動作状態にあるとき、モード・セレクト信号
は、内部回路の信号を例えば他のチップの１つに対する
出力パッドへ伝送させるように直接他のチップあるいは
基板から入り得る。あるいはまた、単一チップ動作は、
モード・セレクタを単一チップ・モードへ設定すること
により、組立て後も依然として選択され得る。このよう
な概念の利点は、本発明の設計を有するチップの用途を
多くの目的に供するように広げることである。このこと
は、設計の商業的価値およびコスト効率を強化する。
【００２５】第２の集積回路チップ３１０の内部回路３
６５もまた、チップ間インターフェース回路３６０へ接
続される。チップ間インターフェース回路３６０は、入
出力パッド３７０へ、従ってソルダ・バンプ３１５のエ
リア・アレイを介して第２の集積回路チップ３１０へ接
続される。チップ間インターフェース回路３６０は、Ｉ
／Ｏまたはテスト・インターフェース回路３７５へ接続
される。
６５もまた、チップ間インターフェース回路３６０へ接
続される。チップ間インターフェース回路３６０は、入
出力パッド３７０へ、従ってソルダ・バンプ３１５のエ
リア・アレイを介して第２の集積回路チップ３１０へ接
続される。チップ間インターフェース回路３６０は、Ｉ
／Ｏまたはテスト・インターフェース回路３７５へ接続
される。
【００２６】第２の集積回路チップ３１０の内部回路３
６５は、入出力インターフェース３８５へ接続される。
この入出力インターフェースは、ボンド・ワイヤ３２５
を介してモジュール３２０へ接続される入出力パッド３
９５へ接続される。この入出力インターフェースは、内
部回路３６５と、ボール・グリッド・アレイ３３０に対
し、従ってワイヤ・ボンド３２５に対して次のパッケー
ジ・レベルを介して取付けられた外部回路との間に信号
を伝送する回路を提供する。
６５は、入出力インターフェース３８５へ接続される。
この入出力インターフェースは、ボンド・ワイヤ３２５
を介してモジュール３２０へ接続される入出力パッド３
９５へ接続される。この入出力インターフェースは、内
部回路３６５と、ボール・グリッド・アレイ３３０に対
し、従ってワイヤ・ボンド３２５に対して次のパッケー
ジ・レベルを介して取付けられた外部回路との間に信号
を伝送する回路を提供する。
【００２７】第２の集積回路チップ３１０は、テスト・
システムのテスト・プローブまたはニードルを入出力パ
ッド３９５およびテスト入出力パッド３７７と接触させ
ることにより、第２の集積回路チップ３１０を含むウェ
ーハの分離に先立ってテストされる。ウェーハを個々の
第２の集積回路チップ３１０へ切断した後、個々の第２
の集積回路チップ３１０はバーン・イン装置において実
装される。このバーン・イン装置は再び、入出力パッド
３９５およびテスト入出力パッド３７７と接触させられ
て第２の集積回路チップ３１０の回路に対してストレス
信号（ｓｔｒｅｓｓｉｎｇ ｓｉｇｎａｌ）を生じる。
次に、第１の集積回路チップ３０５が第２の集積回路チ
ップ３１０に実装されるとき、「チップ・オン・チッ
プ」組立体３００全体の動作が、テスト・プローブすな
わち接点をボール・グリッド・アレイ３３０へ当てるこ
とによって検証される。テスト・プローブからの信号
は、入出力パッド３９５に対するボンド・ワイヤ３２５
を介して「チップ・オン・チップ」組立体３００全体の
回路間へ送られる。
システムのテスト・プローブまたはニードルを入出力パ
ッド３９５およびテスト入出力パッド３７７と接触させ
ることにより、第２の集積回路チップ３１０を含むウェ
ーハの分離に先立ってテストされる。ウェーハを個々の
第２の集積回路チップ３１０へ切断した後、個々の第２
の集積回路チップ３１０はバーン・イン装置において実
装される。このバーン・イン装置は再び、入出力パッド
３９５およびテスト入出力パッド３７７と接触させられ
て第２の集積回路チップ３１０の回路に対してストレス
信号（ｓｔｒｅｓｓｉｎｇ ｓｉｇｎａｌ）を生じる。
次に、第１の集積回路チップ３０５が第２の集積回路チ
ップ３１０に実装されるとき、「チップ・オン・チッ
プ」組立体３００全体の動作が、テスト・プローブすな
わち接点をボール・グリッド・アレイ３３０へ当てるこ
とによって検証される。テスト・プローブからの信号
は、入出力パッド３９５に対するボンド・ワイヤ３２５
を介して「チップ・オン・チップ」組立体３００全体の
回路間へ送られる。
【００２８】第２の集積回路チップ３１０のモード・セ
レクト線３８０は、モード・セレクト入出力パッド３８
１および３８２に適切な論理レベルを置くことによって
得られる。第２の集積回路チップ３１０がウェーハのテ
ストあるいはバーン・イン中のダイ・テストの間テスト
・システムと接触状態にあるとき、モード・セレクト入
出力パッド３８１が第１の論理レベル（０）にさせられ
て、チップ間インターフェース回路３６０に内部回路３
６５とＩ／Ｏまたはテスト・インターフェース回路３７
５との間に信号を伝送させる。テスト信号は、次に、先
に述べたように、Ｉ／Ｏまたはテスト・インターフェー
ス回路３７５とテスト入出力パッド３７７との間へ送ら
れる。再び、モード・セレクト信号がチップ外部から、
すなわち、例えばテスト・フェーズにおけるテスト・プ
ローブまたはバーン・イン・ソケットからのものである
ことが判る。
レクト線３８０は、モード・セレクト入出力パッド３８
１および３８２に適切な論理レベルを置くことによって
得られる。第２の集積回路チップ３１０がウェーハのテ
ストあるいはバーン・イン中のダイ・テストの間テスト
・システムと接触状態にあるとき、モード・セレクト入
出力パッド３８１が第１の論理レベル（０）にさせられ
て、チップ間インターフェース回路３６０に内部回路３
６５とＩ／Ｏまたはテスト・インターフェース回路３７
５との間に信号を伝送させる。テスト信号は、次に、先
に述べたように、Ｉ／Ｏまたはテスト・インターフェー
ス回路３７５とテスト入出力パッド３７７との間へ送ら
れる。再び、モード・セレクト信号がチップ外部から、
すなわち、例えばテスト・フェーズにおけるテスト・プ
ローブまたはバーン・イン・ソケットからのものである
ことが判る。
【００２９】第１の集積回路チップ３０５が第２の集積
回路チップ３１０へ実装され多重チップ・モードが要求
されるとき、モード・セレクト線３８０はモード・セレ
クト入出力パッド３８２を介して第２の論理レベル
（１）にされる。この第２の論理レベル（１）は、モー
ド・セレクト入出力パッド３８２をソルダ・ボール３８
４を介して第２の集積回路チップ３１０のモード・セレ
クト入出力パッド３８３へ接続することによって得られ
る。モード・セレクト入出力パッド３８３は、供給電源
電圧ソースへ直接接続されて第２の論理レベル（１）を
得る。モード・セレクト線３８０が第２の論理レベル
（１）にあるとき、チップ間インターフェース回路３６
０は、先に述べたように、内部回路３６５の信号を第１
の集積回路チップ３０５に対する入出力パッド３７０へ
送る。このモード・セレクト信号は、回路の動作の間中
基板からあるいは他のチップからのものである。
回路チップ３１０へ実装され多重チップ・モードが要求
されるとき、モード・セレクト線３８０はモード・セレ
クト入出力パッド３８２を介して第２の論理レベル
（１）にされる。この第２の論理レベル（１）は、モー
ド・セレクト入出力パッド３８２をソルダ・ボール３８
４を介して第２の集積回路チップ３１０のモード・セレ
クト入出力パッド３８３へ接続することによって得られ
る。モード・セレクト入出力パッド３８３は、供給電源
電圧ソースへ直接接続されて第２の論理レベル（１）を
得る。モード・セレクト線３８０が第２の論理レベル
（１）にあるとき、チップ間インターフェース回路３６
０は、先に述べたように、内部回路３６５の信号を第１
の集積回路チップ３０５に対する入出力パッド３７０へ
送る。このモード・セレクト信号は、回路の動作の間中
基板からあるいは他のチップからのものである。
【００３０】入出力インターフェース３８５は、内部回
路３６５に接続された入出力バッファ３８９を有する。
入出力バッファ３８９は、内部回路３６５の信号レベル
を外部回路の信号レベルへ、また外部回路の信号レベル
を内部回路３６５の信号レベルへ変換するのに必要なド
ライバまたはレシーバのいずれかである。この入出力バ
ッファは、入出力パッド３９５へ、およびＥＳＤ保護回
路３８７へ接続される。ＥＳＤ保護回路３８７は、過剰
のＥＳＤ電圧をクランプして、外部環境から入出力パッ
ド３９５と接触させられるＥＳＤ電圧からの入出力バッ
ファ３８９および内部回路３６５に対する破壊を防止す
る。
路３６５に接続された入出力バッファ３８９を有する。
入出力バッファ３８９は、内部回路３６５の信号レベル
を外部回路の信号レベルへ、また外部回路の信号レベル
を内部回路３６５の信号レベルへ変換するのに必要なド
ライバまたはレシーバのいずれかである。この入出力バ
ッファは、入出力パッド３９５へ、およびＥＳＤ保護回
路３８７へ接続される。ＥＳＤ保護回路３８７は、過剰
のＥＳＤ電圧をクランプして、外部環境から入出力パッ
ド３９５と接触させられるＥＳＤ電圧からの入出力バッ
ファ３８９および内部回路３６５に対する破壊を防止す
る。
【００３１】図５ないし図６は、本発明の主要な特徴、
すなわち２つの代替的な入出力経路を提供することを示
している。１つのＩ／Ｏ経路は、静電気放電（ＥＳＤ）
保護回路と駆動回路とを有し、他の経路は余計な負荷を
持たない。この２つの経路の一方はモード・スイッチに
より選択される。
すなわち２つの代替的な入出力経路を提供することを示
している。１つのＩ／Ｏ経路は、静電気放電（ＥＳＤ）
保護回路と駆動回路とを有し、他の経路は余計な負荷を
持たない。この２つの経路の一方はモード・スイッチに
より選択される。
【００３２】図５および図８は、図４の第１の集積回路
チップ３０５のチップ間インターフェース回路３４０と
入出力またはテスト・インターフェース３５０の接続を
略図的に示している。図５は、第１の集積回路チップの
内部回路４００内に生じる信号の経路を示し、図８は外
部で生じ第１の集積回路チップの内部回路４６２により
受取られる信号の経路を示している。
チップ３０５のチップ間インターフェース回路３４０と
入出力またはテスト・インターフェース３５０の接続を
略図的に示している。図５は、第１の集積回路チップの
内部回路４００内に生じる信号の経路を示し、図８は外
部で生じ第１の集積回路チップの内部回路４６２により
受取られる信号の経路を示している。
【００３３】次に図５において、チップ間インターフェ
ース回路３４０は、モード・スイッチ４０２とモード・
セレクタ４０４とからなる。第１の集積回路チップの内
部回路から生じる信号４００は、モード・スイッチ４０
２の第１の端子へ接続される。モード・スイッチ４０２
の第２の端子は、先に述べたように、第１の集積回路チ
ップの入出力パッドへ、従って第２の集積回路チップの
内部回路あるいは他の外部回路へ直接接続される。モー
ド・スイッチ４０２の第３の端子は、入出力またはテス
ト・インターフェース３５０へ接続される。入出力また
はテスト・インターフェース３５０は、入出力パッド４
１２へ、次いでテスト・プローブまたはバーン・イン・
ソケット、あるいは他の外部プローブおよびＥＳＤ保護
回路４１４へ接続された駆動回路４１０からなってい
る。ＥＳＤ保護回路４１４は、図４のＥＳＤ保護回路３
８７として動作し、過剰ＥＳＤ電圧をクランプして、製
造、組立て、テストおよびスタンドアロン動作のための
第１の集積回路チップを含むウェーハの処理中の破損か
ら入出力またはテスト・インターフェース回路３５０を
保護する。
ース回路３４０は、モード・スイッチ４０２とモード・
セレクタ４０４とからなる。第１の集積回路チップの内
部回路から生じる信号４００は、モード・スイッチ４０
２の第１の端子へ接続される。モード・スイッチ４０２
の第２の端子は、先に述べたように、第１の集積回路チ
ップの入出力パッドへ、従って第２の集積回路チップの
内部回路あるいは他の外部回路へ直接接続される。モー
ド・スイッチ４０２の第３の端子は、入出力またはテス
ト・インターフェース３５０へ接続される。入出力また
はテスト・インターフェース３５０は、入出力パッド４
１２へ、次いでテスト・プローブまたはバーン・イン・
ソケット、あるいは他の外部プローブおよびＥＳＤ保護
回路４１４へ接続された駆動回路４１０からなってい
る。ＥＳＤ保護回路４１４は、図４のＥＳＤ保護回路３
８７として動作し、過剰ＥＳＤ電圧をクランプして、製
造、組立て、テストおよびスタンドアロン動作のための
第１の集積回路チップを含むウェーハの処理中の破損か
ら入出力またはテスト・インターフェース回路３５０を
保護する。
【００３４】モード・スイッチ４０２の制御端子は、モ
ード・セレクタ４０４へ接続されてチップ間インターフ
ェース回路３４０の機能を制御する。モード・セレクタ
に対する信号は、基板、第２の集積回路チップ、テスト
・プローブ、バーン・イン・ソケット、その他の外部ソ
ースからのものである。モード・セレクタ４０４が第１
の論理レベル（０）にあるとき、第１の集積回路チップ
の内部回路４００は入出力またはテスト・インターフェ
ース３５０へ接続される。モード・セレクタ４０４が第
２の論理レベル（１）にあるとき、第１の集積回路チッ
プの内部回路４００は、入出力４０８へ、従って第２の
集積回路チップの内部回路へ接続される。モード・セレ
クタ４０４は、第１の集積回路チップを含むウェーハの
テスト手順の間、あるいはスタンドアロン動作の間、第
１の状態へ設定される。反対に、モード・セレクタ４０
４が「チップ・オン・チップ」構造の多重チップ・モー
ドの間は第２の論理状態へ設定される。
ード・セレクタ４０４へ接続されてチップ間インターフ
ェース回路３４０の機能を制御する。モード・セレクタ
に対する信号は、基板、第２の集積回路チップ、テスト
・プローブ、バーン・イン・ソケット、その他の外部ソ
ースからのものである。モード・セレクタ４０４が第１
の論理レベル（０）にあるとき、第１の集積回路チップ
の内部回路４００は入出力またはテスト・インターフェ
ース３５０へ接続される。モード・セレクタ４０４が第
２の論理レベル（１）にあるとき、第１の集積回路チッ
プの内部回路４００は、入出力４０８へ、従って第２の
集積回路チップの内部回路へ接続される。モード・セレ
クタ４０４は、第１の集積回路チップを含むウェーハの
テスト手順の間、あるいはスタンドアロン動作の間、第
１の状態へ設定される。反対に、モード・セレクタ４０
４が「チップ・オン・チップ」構造の多重チップ・モー
ドの間は第２の論理状態へ設定される。
【００３５】図８において、第２の集積回路チップの内
部回路または他の外部ソースで生じる信号は、第１の集
積回路のチップ・パッド４５４へ送られる。チップ・パ
ッド４５４は、モード・スイッチ４５６の第１の端子へ
接続される。入出力またはテスト・インターフェース３
５０は、モード・スイッチ４５６の第２の端子へ接続さ
れる。モード・スイッチ４５６の第３の端子は、第１の
集積回路チップの内部回路４６２へ接続される。モード
・スイッチ４５６の制御端子は、モード・スイッチ４５
８へ接続されてチップ間インターフェース回路３４０の
機能を制御する。モード・スイッチに対する信号は、基
板、第２の集積回路チップ、テスト・プローブまたはバ
ーン・イン・ソケット、あるいは他の外部ソースからの
ものである。モード・スイッチ４５８の制御端子が第１
の論理状態（０）にあるならば、入出力またはテスト・
インターフェース３５０は第１の集積回路チップの内部
回路へ接続される。反対に、モード・セレクタ４５８の
制御端子が第２の論理状態（１）にあるならば、第１の
集積回路チップのチップ・パッド４５４と、従って第２
の集積回路チップの内部回路とは、第１の集積回路チッ
プの内部回路へ接続される。
部回路または他の外部ソースで生じる信号は、第１の集
積回路のチップ・パッド４５４へ送られる。チップ・パ
ッド４５４は、モード・スイッチ４５６の第１の端子へ
接続される。入出力またはテスト・インターフェース３
５０は、モード・スイッチ４５６の第２の端子へ接続さ
れる。モード・スイッチ４５６の第３の端子は、第１の
集積回路チップの内部回路４６２へ接続される。モード
・スイッチ４５６の制御端子は、モード・スイッチ４５
８へ接続されてチップ間インターフェース回路３４０の
機能を制御する。モード・スイッチに対する信号は、基
板、第２の集積回路チップ、テスト・プローブまたはバ
ーン・イン・ソケット、あるいは他の外部ソースからの
ものである。モード・スイッチ４５８の制御端子が第１
の論理状態（０）にあるならば、入出力またはテスト・
インターフェース３５０は第１の集積回路チップの内部
回路へ接続される。反対に、モード・セレクタ４５８の
制御端子が第２の論理状態（１）にあるならば、第１の
集積回路チップのチップ・パッド４５４と、従って第２
の集積回路チップの内部回路とは、第１の集積回路チッ
プの内部回路へ接続される。
【００３６】先に述べたように、モード・セレクタ４５
８は、第１の集積回路チップを含むウェーハのテスト手
順の間、あるいはスタンドアロン動作の間は第１の論理
状態へ設定され、「チップ・オン・チップ」構造の多重
チップ動作の間は第２の論理状態へ設定される。
８は、第１の集積回路チップを含むウェーハのテスト手
順の間、あるいはスタンドアロン動作の間は第１の論理
状態へ設定され、「チップ・オン・チップ」構造の多重
チップ動作の間は第２の論理状態へ設定される。
【００３７】図６および図７は、図４のチップ間インタ
ーフェース回路３６０と、第２の集積回路チップ３１０
のＩ／Ｏまたはテスト・インターフェース回路３７５と
の接続を略図的に示している。図７は、第２の集積回路
チップの内部回路４３０内で生じた信号の経路を示し、
図６は、外部で生じて第２の集積回路チップの内部回路
４３２により受取られる信号の経路を示している。
ーフェース回路３６０と、第２の集積回路チップ３１０
のＩ／Ｏまたはテスト・インターフェース回路３７５と
の接続を略図的に示している。図７は、第２の集積回路
チップの内部回路４３０内で生じた信号の経路を示し、
図６は、外部で生じて第２の集積回路チップの内部回路
４３２により受取られる信号の経路を示している。
【００３８】図６は、信号が第１の集積回路チップまた
は他の外部ソースで生じて第２の集積回路チップの入出
力パッド４２２へ送られる事例を示している。入出力パ
ッド４２２は、モード・スイッチ４２４の第１の端子へ
接続される。Ｉ／Ｏまたはテスト・インターフェース回
路３７５は、モード・スイッチ４２４の第２の端子へ接
続される。モード・スイッチ４２４の第３の端子は、第
２の集積回路チップの内部回路４３０へ接続される。モ
ード・スイッチ４２４の制御端子は、先に述べたように
動作するモード・セレクタ４２６へ接続される。モード
・セレクタに対する信号は、基板、第１の集積回路チッ
プ、テスト・プローブまたはバーン・イン・ソケット、
その他のソースからのものである。モード・セレクタが
第１の論理状態（０）にあるならば、外部のテスト・シ
ステムまたは他のＩ／Ｏソースからのテスト信号は、Ｉ
／Ｏまたはテスト・インターフェース回路３７５を介し
て第２の集積回路チップの内部回路４３０へ送られる。
あるいはまた、モード・セレクタ４２６が第２の論理状
態（１）にあるならば、第１の集積回路チップの内部回
路からの信号は、入出力パッド４２２を介して第２の集
積回路チップの内部回路４３０へ接続される。再び、先
に述べたように、モード・セレクタ４２６は、テスト手
順あるいは単一チップ・モードの間は第１の論理状態へ
設定され、多重チップ・モード動作の間は第２の論理状
態へ設定される。
は他の外部ソースで生じて第２の集積回路チップの入出
力パッド４２２へ送られる事例を示している。入出力パ
ッド４２２は、モード・スイッチ４２４の第１の端子へ
接続される。Ｉ／Ｏまたはテスト・インターフェース回
路３７５は、モード・スイッチ４２４の第２の端子へ接
続される。モード・スイッチ４２４の第３の端子は、第
２の集積回路チップの内部回路４３０へ接続される。モ
ード・スイッチ４２４の制御端子は、先に述べたように
動作するモード・セレクタ４２６へ接続される。モード
・セレクタに対する信号は、基板、第１の集積回路チッ
プ、テスト・プローブまたはバーン・イン・ソケット、
その他のソースからのものである。モード・セレクタが
第１の論理状態（０）にあるならば、外部のテスト・シ
ステムまたは他のＩ／Ｏソースからのテスト信号は、Ｉ
／Ｏまたはテスト・インターフェース回路３７５を介し
て第２の集積回路チップの内部回路４３０へ送られる。
あるいはまた、モード・セレクタ４２６が第２の論理状
態（１）にあるならば、第１の集積回路チップの内部回
路からの信号は、入出力パッド４２２を介して第２の集
積回路チップの内部回路４３０へ接続される。再び、先
に述べたように、モード・セレクタ４２６は、テスト手
順あるいは単一チップ・モードの間は第１の論理状態へ
設定され、多重チップ・モード動作の間は第２の論理状
態へ設定される。
【００３９】Ｉ／Ｏまたはテスト・インターフェース回
路は、図８において述べたものと類似している。テスト
・プローブまたはバーン・イン・ソケットのような外部
のテスト・システムで生じるテストまたはＩ／Ｏ信号
は、テストまたは入出力パッド４１６へ印加される。テ
ストまたは入出力パッド４１６は、レシーバ４２０とＥ
ＳＤ保護回路４１８とに接続される。レシーバ４２０
は、テスト信号を第２の集積回路チップの内部回路４３
０により受入れ得る信号レベルへ変換する。ＥＳＤ保護
回路４１８は、入出力またはテスト・パッド４１６へ印
加されるＥＳＤ電圧をクランプして第２の集積回路チッ
プに対する破損を防止する。
路は、図８において述べたものと類似している。テスト
・プローブまたはバーン・イン・ソケットのような外部
のテスト・システムで生じるテストまたはＩ／Ｏ信号
は、テストまたは入出力パッド４１６へ印加される。テ
ストまたは入出力パッド４１６は、レシーバ４２０とＥ
ＳＤ保護回路４１８とに接続される。レシーバ４２０
は、テスト信号を第２の集積回路チップの内部回路４３
０により受入れ得る信号レベルへ変換する。ＥＳＤ保護
回路４１８は、入出力またはテスト・パッド４１６へ印
加されるＥＳＤ電圧をクランプして第２の集積回路チッ
プに対する破損を防止する。
【００４０】図７は、信号が第２の集積回路チップの内
部回路４３２に生じてチップ・パッド４３８を介して第
１の集積回路チップへ送られる事例を示している。モー
ド・スイッチ４３６の第１の端子は、第２の集積回路チ
ップの内部回路４３２から信号を受取る。モード・スイ
ッチ４３６の第２の端子はチップ・パッド４３８へ接続
される。第３の端子はＩ／Ｏまたはテスト・インターフ
ェース回路３７５へ接続される。制御端子はモード・セ
レクタ４３４へ接続される。
部回路４３２に生じてチップ・パッド４３８を介して第
１の集積回路チップへ送られる事例を示している。モー
ド・スイッチ４３６の第１の端子は、第２の集積回路チ
ップの内部回路４３２から信号を受取る。モード・スイ
ッチ４３６の第２の端子はチップ・パッド４３８へ接続
される。第３の端子はＩ／Ｏまたはテスト・インターフ
ェース回路３７５へ接続される。制御端子はモード・セ
レクタ４３４へ接続される。
【００４１】先に述べたように、第１の集積回路チッ
プ、基板、テスト・プローブまたはバーン・イン・ソケ
ット、あるいは他の外部ソースからの入力を有するモー
ド・セレクタ４３４は、チップ・パッド４３８またはＩ
／Ｏまたはテスト・インターフェース回路３７５のいず
れかへの内部回路４３２の接続を決定する。モード・セ
レクタ４３４が第１の論理状態（０）へ設定されるなら
ば、内部回路４３２は、単一チップ・モードになるよう
にＩ／Ｏまたはテスト・インターフェース回路３７５、
テスト・プローブあるいは他の外部ソースへ接続され
る。あるいはまた、モード・セレクタ４３４が第２の論
理状態にあるならば、内部回路４３２は、多重チップ・
モードになるように、チップ・パッド４３８を介して第
１の集積回路チップの内部回路か、あるいは他の外部の
場所へ接続される。
プ、基板、テスト・プローブまたはバーン・イン・ソケ
ット、あるいは他の外部ソースからの入力を有するモー
ド・セレクタ４３４は、チップ・パッド４３８またはＩ
／Ｏまたはテスト・インターフェース回路３７５のいず
れかへの内部回路４３２の接続を決定する。モード・セ
レクタ４３４が第１の論理状態（０）へ設定されるなら
ば、内部回路４３２は、単一チップ・モードになるよう
にＩ／Ｏまたはテスト・インターフェース回路３７５、
テスト・プローブあるいは他の外部ソースへ接続され
る。あるいはまた、モード・セレクタ４３４が第２の論
理状態にあるならば、内部回路４３２は、多重チップ・
モードになるように、チップ・パッド４３８を介して第
１の集積回路チップの内部回路か、あるいは他の外部の
場所へ接続される。
【００４２】モード・セレクタ４３４は、テスト手順を
含む単一チップ動作の間は第１の論理状態へ設定され、
多重チップ・システム動作の間は第２の論理状態へ設定
される。
含む単一チップ動作の間は第１の論理状態へ設定され、
多重チップ・システム動作の間は第２の論理状態へ設定
される。
【００４３】図９および図１０は、図４および図５ない
し図８に示されたモード・スイッチおよびモード・セレ
クタの実施の形態見本の構造を示している。当業者に
は、本発明のモード・スイッチが図９ないし図１２に示
される事例に限定されないことが理解されよう。どんな
数の形態でもモード・スイッチを作れることが理解され
よう。本発明の要点は、選択可能なＩ／Ｏ経路の設計概
念である。
し図８に示されたモード・スイッチおよびモード・セレ
クタの実施の形態見本の構造を示している。当業者に
は、本発明のモード・スイッチが図９ないし図１２に示
される事例に限定されないことが理解されよう。どんな
数の形態でもモード・スイッチを作れることが理解され
よう。本発明の要点は、選択可能なＩ／Ｏ経路の設計概
念である。
【００４４】図９は、第１または第２の集積回路チップ
あるいは他の集積回路チップからの内部回路５０８から
生じた信号に対するモード・スイッチ５００およびモー
ド・セレクタ５２０を示している。あるいはまた、図１
０は、外部で生じ、第１または第２の集積回路チップあ
るいは他の集積回路チップの内部回路５０８へ送られる
信号に対するモード・スイッチ５００およびモード・セ
レクタ５２０を示している。
あるいは他の集積回路チップからの内部回路５０８から
生じた信号に対するモード・スイッチ５００およびモー
ド・セレクタ５２０を示している。あるいはまた、図１
０は、外部で生じ、第１または第２の集積回路チップあ
るいは他の集積回路チップの内部回路５０８へ送られる
信号に対するモード・スイッチ５００およびモード・セ
レクタ５２０を示している。
【００４５】まず図９において、モード・スイッチ５０
０の第１の端子は内部回路５０８へ接続され、モード・
スイッチ５００の第２の端子はＩ／Ｏまたはテスト・イ
ンターフェース回路５１０へ接続され、モード・スイッ
チ５００の第３の端子は入出力パッド５３０へ接続され
る。このため、２つの経路の一方がモード・スイッチに
より選択される。モード・スイッチの第２の端子は、単
一チップ動作のため使用される駆動回路５１４およびＥ
ＳＤ保護回路５１６を含む経路へ接続する。第３の端子
は、多重チップ動作に用いられる余計な負荷のないチッ
プ・パッド５３０に対する経路へ接続する。
０の第１の端子は内部回路５０８へ接続され、モード・
スイッチ５００の第２の端子はＩ／Ｏまたはテスト・イ
ンターフェース回路５１０へ接続され、モード・スイッ
チ５００の第３の端子は入出力パッド５３０へ接続され
る。このため、２つの経路の一方がモード・スイッチに
より選択される。モード・スイッチの第２の端子は、単
一チップ動作のため使用される駆動回路５１４およびＥ
ＳＤ保護回路５１６を含む経路へ接続する。第３の端子
は、多重チップ動作に用いられる余計な負荷のないチッ
プ・パッド５３０に対する経路へ接続する。
【００４６】前記モード・スイッチは、通過スイッチ５
０２、５０４とインバータ５０６とからなる。通過スイ
ッチ５０２は、ｎ−チャネル金属酸化膜半導体（ＮＭＯ
Ｓ）トランジスタ５０２ａと、ｐ−チャネル金属酸化膜
半導体（ＰＭＯＳ）トランジスタ５０２ｂの並列組合わ
せである。同様に、通過スイッチ５０４は、ＮＭＯＳト
ランジスタ５０４ａとＰＭＯＳトランジスタ５０４ｂの
並列組合わせである。モード・スイッチ５００の第１の
端子、従って内部回路５０８は、通過スイッチ５０２、
５０４のドレーンへ接続される。通過スイッチ５０２の
ソースは、モード・スイッチ５００の第３の端子、従っ
てチップ間入出力パッド５３０へ接続される。通過スイ
ッチ５０４のソースは、モード・スイッチ５００の第２
の端子へ、従ってＩ／Ｏまたはテスト・インターフェー
ス回路５１０へ接続される。ＮＭＯＳトランジスタ５０
４ａおよびＰＭＯＳトランジスタ５０４ｂのゲートは、
インバータ５０６の出力へ接続される。ＮＭＯＳトラン
ジスタ５０２ａ、ＰＭＯＳトランジスタ５０４ｂのゲー
トおよびインバータ５０６の入力は、モード・スイッチ
５００の制御端子へ、従ってモード・セレクタ５２０へ
接続される。
０２、５０４とインバータ５０６とからなる。通過スイ
ッチ５０２は、ｎ−チャネル金属酸化膜半導体（ＮＭＯ
Ｓ）トランジスタ５０２ａと、ｐ−チャネル金属酸化膜
半導体（ＰＭＯＳ）トランジスタ５０２ｂの並列組合わ
せである。同様に、通過スイッチ５０４は、ＮＭＯＳト
ランジスタ５０４ａとＰＭＯＳトランジスタ５０４ｂの
並列組合わせである。モード・スイッチ５００の第１の
端子、従って内部回路５０８は、通過スイッチ５０２、
５０４のドレーンへ接続される。通過スイッチ５０２の
ソースは、モード・スイッチ５００の第３の端子、従っ
てチップ間入出力パッド５３０へ接続される。通過スイ
ッチ５０４のソースは、モード・スイッチ５００の第２
の端子へ、従ってＩ／Ｏまたはテスト・インターフェー
ス回路５１０へ接続される。ＮＭＯＳトランジスタ５０
４ａおよびＰＭＯＳトランジスタ５０４ｂのゲートは、
インバータ５０６の出力へ接続される。ＮＭＯＳトラン
ジスタ５０２ａ、ＰＭＯＳトランジスタ５０４ｂのゲー
トおよびインバータ５０６の入力は、モード・スイッチ
５００の制御端子へ、従ってモード・セレクタ５２０へ
接続される。
【００４７】ＥＳＤ保護回路５０７は、テストおよび組
立て中にモード・スイッチに対する破損を防止するため
に付加される。チップが組立てられた後は、ＥＳＤ保護
回路はチップの性能に影響を及ぼすことはない。
立て中にモード・スイッチに対する破損を防止するため
に付加される。チップが組立てられた後は、ＥＳＤ保護
回路はチップの性能に影響を及ぼすことはない。
【００４８】モード・スイッチ５００の制御端子が第１
の論理状態（０）にあるとき、この場合電圧レベルが基
板のバイアス電圧ソースＶssのレベルに近づき、通過ス
イッチ５０４はオンされ、通過スイッチ５０２はオフさ
れる。内部回路は、この時単一チップ動作に設定され、
例えば、内部回路はＩ／Ｏまたはテスト・インターフェ
ース回路５１０へ有効に接続される。反対に、モード・
スイッチ５００の制御端子が第２の論理状態にあると
き、この場合電圧レベルは供給電源電圧ソースＶ DDのレ
ベルに近づき、通過スイッチ５０２はオンされ、通過ス
イッチ５０４はオフされる。この状態は、内部回路５０
８をチップ間入出力パッド５３０へ有効に接続する。こ
のような論理状態においては、余計な電気的負荷は通過
スイッチ５０２および通過スイッチ５０４のドレーンか
ら生じる。このような電気的負荷は非常に小さく、従っ
て従来技術より非常に改善された性能が期待できる。
の論理状態（０）にあるとき、この場合電圧レベルが基
板のバイアス電圧ソースＶssのレベルに近づき、通過ス
イッチ５０４はオンされ、通過スイッチ５０２はオフさ
れる。内部回路は、この時単一チップ動作に設定され、
例えば、内部回路はＩ／Ｏまたはテスト・インターフェ
ース回路５１０へ有効に接続される。反対に、モード・
スイッチ５００の制御端子が第２の論理状態にあると
き、この場合電圧レベルは供給電源電圧ソースＶ DDのレ
ベルに近づき、通過スイッチ５０２はオンされ、通過ス
イッチ５０４はオフされる。この状態は、内部回路５０
８をチップ間入出力パッド５３０へ有効に接続する。こ
のような論理状態においては、余計な電気的負荷は通過
スイッチ５０２および通過スイッチ５０４のドレーンか
ら生じる。このような電気的負荷は非常に小さく、従っ
て従来技術より非常に改善された性能が期待できる。
【００４９】Ｉ／Ｏまたはテスト・インターフェース回
路５１０は、駆動回路５１４とＥＳＤ保護回路５１６と
からなる。Ｉ／Ｏまたはテスト・インターフェース回路
は、図５および図７において述べたように機能する。
路５１０は、駆動回路５１４とＥＳＤ保護回路５１６と
からなる。Ｉ／Ｏまたはテスト・インターフェース回路
は、図５および図７において述べたように機能する。
【００５０】モード選択回路は、チップ間入出力パッド
５２２と、相互にかつモード・スイッチ５００の制御端
子に接続されたＩ／Ｏまたはテスト・インターフェース
回路５２４とである。チップ間入出力パッド５２２は、
図４において述べたように、ソルダ・バンプ（ｓｏｌｄ
ｅｒ ｂｕｍｐ）またはボール（ｂａｌｌ）により接合
される組合わせるチップ間入出力パッド５６２へ接続さ
れる。組合わせチップ間入出力パッド５６２は、組合わ
せチップ５６０上にあり、供給電源電圧ソースＶDDへ接
続されて、多重チップ・モード動作の間モード・スイッ
チ５００の制御端子へ第２の論理状態を生じる。Ｉ／Ｏ
またはテスト入出力パッドは、単一チップ動作の間、外
部ソース５５０へ接続される。例えば、テストの間、テ
スト・プローブまたはニードル５５２は、テスト入出力
パッドと接触状態にされる。テスト・プローブまたはニ
ードル５５２は、テスト・システム５５０内のプローブ
・カード５５４上で基板バイアス電圧ソースＶssへ接続
されて、第１の論理状態をモード・スイッチ５００の制
御端子へ与える。外部ソース５５０はまた、基板または
印刷回路ボードなどからのものであり得る。
５２２と、相互にかつモード・スイッチ５００の制御端
子に接続されたＩ／Ｏまたはテスト・インターフェース
回路５２４とである。チップ間入出力パッド５２２は、
図４において述べたように、ソルダ・バンプ（ｓｏｌｄ
ｅｒ ｂｕｍｐ）またはボール（ｂａｌｌ）により接合
される組合わせるチップ間入出力パッド５６２へ接続さ
れる。組合わせチップ間入出力パッド５６２は、組合わ
せチップ５６０上にあり、供給電源電圧ソースＶDDへ接
続されて、多重チップ・モード動作の間モード・スイッ
チ５００の制御端子へ第２の論理状態を生じる。Ｉ／Ｏ
またはテスト入出力パッドは、単一チップ動作の間、外
部ソース５５０へ接続される。例えば、テストの間、テ
スト・プローブまたはニードル５５２は、テスト入出力
パッドと接触状態にされる。テスト・プローブまたはニ
ードル５５２は、テスト・システム５５０内のプローブ
・カード５５４上で基板バイアス電圧ソースＶssへ接続
されて、第１の論理状態をモード・スイッチ５００の制
御端子へ与える。外部ソース５５０はまた、基板または
印刷回路ボードなどからのものであり得る。
【００５１】図１０に示された機能的接続については、
Ｉ／Ｏ信号が入出力パッド５４０に取付けた外部システ
ムから生じることを除いて、図９に述べたとおりであ
る。この場合、Ｉ／Ｏまたはテスト・インターフェース
回路５１０は、レシーバ５１８とＥＳＤ保護回路とから
なり、図６および図８において述べたように機能する。
Ｉ／Ｏ信号が入出力パッド５４０に取付けた外部システ
ムから生じることを除いて、図９に述べたとおりであ
る。この場合、Ｉ／Ｏまたはテスト・インターフェース
回路５１０は、レシーバ５１８とＥＳＤ保護回路とから
なり、図６および図８において述べたように機能する。
【００５２】外部回路から生じる信号は、チップ間入出
力パッド５３０へ印加され、多重チップ・モード動作中
は通過スイッチ５０２を介して内部回路５０８へ送られ
る。同様に、外部信号は、単一チップ動作中は、Ｉ／Ｏ
またはテスト・インターフェース回路５１０から通過ス
イッチ５０４を介して内部回路５０８へ送られる。
力パッド５３０へ印加され、多重チップ・モード動作中
は通過スイッチ５０２を介して内部回路５０８へ送られ
る。同様に、外部信号は、単一チップ動作中は、Ｉ／Ｏ
またはテスト・インターフェース回路５１０から通過ス
イッチ５０４を介して内部回路５０８へ送られる。
【００５３】ＥＳＤ負荷が組立て後チップ性能に大きな
影響を及ぼすことになるゆえに、入出力パッド５３０へ
接続された回路のノード３にはＥＳＤ保護が生じないこ
とが望ましい。しかし、ＥＳＤは、例えば、テストおよ
び組立て中はこのノードに衝撃を与えるおそれがある。
従って、図１１（図９に対応）および図１２（図１０に
対応）に示されるように、小さなＥＳＤ保護回路５３２
をこのノードに付設してもよい。
影響を及ぼすことになるゆえに、入出力パッド５３０へ
接続された回路のノード３にはＥＳＤ保護が生じないこ
とが望ましい。しかし、ＥＳＤは、例えば、テストおよ
び組立て中はこのノードに衝撃を与えるおそれがある。
従って、図１１（図９に対応）および図１２（図１０に
対応）に示されるように、小さなＥＳＤ保護回路５３２
をこのノードに付設してもよい。
【００５４】図１３は、テスト入出力パッド６０５およ
びチップ間入出力パッド６１０の配置を示す第１の集積
回路チップ６００の平面図を示している。チップ間入出
力パッド６１０は、図４のソルダ・ボールまたはバンプ
３１５のエリア・アレイを形成する。Ｉ／Ｏまたはテス
ト入出力パッド６０５は、テスト・システムのテスト・
プローブまたはニードルがテスト入出力パッド６０５と
有効に接触するように周辺に構成される。
びチップ間入出力パッド６１０の配置を示す第１の集積
回路チップ６００の平面図を示している。チップ間入出
力パッド６１０は、図４のソルダ・ボールまたはバンプ
３１５のエリア・アレイを形成する。Ｉ／Ｏまたはテス
ト入出力パッド６０５は、テスト・システムのテスト・
プローブまたはニードルがテスト入出力パッド６０５と
有効に接触するように周辺に構成される。
【００５５】図１４は、チップ間入出力パッド６２５お
よび外部入出力パッド６２０の配置を示す第２の集積回
路チップ６１５の平面図を示している。チップ間入出力
パッド６２５は、図９のチップ間入出力パッド６１０と
組合わせるエリア・アレイを形成する。第１の集積回路
チップ６００は、第２の集積回路チップ６１５に対し
「対面」状態で実装される。テスト入出力パッド６０５
は、第２の集積回路チップ６２５の表面に、シャドウ
（ｓｈａｄｏｗ）の状態でなにも有してはならない。
よび外部入出力パッド６２０の配置を示す第２の集積回
路チップ６１５の平面図を示している。チップ間入出力
パッド６２５は、図９のチップ間入出力パッド６１０と
組合わせるエリア・アレイを形成する。第１の集積回路
チップ６００は、第２の集積回路チップ６１５に対し
「対面」状態で実装される。テスト入出力パッド６０５
は、第２の集積回路チップ６２５の表面に、シャドウ
（ｓｈａｄｏｗ）の状態でなにも有してはならない。
【００５６】テスト入出力パッド６３０および外部入出
力パッド６２０は、第２の集積回路チップ６１５の周辺
に形成される。外部入出力パッド６２０は、第１の集積
回路チップ６００のシャドウ外に配置されねばならな
い。テスト入出力パッド６３０は、テスト・システムの
テスト・プローブまたはニードルがテスト入出力パッド
６３０と接触し得るように有効に配置される。テスト入
出力パッド６０５、６３０は、図９および図１０に示さ
れるようにＩ／Ｏまたはテスト・インターフェース回路
５１０へ接続される。テスト入出力パッド６０５、６３
０は、テスト・システム５５０と、第１の集積回路チッ
プ６００または第２の集積回路チップ６１５との間に刺
激および応答信号を伝送する。
力パッド６２０は、第２の集積回路チップ６１５の周辺
に形成される。外部入出力パッド６２０は、第１の集積
回路チップ６００のシャドウ外に配置されねばならな
い。テスト入出力パッド６３０は、テスト・システムの
テスト・プローブまたはニードルがテスト入出力パッド
６３０と接触し得るように有効に配置される。テスト入
出力パッド６０５、６３０は、図９および図１０に示さ
れるようにＩ／Ｏまたはテスト・インターフェース回路
５１０へ接続される。テスト入出力パッド６０５、６３
０は、テスト・システム５５０と、第１の集積回路チッ
プ６００または第２の集積回路チップ６１５との間に刺
激および応答信号を伝送する。
【００５７】本発明についてはその望ましい実施の形態
に関して示し記述したが、当業者には、本発明の趣旨お
よび範囲から逸脱することなく形態および細部における
種々の変更が可能であることを理解されよう。
に関して示し記述したが、当業者には、本発明の趣旨お
よび範囲から逸脱することなく形態および細部における
種々の変更が可能であることを理解されよう。
【図１】従来技術の「チップ・オン・チップ」構造を示
す断面図である。
す断面図である。
【図２】従来技術の半導体ウエーハ上に形成された「チ
ップ・オン・チップ」構造の平面図である。
ップ・オン・チップ」構造の平面図である。
【図３】従来技術の半導体ウエーハ上に形成された「チ
ップ・オン・チップ」構造の断面図である。
ップ・オン・チップ」構造の断面図である。
【図４】「チップ・オン・チップ」構造の各チップに含
まれる回路である本発明の「チップ・オン・チップ」構
造を概略的に示す断面図である。
まれる回路である本発明の「チップ・オン・チップ」構
造を概略的に示す断面図である。
【図５】本発明のチップ間インターフェース回路を示す
概略図である。
概略図である。
【図６】本発明のチップ間インターフェース回路を示す
概略図である。
概略図である。
【図７】本発明のチップ間インターフェース回路を示す
概略図である。
概略図である。
【図８】本発明のチップ間インターフェース回路を示す
概略図である。
概略図である。
【図９】本発明のチップ間インターフェースの実施の形
態を示す概略図である。
態を示す概略図である。
【図１０】本発明のチップ間インターフェースの実施の
形態を示す概略図である。
形態を示す概略図である。
【図１１】本発明のチップ間インターフェースの別の実
施の形態を示す概略図である。
施の形態を示す概略図である。
【図１２】本発明のチップ間インターフェースの別の実
施の形態を示す概略図である。
施の形態を示す概略図である。
【図１３】本発明のテスト・パッドおよびチップ間入出
力パッドを示す図４の第１および第２の集積回路チップ
の平面図である。
力パッドを示す図４の第１および第２の集積回路チップ
の平面図である。
【図１４】本発明のテスト・パッドおよびチップ間入出
力パッドを示す図４の第１および第２の集積回路チップ
の平面図である。
力パッドを示す図４の第１および第２の集積回路チップ
の平面図である。
【図１５】本発明のプロセスを用いて作ることができる
多重チップ・モジュールの事例を示す図である。
多重チップ・モジュールの事例を示す図である。
【図１６】本発明のプロセスを用いて作ることができる
多重チップ・モジュールの事例を示す図である。
多重チップ・モジュールの事例を示す図である。
【図１７】本発明のプロセスを用いて作ることができる
多重チップ・モジュールの事例を示す図である。
多重チップ・モジュールの事例を示す図である。
【図１８】本発明のプロセスを用いて作ることができる
多重チップ・モジュールの事例を示す図である。
多重チップ・モジュールの事例を示す図である。
７２、７４ チップ
７６ ボール・グリッド・アレイ基板
７８ 基板
３００ 「チップ・オン・チップ」構造
３０５ 第１の集積回路チップ
３１０ 第２の集積回路チップ
３１５ ソルダ・バンプ
３２０ モジュール
３２５ ボンド・ワイヤ
３３０ ボール・グリッド・アレイ
３３５ 内部回路
３４０ チップ間インターフェース回路
３４５ 入出力パッド
３５０ 入出力またはテスト・インターフェース
３５５ 入出力パッド
３６０ チップ間インターフェース回路
３６５ 内部回路
３７０ 入出力パッド
３７５ Ｉ／Ｏまたはテスト・インターフェース回路
３７７ テスト入出力パッド
３８０ モード・セレクト線
３８１ モード・セレクト入出力パッド
３８２ モード・セレクト入出力パッド
３８３ モード・セレクト入出力パッド
３８４ ソルダ・ボール
３８５ 入出力インターフェース
３８７ ＥＳＤ保護回路
３８９ 入出力バッファ
３９０ モード・セレクト線
３９１ モード・セレクト入出力パッド
３９２ モード・セレクト入出力パッド
３９３ モード・セレクト入出力パッド
３９５ 入出力パッド
４００ 内部回路
４０２ モード・スイッチ
４０４ モード・セレクタ
４１０ 駆動回路
４１４ ＥＳＤ保護回路
４１６ テストまたは入出力パッド
４１８ ＥＳＤ保護回路
４２０ レシーバ
４２２ 入出力パッド
４２４ モード・スイッチ
４２６ モード・セレクタ
４３０ 内部回路
４３２ 内部回路
４３４ モード・セレクタ
４３６ モード・スイッチ
４３８ チップ・パッド
４５４ チップ・パッド
４５６ モード・スイッチ
４５８ モード・セレクタ
４６２ 内部回路
５００ モード・スイッチ
５０２ 通過スイッチ
５０４ 通過スイッチ
５０６ インバータ
５０７ ＥＳＤ保護回路
５０８ 内部回路
５１０ Ｉ／Ｏまたはテスト・インターフェース回路
５１４ 駆動回路
５１６ ＥＳＤ保護回路
５２０ モード・セレクタ
５２２ チップ間入出力パッド
５２４ Ｉ／Ｏまたはテスト・インターフェース回路
５３０ チップ間入出力パッド
５３２ ＥＳＤ保護回路
５４０ 入出力パッド
５５０ 外部ソース
５５２ テスト・プローブまたはニードル
５５４ プローブ・カード
５６０ 組合わせチップ
５６２ 組合わせチップ間入出力パッド
６００ 第１の集積回路チップ
６０５ Ｉ／Ｏまたはテスト入出力パッド
６１０ チップ間入出力パッド
６１５ 第２の集積回路チップ
６２０ 外部入出力パッド
６２５ チップ間入出力パッド
６３０ テスト入出力パッド
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04
Claims (43)
- 【請求項１】 第１の集積回路チップと１つ以上の第２
の集積回路チップとを含む多重配線集積回路チップ構造
において、 前記第１の集積回路チップが、前記１つ以上の第２の集
積回路チップへ物理的かつ電気的に接続され、 前記内部回路へ刺激を与えて応答するため、前記第１お
よび第２の集積回路チップの内部回路と前記第１の集積
回路チップの内部回路へ接続された入出力回路との間で
選択的に通信するように、前記第１の集積回路チップ
が、前記１つ以上の第２の集積回路チップへ接続された
チップ間インターフェース回路を持ち、 前記第２の集積回路チップの各々が、前記第２の集積回
路チップへ接続された外部回路と通信しかつ前記第２の
集積回路チップを静電気放電電圧から保護する入出力イ
ンターフェース回路を有し、 前記チップ間インターフェース回路が、 前記第２の集積回路チップと前記第１の集積回路チップ
との各々間に電気信号を伝送する内部インターフェース
回路と、 入出力パッドへ接続された第１の端子と前記第１の集積
回路チップの内部回路へ接続された第２の端子と入出力
回路へ接続された第３の端子とを持つモード選択スイッ
チと、 多重チップ動作中は前記内部インターフェース回路の出
力を前記第１の集積回路チップの内部回路へ選択的に接
続し、かつ単一チップ動作中は前記内部インターフェー
ス回路の出力を前記入出力回路へ接続するモード・セレ
クタと、を備えるチップ構造。 - 【請求項２】 前記第２の集積回路チップの各々が、前
記内部回路へ刺激を与えて応答するように前記第１およ
び第２の集積回路チップの内部回路と及び前記第２の集
積回路チップの内部回路へ接続された入出力回路との間
で選択的に通信するように前記第１の集積回路チップへ
接続されたチップ間インターフェース回路を、更に有す
る請求項１記載のチップ構造。 - 【請求項３】 前記第２の集積回路チップの各々の内部
回路と、各々の第２の集積回路チップの各内部回路へ接
続された入出力回路との間に選択的に通信して前記内部
回路へ刺激を与え応答するように、前記第２の集積回路
チップの各々が、他の前記第２の集積回路チップの各々
へ接続されたチップ間インターフェース回路を更に有す
る請求項１記載のチップ構造。 - 【請求項４】 前記第１の集積回路チップが配線手段に
より前記第２の集積回路チップの各々へ物理的に接続さ
れ、前記第１および第２の集積回路チップが、前記配線
手段の同じ側および前記配線手段の反対側の１つ以上に
実装される請求項１記載のチップ構造。 - 【請求項５】 前記入出力回路が、 外部の入出力ソースへに対する接続と、 前記第１および第２の集積回路チップを静電気放電電圧
から保護するＥＳＤ保護回路と、を含む請求項１記載の
チップ構造。 - 【請求項６】 前記外部入出力ソースが、テストおよび
バーン・インの間、一時的に接続される外部テスト回路
を含む請求項５記載のチップ構造。 - 【請求項７】 前記チップ間インターフェース回路が、
静電気放電保護回路を持たない請求項１記載のチップ構
造。 - 【請求項８】 前記チップ間インターフェース回路が、
静電気放電保護回路を持つ請求項１記載のチップ構造。 - 【請求項９】 前記モード・スイッチが、 内部回路へ接続されたドレーン端子と、取付けられた集
積回路チップへ接続された入出力パッドへ接続されたソ
ース端子と、前記モード・セレクタへ接続された第１の
ゲート端子と、第２のゲート端子と、を持つ第１の通過
スイッチと、 内部回路へ接続されたドレーン端子と、前記取付けられ
た集積回路チップへ接続された入出力パッドへ接続され
たソース端子と、第１のゲート端子と、前記モード・セ
レクタへ接続された第２のゲート端子と、を持つ第２の
通過スイッチと、 前記モード・セレクタへ接続された入力端子と、前記第
１の通過スイッチの第２のゲート端子と前記第２の通過
スイッチの第１のゲート端子とへ接続された出力端子
と、を持つインバータ回路と、 静電気放電保護回路と、を含む請求項１記載のチップ構
造。 - 【請求項１０】 前記第１および第２の通過スイッチ
が、前記第１および第２の通過スイッチの第１のゲート
端子であるＮＭＯＳトランジスタのゲートと、前記第１
および第２の通過スイッチの第２のゲート端子であるＰ
ＭＯＳトランジスタのゲートとに並列に接続されたＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとからなる請
求項９記載のチップ構造。 - 【請求項１１】 前記モード・スイッチが、 前記内部回路へ接続されたドレーン端子と、取付けられ
た集積回路チップへ接続された入出力パッドへ接続され
たソース端子と、前記モード・セレクタへ接続された第
１のゲート端子と、第２のゲート端子と、を持つ第１の
通過スイッチと、 前記内部回路へ接続されたドレーン端子と、前記取付け
られた集積回路チップへ接続された入出力パッドへ接続
されたソース端子と、前記入出力パッドへ取付けられた
静電気放電保護回路と、第１のゲート端子と、前記モー
ド・セレクタへ接続された第２のゲート端子と、を持つ
第２の通過スイッチと、 前記モード・セレクタへ接続された入力端子と、前記第
１の通過スイッチの第２のゲート端子および前記第２の
通過スイッチの第１のゲート端子とに接続された出力端
子と、を持つインバータ回路と、 静電気放電保護回路と、を含む請求項１記載のチップ構
造。 - 【請求項１２】 前記第１および第２の通過スイッチ
が、前記第１および第２の通過スイッチの第１のゲート
端子であるＮＭＯＳトランジスタのゲートと、前記第１
および第２の通過スイッチの第２のゲート端子であるＰ
ＭＯＳトランジスタのゲートとに並列に接続されたＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとからなる請
求項１１記載のチップ構造。 - 【請求項１３】 前記モード・スイッチが、 単一チップ動作中は第１の論理状態ジェネレータへ接続
された入出力パッドと、 多重チップ動作中は第２の論理状態ジェネレータへ接続
されたチップ間入出力パッドと、を含む請求項１記載の
チップ構造。 - 【請求項１４】 前記単一チップ動作がテスト動作であ
り、前記入出力パッドがテスト入出力パッドである請求
項１３記載のチップ構造。 - 【請求項１５】 前記第１の集積回路チップ、複数の前
記第２の集積回路チップの１つ、テスト・インターフェ
ース、および別の外部ソースの１つから、モード選択信
号が前記モード・セレクタへ入力される請求項１記載の
チップ構造。 - 【請求項１６】 前記第１および第２の集積回路チップ
の各々が、前記モード・セレクタを介して単一チップ動
作あるいは多重チップ・モードにおいて動作するよう設
定することができる請求項１記載のチップ構造。 - 【請求項１７】 複数の集積回路チップの内部回路間で
通信するように複数の集積回路チップ上に多層において
形成されるチップ間インターフェース回路であって、 これにより、複数の前記集積回路チップが、相互に物理
的かつ電気的に取付けられ、 これにより、各チップ間インターフェース回路が、前記
集積回路チップの１つと該集積回路チップの他の１つと
の間に電気信号を伝送する内部インターフェース回路
と、 前記内部インターフェース回路の出力へ接続された第１
の端子と、前記集積回路チップの前記１つの内部回路へ
接続された第２の端子と、Ｉ／Ｏ回路へ接続された第３
の端子と、制御端子とを持つモード選択スイッチと、 前記制御端子へ接続されて、多重チップ動作中は、前記
内部インターフェース回路の出力を前記集積回路チップ
の前記１つの内部回路へ選択的に接続し、単一チップ動
作中は、前記内部インターフェース回路の出力をＩ／Ｏ
インターフェース回路へ接続するモード・セレクタと、
を含むインターフェース回路。 - 【請求項１８】 複数の前記集積回路チップが、配線手
段により１つ以上の基板へ取付けられる請求項１７記載
のインターフェース回路。 - 【請求項１９】 前記基板が、印刷回路ボード、セラミ
ック基板、ガラス基板、アルミニウム基板、および銅基
板からなるグループから選択され、複数の前記集積回路
チップが前記配線手段の一方の側あるいは反対側に取付
けられる請求項１８記載のインターフェース回路。 - 【請求項２０】 前記Ｉ／Ｏインターフェース回路が、 外部テスト回路へ接続されて該外部テスト回路と通信す
るテスト・インターフェース回路と、 複数の前記集積回路チップを静電気放電電圧から保護す
るＥＳＤ保護回路と、を含む請求項１７記載のインター
フェース回路。 - 【請求項２１】 テストおよびバーン・インの間、前記
テスト・インターフェース回路が、前記外部テスト回路
へ一時的に接続された入出力パッドを介して外部テスト
回路へ接続される請求項２０記載のインターフェース回
路。 - 【請求項２２】 前記Ｉ／Ｏインターフェース回路が、 外部Ｉ／Ｏソースに対する接続と、 複数の前記集積回路チップを静電気放電電圧から保護す
るＥＳＤ保護回路と、含む請求項１７記載のインターフ
ェース回路。 - 【請求項２３】 前記チップ間インターフェース回路
が、静電気放電保護回路を持たない請求項１７記載のイ
ンターフェース回路。 - 【請求項２４】 前記チップ間インターフェース回路が
静電気放電保護回路を持つ請求項１７記載のインターフ
ェース回路。 - 【請求項２５】 前記モード・スイッチが、 前記内部回路へ接続されたドレーン端子と、取付けられ
た集積回路チップへ接続された入出力パッドへ接続され
たソース端子と、前記モード・セレクタへ接続された第
１のゲート端子と、第２のゲート端子と、を持つ第１の
通過スイッチと、 前記内部回路へ接続されたドレーン端子と、取付けられ
た前記集積回路チップへ接続された入出力パッドへ接続
されたソース端子と、第１のゲート端子と、前記モード
・セレクタへ接続された第２のゲート端子と、を持つ第
２の通過スイッチと、 前記モード・セレクタへ接続された入力端子と、前記第
１の通過スイッチの第２のゲート端子と前記第２の通過
スイッチの第１のゲートとへ接続された出力端子とを持
つインバータ回路と、 静電気放電保護回路と、を含む請求項１７記載のインタ
ーフェース回路。 - 【請求項２６】 前記第１および第２の通過スイッチ
が、該第１および第２の通過スイッチの第１のゲート端
子であるＮＭＯＳトランジスタのゲートと、前記第１お
よび第２の通過スイッチの第２のゲート端子であるＰＭ
ＯＳトランジスタのゲートとに並列に接続されたＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタとからなる請求
項２５記載のインターフェース回路。 - 【請求項２７】 前記モード・スイッチが、 前記内部回路へ接続されたドレーン端子と、取付けられ
た前記集積回路チップへ接続された入出力パッドへ接続
されたソース端子と、前記モード・セレクタへ接続され
た第１のゲート端子と、第２のゲート端子と、を持つ第
１の通過スイッチと、 前記内部回路へ接続されたドレーン端子と、取付けられ
た前記集積回路チップへ接続された入出力パッドへ接続
されたソース端子と、前記入出力パッドへ取付けられた
静電気放電保護回路と、第１のゲート端子と、前記モー
ド・セレクタへ接続された第２のゲート端子と、を持つ
第２の通過スイッチと、 前記モード・セレクタへ接続された入力端子と、前記第
１の通過スイッチの第２のゲート端子と前記第２の通過
スイッチの第１のゲートとへ接続された出力端子と、を
持つインバータ回路と、 静電気放電保護回路と、を含む請求項１７記載のインタ
ーフェース回路。 - 【請求項２８】 前記第１および第２の通過スイッチ
が、該第１および第２の通過スイッチの第１のゲート端
子であるＮＭＯＳトランジスタのゲートと、前記第１お
よび第２の通過スイッチの第２のゲート端子であるＰＭ
ＯＳトランジスタのゲート端子とに並列に接続されたＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとからなる
請求項２７記載のインターフェース回路。 - 【請求項２９】 前記モード・スイッチにおいて、 単一チップ動作中は第１の論理状態ジェネレータへ接続
されるＩ／Ｏまたはテスト入出力パッドと、 多重チップなるモード動作中は第２の論理状態ジェネレ
ータへ接続されるチップ間入出力パッドと、を含む請求
項１７記載のインターフェース回路。 - 【請求項３０】 モード選択信号が、前記第１の集積回
路チップ、複数の前記第２の集積回路チップの１つ、テ
スト・インターフェース、および別の外部ソースの１つ
から前記モード・セレクタへ入力される請求項１７記載
のモード・セレクタ。 - 【請求項３１】 多重集積回路チップ構造を形成する方
法であって、 複数の集積回路チップを含む複数の半導体ウェーハ上に
内部回路を同時にしかも個々に形成するステップと、 複数の前記半導体ウェーハ上に入出力回路を同時に形成
するステップと、 複数の前記半導体ウェーハ上にチップ間インターフェー
ス回路を同時に形成することにより、前記チップ間イン
ターフェース回路の形成ステップが、 複数の前記集積回路チップの各々の集積カイロチップ間
の電気信号を前記集積回路チップの相互の集積回路チッ
プに伝送する内部インターフェース回路を形成すること
と、 前記集積回路チップの出力へ接続された第１の端子と複
数の前記集積回路チップの１つの内部回路へ接続された
第２の端子とを持つモード選択スイッチを形成すること
と、 多重チップ動作中は前記内部インターフェース回路の出
力を前記集積回路チップの前記１つの内部回路に選択的
に接続し、単一チップ動作中は前記内部インターフェー
ス回路の出力を前記入出力回路に選択的に接続するモー
ド・セレクタを形成することを含み、 単一チップ動作中は、複数の前記ウェーハ上の前記入出
力回路と入出力インターフェース回路とへ接続されたテ
スト回路に接触し、刺激を与えかつ該テスト回路の応答
を調べるステップと、 複数の前記半導体ウェーハを複数の分離された集積回路
チップへ分離するステップと、 ソケットと接触し、複数の前記分離された集積回路チッ
プに長期間にわたり刺激を与えてバーン・インするステ
ップと、 複数の前記分離された集積回路チップと接触し、刺激を
与え、調べるステップと、 欠陥のある集積回路チップを廃棄するステップと、 前記半導体ウェーハの１つの各機能チップを他の１つ以
上の複数の前記半導体ウェーハの１つ以上の機能チップ
へ取付けるステップと、 前記入出力インターフェース回路と接触し、これに刺激
を与え、形成された多重集積回路チップ構造の応答を調
べるステップと、を含む方法。 - 【請求項３２】 複数の前記半導体ウェーハの前記他の
ウェーハの前記１つ以上の前記１つ以上のチップに対す
る前記半導体ウェーハの１つの前記集積回路チップの各
々の取付けが、複数の前記集積回路チップの各々の間に
配線手段を形成することにより行われ、複数の前記集積
回路チップが、前記配線手段の片側および（または）両
側に取付けられる請求項３１記載の方法。 - 【請求項３３】 前記入出力回路を形成する前記ステッ
プが、 外部Ｉ／Ｏソースに接続されたＩ／Ｏまたはテスト・イ
ンターフェース回路を形成するステップと、 前記第１および第２の集積回路チップを静電気放電電圧
から保護するＥＳＤ保護回路を形成するステップと、を
含む請求項３１記載の方法。 - 【請求項３４】 複数の前記半導体ウェーハの各々にお
ける複数の前記集積回路チップが、異なる種類の半導体
プロセスを用いて作られる請求項３１記載の方法。 - 【請求項３５】 前記Ｉ／Ｏまたはテスト・インターフ
ェース回路との接触が、外部テスト回路を入出力パッド
を介して前記Ｉ／Ｏまたはテスト・インターフェース回
路へ一時的に接続することを含む請求項３３記載の方
法。 - 【請求項３６】 前記チップ間インターフェース回路に
静電気放電保護回路が形成されない請求項３１記載の方
法。 - 【請求項３７】 前記チップ間インターフェース回路に
静電気放電保護回路が形成される請求項３１記載の方
法。 - 【請求項３８】 前記モード・スイッチが、 前記内部回路へ接続されたドレーン端子と、取付けられ
た集積回路チップへ接続された入出力パッドへ接続され
たソース端子と、前記モード・セレクタへ接続された第
１のゲート端子と、第２のゲート端子と、を持つ第１の
通過スイッチと、 前記内部回路へ接続されたドレーン端子と、取付けられ
た前記集積回路チップへ接続された入出力パッドへ接続
されたソース端子と、第１のゲート端子と、前記モード
・セレクタへ接続された第２のゲート端子とを持つ第２
の通過スイッチと、 前記モード・セレクタへ接続された入力端子と、前記第
１の通過スイッチの第２のゲート端子と前記第２の通過
スイッチの第１のゲートとに接続された出力端子とを持
つインバータ回路と、 静電気放電保護回路と、を含む請求項３１記載の方法。 - 【請求項３９】 前記第１および第２の通過スイッチ
が、該第１および第２の通過スイッチの第１のゲート端
子であるＮＭＯＳトランジスタのゲートと、前記第１お
よび第２の通過スイッチの第２のゲート端子であるＰＭ
ＯＳトランジスタのゲートとに並列で接続されたＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタとからなる請求
項３８記載の方法。 - 【請求項４０】 前記モード・スイッチが、 前記内部回路に接続されたドレーン端子と、取付けられ
た前記集積回路チップに接続された入出力パッドに接続
されたソース端子と、前記モード・セレクタに接続され
た第１のゲート端子と、第２のゲート端子とを持つ第１
の通過スイッチと、 前記内部回路に接続されたドレーン端子と、取付けられ
た前記集積回路チップに接続された入出力パッドに接続
されたソース端子と、前記入出力パッドへ取付けられた
静電気放電保護回路と、第１のゲート端子と、前記モー
ド・セレクタへ接続された第２のゲート端子と、を持つ
第２の通過スイッチと、 前記モード・セレクタへ接続された入力端子と、前記第
１の通過スイッチの第２のゲート端子と前記第２の通過
スイッチの第１のゲートとへ接続された出力端子と、を
持つインバータ回路と、 静電気放電保護回路と、を含む請求項３１記載の方法。 - 【請求項４１】 前記第１および第２の通過スイッチ
が、該第１および第２の通過スイッチの第１のゲート端
子であるＮＭＯＳトランジスタのゲートと、前記第１お
よび第２の通過スイッチの第２のゲート端子であるＰＭ
ＯＳトランジスタのゲートとに並列に接続されたＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタとからなる請求
項４０記載の方法。 - 【請求項４２】 前記モード・スイッチにおいて、 単一チップ・モード動作中は第１の論理状態ジェネレー
タへ接続されるＩ／Ｏまたはテスト入出力パッドと、 多重チップ・モード動作中は第２の論理状態ジェネレー
タへ接続されるチップ間入出力パッドと、を含む請求項
３１記載の方法。 - 【請求項４３】 モード選択信号が、前記第１の集積回
路チップ、複数の前記第２の集積回路チップの１つ、テ
スト・インターフェース、および別の外部ソースの１つ
から前記モード・セレクタへ入力される請求項３１記載
の方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
| JP2006080145A (ja) * | 2004-09-07 | 2006-03-23 | Nec Electronics Corp | チップオンチップ型半導体集積回路装置 |
| WO2008087740A1 (ja) * | 2007-01-19 | 2008-07-24 | Liquid Design Systems, Inc. | 半導体装置 |
| JP2011086829A (ja) * | 2009-10-16 | 2011-04-28 | Renesas Electronics Corp | 半導体パッケージ及びその製造方法 |
| KR101190744B1 (ko) | 2010-05-27 | 2012-10-12 | 에스케이하이닉스 주식회사 | 멀티칩 구조를 가지는 반도체 집적 회로 |
| KR101211044B1 (ko) | 2010-05-27 | 2012-12-12 | 에스케이하이닉스 주식회사 | 멀티칩 구조를 가지는 반도체 집적 회로 |
| US8713635B2 (en) | 2004-06-10 | 2014-04-29 | Nec Corporation | Information terminal, setting information distribution server, right information distribution server, network connection setting program and method |
| CN103915430A (zh) * | 2013-01-04 | 2014-07-09 | 黄财煜 | 一种三维芯片堆栈结构 |
| JP2015029106A (ja) * | 2014-08-14 | 2015-02-12 | メジット・アクイジション・コーポレーションＭｅｇｉｔ Ａｃｑｕｉｓｉｔｉｏｎ Ｃｏｒｐ． | 高性能サブシステムの設計および組立体 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118123A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | 半導体集積回路 |
| JPS63126263A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPH047853A (ja) * | 1990-04-25 | 1992-01-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH09127188A (ja) * | 1995-10-02 | 1997-05-16 | Altera Corp | 集積回路を作る方法およびウェハ上のダイを検査するためのシステム |
| JPH10135431A (ja) * | 1996-09-09 | 1998-05-22 | Sanyo Electric Co Ltd | 半導体装置、半導体集積回路装置、フリップフロップ回路、排他的論理和回路、マルチプレクサ及び加算器 |
| JP2000022072A (ja) * | 1998-07-07 | 2000-01-21 | Matsushita Electric Ind Co Ltd | マルチチップモジュール |
-
2002
- 2002-05-07 JP JP2002131172A patent/JP5085829B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58118123A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | 半導体集積回路 |
| JPS63126263A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPH047853A (ja) * | 1990-04-25 | 1992-01-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH09127188A (ja) * | 1995-10-02 | 1997-05-16 | Altera Corp | 集積回路を作る方法およびウェハ上のダイを検査するためのシステム |
| JPH10135431A (ja) * | 1996-09-09 | 1998-05-22 | Sanyo Electric Co Ltd | 半導体装置、半導体集積回路装置、フリップフロップ回路、排他的論理和回路、マルチプレクサ及び加算器 |
| JP2000022072A (ja) * | 1998-07-07 | 2000-01-21 | Matsushita Electric Ind Co Ltd | マルチチップモジュール |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8713635B2 (en) | 2004-06-10 | 2014-04-29 | Nec Corporation | Information terminal, setting information distribution server, right information distribution server, network connection setting program and method |
| JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
| JP2006080145A (ja) * | 2004-09-07 | 2006-03-23 | Nec Electronics Corp | チップオンチップ型半導体集積回路装置 |
| WO2008087740A1 (ja) * | 2007-01-19 | 2008-07-24 | Liquid Design Systems, Inc. | 半導体装置 |
| KR101049640B1 (ko) | 2007-01-19 | 2011-07-14 | 램버스 인코포레이티드 | 반도체 장치 |
| JP2011086829A (ja) * | 2009-10-16 | 2011-04-28 | Renesas Electronics Corp | 半導体パッケージ及びその製造方法 |
| US8456020B2 (en) | 2009-10-16 | 2013-06-04 | Renesas Electronics Corporation | Semiconductor package and method of manufacturing the same |
| KR101211044B1 (ko) | 2010-05-27 | 2012-12-12 | 에스케이하이닉스 주식회사 | 멀티칩 구조를 가지는 반도체 집적 회로 |
| US8487431B2 (en) | 2010-05-27 | 2013-07-16 | Hynix Semiconductor Inc. | Semiconductor integrated circuit having a multi-chip structure |
| KR101190744B1 (ko) | 2010-05-27 | 2012-10-12 | 에스케이하이닉스 주식회사 | 멀티칩 구조를 가지는 반도체 집적 회로 |
| CN103915430A (zh) * | 2013-01-04 | 2014-07-09 | 黄财煜 | 一种三维芯片堆栈结构 |
| TWI483378B (zh) * | 2013-01-04 | 2015-05-01 | Tsai Yu Huang | 三維晶片堆疊結構 |
| JP2015029106A (ja) * | 2014-08-14 | 2015-02-12 | メジット・アクイジション・コーポレーションＭｅｇｉｔ Ａｃｑｕｉｓｉｔｉｏｎ Ｃｏｒｐ． | 高性能サブシステムの設計および組立体 |
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