JP2012156513A - 高性能サブシステムの設計および組立体 - Google Patents

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Abstract

【課題】ＥＳＤ保護回路および入出力回路を持たない構造の集積回路チップ間のチップ間通信を行う多重集積回路チップ構造を提供する。
【解決手段】多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。多重配線集積回路チップ構造は、集積回路チップを相互に物理的かつ電気的に接続するため１つ以上の第２の集積回路チップ３１０へ取付けられた第１の集積回路チップ３０５を有する。
【選択図】図４

Description

本願は、現在米国特許第６，１８０，４２６号として発行された１９９９年３月１日出願の米国特許出願第０９／２５８，９１１号の分割出願である２０００年１２月４日出願の同第０９／７２９，１５２号の一部継続出願である。
本発明は、相互接続された複数のチップ・モジュールへＩＣチップを組立てる組立て構造および方法に関する。特に、本発明は、物理的かつ電気的に接続された多重チップ構造に関する。
埋設されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の製造は、半導体チップ上に個々に形成されるならば、ＤＲＡＭが同じ半導体チップ上の論理ゲート・アレイへ埋設されるときは、ロジックまたはＤＲＡＭの性能を強化するプロセス・パラメータに妥協を要求する。このような妥協は、埋設型ＤＲＡＭの用途を制限してきた。ロジックまたは埋設型ＤＲＡＭの性能を強化するプロセス・パラメータにおける妥協がなければ、製造プロセスは非常に複雑になりかつコスト高になる。更に、埋設型ＤＲＡＭおよびロジックの構造のゆえに、埋設型ＤＲＡＭのバーン・インは不可能であり、かつロジックと共にＤＲＡＭを埋設することは信頼性のある設計解決法ではない。
多重チップ・モジュール構造は、埋設型ＤＲＡＭに役立つ代替策である。密着状態で接続される多重チップでは、ＤＲＡＭチップおよび論理ゲートの性能を最大化するプロセス・パラメータを製造中に適用することができる。「チップ・オン・チップ」構造１００の記述については、図1を参照されたい。このようなチップ・オン・チップ構造は、米国特許第４，４３４，４６５号（Ｆｒｙｅ等）に記載されている。第１の集積回路チップ１０５は、ソルダ・バンプ（ｓｏｌｄｅｒｂｕｍｐ）１１５のエリア・アレイにより、第２の集積回路チップ１１０に対し物理的かつ電気的に取付けられる。ソルダ・バンプ１１５のエリア・アレイを形成するプロセスは、当技術において周知であり、Ｆｒｙｅ等の米国特許第４，４３４，４６５号において論述されている。第２の集積回路チップ１１０は、基板１２０へ物理的に固定される。第２の集積回路チップ１１０と外部回路（図示せず）間の電気的接続部１２５は、ワイヤ・ボンディング部あるいは自動テープ・ボンディング部のいずれかとして形成される。このモジュールは更に、構造体を外部回路を含む次のパッケージ・レベルに固定するボール・グリッド・アレイ１３０を有する。一般に、外装材１３５は、「チップ・オン・チップ」構造１００に対する環境保護を供するため「チップ・オン・チップ」構造１００に載置される。
米国特許第５，４８１，２０５号（Ｆｒｙｅ等）は、「ソルダ・バンプ」をもつ集積回路チップに対する一時的接続あるいはボール・グリッド・アレイなどの接続構造に対するマスキング構造について教示している。一時的接続は、集積回路チップのテスト中に集積回路チップの一時的な接触を許容する。
集積回路チップが形成されるウェーハの取扱いおよび集積回路チップ自体の取扱いは、集積回路チップを静電気放電（ＥＳＤ）電圧に曝させる。第１の集積回路チップ１０５と第２の集積回路チップ１１０との間の接続が比較的短く、正常動作中ＥＳＤ電圧を受けなくても、バーン・インその他の製造中の監視プロセスにおいて第１の集積回路チップ１０５および第２の集積回路チップ１１０に対し保護および必要な駆動容量を提供するために、ＥＳＤ保護回路がチップ間回路内に形成されることが要求される。
米国特許第５，７３１，９４５号および同第５，８０７，７９１号（Ｂｅｒｔｉｎ等）は、多重チップ半導体構造に対するプログラム可能なＥＳＤ保護回路を製造する方法について教示している。各集積回路チップ上の前記チップ間インターフェース回路は、ＥＳＤ保護回路と、ＥＳＤ保護回路を入出力パッドへ選択的に接続するスイッチとで形成される。これにより、複数の同じチップを相互接続し余剰なＥＳＤ防護を除去することを可能にする。
集積回路チップの周辺回路は一般に、標準仕様の要件を満たすように専用化される。これら回路は、比較的長い線路媒体で通信するための比較的高電流および電圧のドライバおよびレシーバを含む。あるいはまた、米国特許第５，４６１，３３３号（Ｃｏｎｄｏｎ等）に示されるように、インターフェースは線路媒体における比較的低電圧を許容するように差動的である。このため、信号の伝送のため２つの入出力パッドを必要とする。
米国特許第５，８１８，７４８号（Ｂｅｒｔｉｎ等）は、個々の集積回路チップへのチップ機能の分割を示している。これにより、回路の最適化を可能にする。この場合、ＥＥＰＲＯＭは１つの集積回路チップ上にあり、ドライバおよびデコーダは別の集積回路チップ上にある。これらチップは、対面関係に配置されて圧力応答自己インターロック型のマイクロ・コネクタで固定される。
図２および図３は、ウェーハ上に構成された複数の「チップ・オン・チップ」構造１００を示している。シリコン・ウェーハ上の第１の集積回路チップの形成は示されない。第１の集積回路チップは、ウェーハ上でテストされ、機能しないチップが見つけられる。ウェーハは、個々のチップへ分けられる。機能する第１の集積回路チップ１０５は、ウェーハ２００上の第２の集積回路チップ１１０に載置された「フリップ・チップ」である。ウェーハ２００は次に「チップ・オン・チップ」構造１００へ分けられる。この「チップ・オン・チップ」構造１００は次に、先に述べたようにマイクロに載置される。
本発明の目的は、構造体の集積回路チップ間の通信がＥＳＤ保護回路および入出力回路を持たない多重集積回路チップ構造を提供することにある。このチップ間通信は、最小限の電気負荷を持つ内部回路間である。
本発明の別の目的は、組立ておよびテスト中にテスト・システムと通信するよう設計されたＥＳＤ保護回路および入出力回路を有するインターフェース回路をテストするため集積回路の内部回路を選択的に接続する回路を提供することにある。
本発明の他の目的は、単一チップ・モード動作あるいは多チップ・モード動作のいずれかの２つの経路の１つに集積回路チップの内部回路を選択的に接続する回路を提供することにある。
上記および他の目的を達成するため、多重接続集積回路チップ構造は、１つ以上の集積回路チップに物理的かつ電気的に接続された第１の集積回路チップを有する。集積回路チップは、ソルダ・バンプのエリア・アレイによって相互に接続される。第１の集積回路チップは、第１および第２の集積回路チップの内部回路とテスト回路間に通信する１つ以上の第２の集積回路チップに接続されたチップ間インターフェース回路を有する。テスト回路は、第１の集積回路チップの内部回路に接続されて、テスト手順の間刺激を与え内部回路に応答する。更に、第１の集積回路チップは、必要に応じて、１つのチップ・モードで動作させられるように設定することができる。
第２の集積回路チップは、第２の集積回路チップに接続された外部回路と通信しかつこの第２の集積回路チップを静電気放電電圧から保護する入出力インターフェース回路を有する。更に、第２の集積回路チップは、チップの内部回路間およびテスト回路と通信する第１の集積回路チップおよび相互に接続されたチップ間インターフェース回路を有する。テスト回路は、第２の集積回路チップの内部回路に接続されてテストおよびバーン・イン手順の間内部回路へ刺激を与えかつこの内部回路からの応答を与える。
チップ間インターフェース回路は、１つの集積回路チップの内部回路間の電気信号を別の集積回路チップへ伝送するチップ間インターフェース回路を有する。このチップ間インターフェース回路は更に、１つの集積回路チップと別の集積回路チップの内部回路間を選択的に接続し、あるいはスタンドアロン動作またはインターフェース回路をテストする接続を含む１つのチップ・モードで動作するモード選択スイッチを有する。モード・スイッチに対するモード選択信号は、チップに対し外部のものである。この信号は、集積回路チップの別の１つ、あるいは基板、あるいはテスト・インターフェース、あるいは他の外部ソースからのものである。モード・スイッチは、３つの端子と１つの制御端子とを有する。第１の端子は、内部インターフェース回路の１つの出力と、内部回路に接続された第２の端子と、入出力端子に接続された第３の端子とに接続される。モード・セレクタの状態は、第１の端子と内部インターフェース回路の出力、第２の端子と内部回路、および第３の端子とテスト・インターフェースまたは他のインターフェース間の接続を決定する。多重チップ・モード動作の間、第１の端子は、２つの集積回路の内部回路がそれらの各内部インターフェースを介して接続されるように第２の端子に接続される。１つのチップ・モード動作の間、内部回路は入出力インターフェースに接続される。例えば、テストとバーン・インの間、入出力インターフェースが外部のテスト回路に接続する。
第１の集積回路チップは、第１の種類の半導体プロセスを用いて作ることができ、第２の集積回路チップは第１の種類の半導体プロセスと互換し得ない第２の種類の半導体プロセスで作られ、、、などである。一例として、第１の集積回路チップはメモリのアレイであり得、第２の集積回路チップは、メモリ・セルのアレイのプロセスと互換でないプロセスで形成された電子回路を含むことになる。あるいはまた、第２の集積回路チップはメモリ・セルのアレイであり、第１の集積回路チップは、メモリ・セルのアレイのプロセスと互換でないプロセスで形成された電子回路を含む。他の集積回路チップは、他の方法で作ることもできる。第１の集積回路チップをその最適な半導体プロセスを用いて作り、第２の集積回路チップをその最適な半導体プロセスを用いて作り、次に第１および第２の集積回路チップを本発明により接合することで、最小のコストで最大の性能を持つ多重チップ集積回路構造を生成する。
従来技術の「チップ・オン・チップ」構造を示す断面図である。 従来技術の半導体ウェーハ上に形成された「チップ・オン・チップ」構造の平面図である。 従来技術の半導体ウェーハ上に形成された「チップ・オン・チップ」構造の断面図である。 「チップ・オン・チップ」構造の各チップに含まれる回路である本発明の「チップ・オン・チップ」構造を概略的に示す断面図である。 本発明のチップ間インターフェース回路を示す概略図である。 本発明のチップ間インターフェース回路を示す概略図である。 本発明のチップ間インターフェース回路を示す概略図である。 本発明のチップ間インターフェース回路を示す概略図である。 本発明のチップ間インターフェースの実施の形態を示す概略図である。 本発明のチップ間インターフェースの実施の形態を示す概略図である。 本発明のチップ間インターフェースの別の実施の形態を示す概略図である。 本発明のチップ間インターフェースの別の実施の形態を示す概略図である。 本発明のテスト・パッドおよびチップ間入出力パッドを示す図４の第１および第２の集積回路チップの平面図である。 本発明のテスト・パッドおよびチップ間入出力パッドを示す図４の第１および第２の集積回路チップの平面図である。 本発明のプロセスを用いて作ることができる多重チップ・モジュールの事例を示す図である。 本発明のプロセスを用いて作ることができる多重チップ・モジュールの事例を示す図である。 本発明のプロセスを用いて作ることができる多重チップ・モジュールの事例を示す図である。 本発明のプロセスを用いて作ることができる多重チップ・モジュールの事例を示す図である。
本発明のプロセスおよび構造は、多重チップ・モジュールの任意の形式のフォーマットまで拡張することができる。例えば、２つないしは少数のチップ７２および７４が、図１５に示されるように、ボール・グリッド・アレイ基板７６の同じ側に実装される。ボール・グリッド・アレイ７６は、基板７８へ取付けられた状態で示される。この基板は、積層状の印刷回路ボードでよく、あるいはセラミック、ガラス、アルミニウム、銅または任意の種類の基板でよい。図１６ないし図１８は、多重チップの他の形態例を示している。これら事例の全てにおいて、図示された２つ以上のチップを一緒に接続することができる。下記の図面は、「チップ・オン・チップ」構造を示している。当業者には、本発明が示されるいずれの事例にも限定されるべきでなく、多重チップ・モジュールの任意の形式のフォーマットへ拡張され応用され得ることが理解されよう。
「チップ・オン・チップ」構造３００が図４に示される。第１の集積回路チップ３０５は、例えば先に述べたように、ソルダ・バンプ３１５のエリア・アレイにより第２の集積回路チップ３１０へ取付けられる。第２の集積回路チップ３１０は、モジュール３２０へ物理的に固定される。電気的接続３２５は、ワイヤ・ボンドあるいはＴＡＢボンドのいずれかである。モジュール３２０は、モジュール内の「チップ・オン・チップ」構造を次にレベルの電子的パッケージへ取付けるボール・グリッド・アレイ３３０を有する。２つ以上のチップがこのように接続されること、およびチップがボール・グリッド・アレイ３３０の同じ側あるいは反対側に接続されることが理解されよう。
第１の集積回路チップ３０５は、この第１の集積回路チップ３０５の電子機能素子である内部回路３３５を有する。内部回路３３５は、ＤＲＡＭ、ロジック、その他の集積回路でよい。同様に、第２の集積回路チップ３１０は内部回路３６５を有する。この内部回路３６５は、第２の集積回路チップ３１０の電子機能素子である。これらの内部回路もまた、ＤＲＡＭ、ロジック、その他の集積回路でよい。第１の集積回路チップ３０５の内部回路３３５と第２の集積回路チップ３１０の内部回路３６５間に、あるいは外部テスト・システムへ信号を送るため、内部回路３３５はチップ間インターフェース回路３４０へ接続される。このチップ間インターフェース回路３４０は、入出力パッド３４５を介してソルダ・バンプ３１５のエリア・アレイへ、またこれにより第２のチップ３１０へ接続される。このような接続は、第１の集積回路チップ３０５が第２の集積回路チップ３１０に対して実装されるとき、多重チップ・モード動作の間機能する。これら入出力パッド３４５は、静電気放電（ＥＳＤ）回路あるいは駆動回路を含まない。この入出力パッド３４５は、他のチップ、基板あるいは他の配線媒体へボンディングするため多重チップにおいて使用される。
単一チップ動作モードの場合、チップ間インターフェース回路３４０は、スタンドアロン性能のためのＥＳＤ回路と駆動回路とを有する入出力パッド３５５へボンディングされる。このボンディングは、基板または任意の他の第２レベルのチップ・キャリアに対するワイヤ・ボンディング、ソルダ・ボンディング、あるいは他の任意の配線手段による。入出力パッド３５５は、入出力またはテスト・インターフェース３５０へ接続する。
第１の集積回路チップ３０５に対するモード・セレクト線３９０は、モード・セレクト入出力パッド３９１および３９２に適切な論理レベルを置くことによって得られる。第１の集積回路チップ３０５が単一チップ・モードで動作しているとき、モード・セレクト入出力パッド３９１はスタンドアロン性能に対する第１の論理レベルにされる。システムの設計者は、モード・セレクタを論理レベル（０）を生じ得る（印刷回路ボードなどからの）外部ソースへ接続することもできる。
第１の集積回路チップ３０５が多重チップ動作のため第２の集積回路チップ３１０へ実装されるとき、モード・セレクト線３９０がモード・セレクト入出力パッド３９２を介して第２の論理レベル（１）にされる。この第２の論理レベル（１）は、供給電源電圧ソースＶDDに等しい電圧であり、モード・セレクト入出力パッド３９２をソルダ・ボール３９４を介して第２の集積回路チップ３１０におけるモード・セレクト入出力パッド３９３へ接続することによって得られる。このモード・セレクト入出力パッド３９３は、供給電源電圧ソースＶDDへ直接接続されて第２の論理レベル（１）を得る。モード・セレクト線３９０が第２の論理レベル（１）にあるとき、チップ間インターフェース回路３４０は、先に述べたように、内部回路３３５の信号を第２の集積回路チップ３１０に対する入出力パッド３４５へ伝送する。
モード・セレクト信号がチップに対し外部であることを強調しなければならない。テストおよびバーン・インのような単一チップ・モードの間、モード・セレクト信号はそれぞれテスト・プローブおよびバーン・イン・ソケットからのものである。モード・セレクト入出力パッドに対するこれら信号は、先に述べたように、パッドを第１の論理レベル（１）にさせる。組立て後、回路が動作状態にあるとき、モード・セレクト信号は、内部回路の信号を例えば他のチップの１つに対する出力パッドへ伝送させるように直接他のチップあるいは基板から入り得る。あるいはまた、単一チップ動作は、モード・セレクタを単一チップ・モードへ設定することにより、組立て後も依然として選択され得る。このような概念の利点は、本発明の設計を有するチップの用途を多くの目的に供するように広げることである。このことは、設計の商業的価値およびコスト効率を強化する。
第２の集積回路チップ３１０の内部回路３６５もまた、チップ間インターフェース回路３６０へ接続される。チップ間インターフェース回路３６０は、入出力パッド３７０へ、従ってソルダ・バンプ３１５のエリア・アレイを介して第２の集積回路チップ３１０へ接続される。チップ間インターフェース回路３６０は、Ｉ／Ｏまたはテスト・インターフェース回路３７５へ接続される。
第２の集積回路チップ３１０の内部回路３６５は、入出力インターフェース３８５へ接続される。この入出力インターフェースは、ボンド・ワイヤ３２５を介してモジュール３２０へ接続される入出力パッド３９５へ接続される。この入出力インターフェースは、内部回路３６５と、ボール・グリッド・アレイ３３０に対し、従ってワイヤ・ボンド３２５に対して次のパッケージ・レベルを介して取付けられた外部回路との間に信号を伝送する回路を提供する。
第２の集積回路チップ３１０は、テスト・システムのテスト・プローブまたはニードルを入出力パッド３９５およびテスト入出力パッド３７７と接触させることにより、第２の集積回路チップ３１０を含むウェーハの分離に先立ってテストされる。ウェーハを個々の第２の集積回路チップ３１０へ切断した後、個々の第２の集積回路チップ３１０はバーン・イン装置において実装される。このバーン・イン装置は再び、入出力パッド３９５およびテスト入出力パッド３７７と接触させられて第２の集積回路チップ３１０の回路に対してストレス信号（ｓｔｒｅｓｓｉｎｇｓｉｇｎａｌ）を生じる。次に、第１の集積回路チップ３０５が第２の集積回路チップ３１０に実装されるとき、「チップ・オン・チップ」組立体３００全体の動作が、テスト・プローブすなわち接点をボール・グリッド・アレイ３３０へ当てることによって検証される。テスト・プローブからの信号は、入出力パッド３９５に対するボンド・ワイヤ３２５を介して「チップ・オン・チップ」組立体３００全体の回路間へ送られる。
第２の集積回路チップ３１０のモード・セレクト線３８０は、モード・セレクト入出力パッド３８１および３８２に適切な論理レベルを置くことによって得られる。第２の集積回路チップ３１０がウェーハのテストあるいはバーン・イン中のダイ・テストの間テスト・システムと接触状態にあるとき、モード・セレクト入出力パッド３８１が第１の論理レベル（０）にさせられて、チップ間インターフェース回路３６０に内部回路３６５とＩ／Ｏまたはテスト・インターフェース回路３７５との間に信号を伝送させる。テスト信号は、次に、先に述べたように、Ｉ／Ｏまたはテスト・インターフェース回路３７５とテスト入出力パッド３７７との間へ送られる。再び、モード・セレクト信号がチップ外部から、すなわち、例えばテスト・フェーズにおけるテスト・プローブまたはバーン・イン・ソケットからのものであることが判る。
第１の集積回路チップ３０５が第２の集積回路チップ３１０へ実装され多重チップ・モードが要求されるとき、モード・セレクト線３８０はモード・セレクト入出力パッド３８２を介して第２の論理レベル（１）にされる。この第２の論理レベル（１）は、モード・セレクト入出力パッド３８２をソルダ・ボール３８４を介して第２の集積回路チップ３１０のモード・セレクト入出力パッド３８３へ接続することによって得られる。モード・セレクト入出力パッド３８３は、供給電源電圧ソースへ直接接続されて第２の論理レベル（１）を得る。モード・セレクト線３８０が第２の論理レベル（１）にあるとき、チップ間インターフェース回路３６０は、先に述べたように、内部回路３６５の信号を第１の集積回路チップ３０５に対する入出力パッド３７０へ送る。このモード・セレクト信号は、回路の動作の間中基板からあるいは他のチップからのものである。
入出力インターフェース３８５は、内部回路３６５に接続された入出力バッファ３８９を有する。入出力バッファ３８９は、内部回路３６５の信号レベルを外部回路の信号レベルへ、また外部回路の信号レベルを内部回路３６５の信号レベルへ変換するのに必要なドライバまたはレシーバのいずれかである。この入出力バッファは、入出力パッド３９５へ、およびＥＳＤ保護回路３８７へ接続される。ＥＳＤ保護回路３８７は、過剰のＥＳＤ電圧をクランプして、外部環境から入出力パッド３９５と接触させられるＥＳＤ電圧からの入出力バッファ３８９および内部回路３６５に対する破壊を防止する。
図５ないし図６は、本発明の主要な特徴、すなわち２つの代替的な入出力経路を提供することを示している。１つのＩ／Ｏ経路は、静電気放電（ＥＳＤ）保護回路と駆動回路とを有し、他の経路は余計な負荷を持たない。この２つの経路の一方はモード・スイッチにより選択される。
図５および図８は、図４の第１の集積回路チップ３０５のチップ間インターフェース回路３４０と入出力またはテスト・インターフェース３５０の接続を略図的に示している。図５は、第１の集積回路チップの内部回路４００内に生じる信号の経路を示し、図８は外部で生じ第１の集積回路チップの内部回路４６２により受取られる信号の経路を示している。
次に図５において、チップ間インターフェース回路３４０は、モード・スイッチ４０２とモード・セレクタ４０４とからなる。第１の集積回路チップの内部回路から生じる信号４００は、モード・スイッチ４０２の第１の端子へ接続される。モード・スイッチ４０２の第２の端子は、先に述べたように、第１の集積回路チップの入出力パッドへ、従って第２の集積回路チップの内部回路あるいは他の外部回路へ直接接続される。モード・スイッチ４０２の第３の端子は、入出力またはテスト・インターフェース３５０へ接続される。入出力またはテスト・インターフェース３５０は、入出力パッド４１２へ、次いでテスト・プローブまたはバーン・イン・ソケット、あるいは他の外部プローブおよびＥＳＤ保護回路４１４へ接続された駆動回路４１０からなっている。ＥＳＤ保護回路４１４は、図４のＥＳＤ保護回路３８７として動作し、過剰ＥＳＤ電圧をクランプして、製造、組立て、テストおよびスタンドアロン動作のための第１の集積回路チップを含むウェーハの処理中の破損から入出力またはテスト・インターフェース回路３５０を保護する。
モード・スイッチ４０２の制御端子は、モード・セレクタ４０４へ接続されてチップ間インターフェース回路３４０の機能を制御する。モード・セレクタに対する信号は、基板、第２の集積回路チップ、テスト・プローブ、バーン・イン・ソケット、その他の外部ソースからのものである。モード・セレクタ４０４が第１の論理レベル（０）にあるとき、第１の集積回路チップの内部回路４００は入出力またはテスト・インターフェース３５０へ接続される。モード・セレクタ４０４が第２の論理レベル（１）にあるとき、第１の集積回路チップの内部回路４００は、入出力４０８へ、従って第２の集積回路チップの内部回路へ接続される。モード・セレクタ４０４は、第１の集積回路チップを含むウェーハのテスト手順の間、あるいはスタンドアロン動作の間、第１の状態へ設定される。反対に、モード・セレクタ４０４が「チップ・オン・チップ」構造の多重チップ・モードの間は第２の論理状態へ設定される。
図８において、第２の集積回路チップの内部回路または他の外部ソースで生じる信号は、第１の集積回路のチップ・パッド４５４へ送られる。チップ・パッド４５４は、モード・スイッチ４５６の第１の端子へ接続される。入出力またはテスト・インターフェース３５０は、モード・スイッチ４５６の第２の端子へ接続される。モード・スイッチ４５６の第３の端子は、第１の集積回路チップの内部回路４６２へ接続される。モード・スイッチ４５６の制御端子は、モード・スイッチ４５８へ接続されてチップ間インターフェース回路３４０の機能を制御する。モード・スイッチに対する信号は、基板、第２の集積回路チップ、テスト・プローブまたはバーン・イン・ソケット、あるいは他の外部ソースからのものである。モード・スイッチ４５８の制御端子が第１の論理状態（０）にあるならば、入出力またはテスト・インターフェース３５０は第１の集積回路チップの内部回路へ接続される。反対に、モード・セレクタ４５８の制御端子が第２の論理状態（１）にあるならば、第１の集積回路チップのチップ・パッド４５４と、従って第２の集積回路チップの内部回路とは、第１の集積回路チップの内部回路へ接続される。
先に述べたように、モード・セレクタ４５８は、第１の集積回路チップを含むウェーハのテスト手順の間、あるいはスタンドアロン動作の間は第１の論理状態へ設定され、「チップ・オン・チップ」構造の多重チップ動作の間は第２の論理状態へ設定される。
図６および図７は、図４のチップ間インターフェース回路３６０と、第２の集積回路チップ３１０のＩ／Ｏまたはテスト・インターフェース回路３７５との接続を略図的に示している。図７は、第２の集積回路チップの内部回路４３０内で生じた信号の経路を示し、図６は、外部で生じて第２の集積回路チップの内部回路４３２により受取られる信号の経路を示している。
図６は、信号が第１の集積回路チップまたは他の外部ソースで生じて第２の集積回路チップの入出力パッド４２２へ送られる事例を示している。入出力パッド４２２は、モード・スイッチ４２４の第１の端子へ接続される。Ｉ／Ｏまたはテスト・インターフェース回路３７５は、モード・スイッチ４２４の第２の端子へ接続される。モード・スイッチ４２４の第３の端子は、第２の集積回路チップの内部回路４３０へ接続される。モード・スイッチ４２４の制御端子は、先に述べたように動作するモード・セレクタ４２６へ接続される。モード・セレクタに対する信号は、基板、第１の集積回路チップ、テスト・プローブまたはバーン・イン・ソケット、その他のソースからのものである。モード・セレクタが第１の論理状態（０）にあるならば、外部のテスト・システムまたは他のＩ／Ｏソースからのテスト信号は、Ｉ／Ｏまたはテスト・インターフェース回路３７５を介して第２の集積回路チップの内部回路４３０へ送られる。あるいはまた、モード・セレクタ４２６が第２の論理状態（１）にあるならば、第１の集積回路チップの内部回路からの信号は、入出力パッド４２２を介して第２の集積回路チップの内部回路４３０へ接続される。再び、先に述べたように、モード・セレクタ４２６は、テスト手順あるいは単一チップ・モードの間は第１の論理状態へ設定され、多重チップ・モード動作の間は第２の論理状態へ設定される。
Ｉ／Ｏまたはテスト・インターフェース回路は、図８において述べたものと類似している。テスト・プローブまたはバーン・イン・ソケットのような外部のテスト・システムで生じるテストまたはＩ／Ｏ信号は、テストまたは入出力パッド４１６へ印加される。テストまたは入出力パッド４１６は、レシーバ４２０とＥＳＤ保護回路４１８とに接続される。レシーバ４２０は、テスト信号を第２の集積回路チップの内部回路４３０により受入れ得る信号レベルへ変換する。ＥＳＤ保護回路４１８は、入出力またはテスト・パッド４１６へ印加されるＥＳＤ電圧をクランプして第２の集積回路チップに対する破損を防止する。
図７は、信号が第２の集積回路チップの内部回路４３２に生じてチップ・パッド４３８を介して第１の集積回路チップへ送られる事例を示している。モード・スイッチ４３６の第１の端子は、第２の集積回路チップの内部回路４３２から信号を受取る。モード・スイッチ４３６の第２の端子はチップ・パッド４３８へ接続される。第３の端子はＩ／Ｏまたはテスト・インターフェース回路３７５へ接続される。制御端子はモード・セレクタ４３４へ接続される。
先に述べたように、第１の集積回路チップ、基板、テスト・プローブまたはバーン・イン・ソケット、あるいは他の外部ソースからの入力を有するモード・セレクタ４３４は、チップ・パッド４３８またはＩ／Ｏまたはテスト・インターフェース回路３７５のいずれかへの内部回路４３２の接続を決定する。モード・セレクタ４３４が第１の論理状態（０）へ設定されるならば、内部回路４３２は、単一チップ・モードになるようにＩ／Ｏまたはテスト・インターフェース回路３７５、テスト・プローブあるいは他の外部ソースへ接続される。あるいはまた、モード・セレクタ４３４が第２の論理状態にあるならば、内部回路４３２は、多重チップ・モードになるように、チップ・パッド４３８を介して第１の集積回路チップの内部回路か、あるいは他の外部の場所へ接続される。
モード・セレクタ４３４は、テスト手順を含む単一チップ動作の間は第１の論理状態へ設定され、多重チップ・システム動作の間は第２の論理状態へ設定される。
図９および図１０は、図４および図５ないし図８に示されたモード・スイッチおよびモード・セレクタの実施の形態見本の構造を示している。当業者には、本発明のモード・スイッチが図９ないし図１２に示される事例に限定されないことが理解されよう。どんな数の形態でもモード・スイッチを作れることが理解されよう。本発明の要点は、選択可能なＩ／Ｏ経路の設計概念である。
図９は、第１または第２の集積回路チップあるいは他の集積回路チップからの内部回路５０８から生じた信号に対するモード・スイッチ５００およびモード・セレクタ５２０を示している。あるいはまた、図１０は、外部で生じ、第１または第２の集積回路チップあるいは他の集積回路チップの内部回路５０８へ送られる信号に対するモード・スイッチ５００およびモード・セレクタ５２０を示している。
まず図９において、モード・スイッチ５００の第１の端子は内部回路５０８へ接続され、モード・スイッチ５００の第２の端子はＩ／Ｏまたはテスト・インターフェース回路５１０へ接続され、モード・スイッチ５００の第３の端子は入出力パッド５３０へ接続される。このため、２つの経路の一方がモード・スイッチにより選択される。モード・スイッチの第２の端子は、単一チップ動作のため使用される駆動回路５１４およびＥＳＤ保護回路５１６を含む経路へ接続する。第３の端子は、多重チップ動作に用いられる余計な負荷のないチップ・パッド５３０に対する経路へ接続する。
前記モード・スイッチは、通過スイッチ５０２、５０４とインバータ５０６とからなる。通過スイッチ５０２は、ｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ５０２ａと、ｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ５０２ｂの並列組合わせである。同様に、通過スイッチ５０４は、ＮＭＯＳトランジスタ５０４ａとＰＭＯＳトランジスタ５０４ｂの並列組合わせである。モード・スイッチ５００の第１の端子、従って内部回路５０８は、通過スイッチ５０２、５０４のドレーンへ接続される。通過スイッチ５０２のソースは、モード・スイッチ５００の第３の端子、従ってチップ間入出力パッド５３０へ接続される。通過スイッチ５０４のソースは、モード・スイッチ５００の第２の端子へ、従ってＩ／Ｏまたはテスト・インターフェース回路５１０へ接続される。ＮＭＯＳトランジスタ５０４ａおよびＰＭＯＳトランジスタ５０４ｂのゲートは、インバータ５０６の出力へ接続される。ＮＭＯＳトランジスタ５０２ａ、ＰＭＯＳトランジスタ５０４ｂのゲートおよびインバータ５０６の入力は、モード・スイッチ５００の制御端子へ、従ってモード・セレクタ５２０へ接続される。
ＥＳＤ保護回路５０７は、テストおよび組立て中にモード・スイッチに対する破損を防止するために付加される。チップが組立てられた後は、ＥＳＤ保護回路はチップの性能に影響を及ぼすことはない。
モード・スイッチ５００の制御端子が第１の論理状態（０）にあるとき、この場合電圧レベルが基板のバイアス電圧ソースＶssのレベルに近づき、通過スイッチ５０４はオンされ、通過スイッチ５０２はオフされる。内部回路は、この時単一チップ動作に設定され、例えば、内部回路はＩ／Ｏまたはテスト・インターフェース回路５１０へ有効に接続される。反対に、モード・スイッチ５００の制御端子が第２の論理状態にあるとき、この場合電圧レベルは供給電源電圧ソースＶDDのレベルに近づき、通過スイッチ５０２はオンされ、通過スイッチ５０４はオフされる。この状態は、内部回路５０８をチップ間入出力パッド５３０へ有効に接続する。このような論理状態においては、余計な電気的負荷は通過スイッチ５０２および通過スイッチ５０４のドレーンから生じる。このような電気的負荷は非常に小さく、従って従来技術より非常に改善された性能が期待できる。
Ｉ／Ｏまたはテスト・インターフェース回路５１０は、駆動回路５１４とＥＳＤ保護回路５１６とからなる。Ｉ／Ｏまたはテスト・インターフェース回路は、図５および図７において述べたように機能する。
モード選択回路は、チップ間入出力パッド５２２と、相互にかつモード・スイッチ５００の制御端子に接続されたＩ／Ｏまたはテスト・インターフェース回路５２４とである。チップ間入出力パッド５２２は、図４において述べたように、ソルダ・バンプ（ｓｏｌｄｅｒｂｕｍｐ）またはボール（ｂａｌｌ）により接合される組合わせるチップ間入出力パッド５６２へ接続される。組合わせチップ間入出力パッド５６２は、組合わせチップ５６０上にあり、供給電源電圧ソースＶDDへ接続されて、多重チップ・モード動作の間モード・スイッチ５００の制御端子へ第２の論理状態を生じる。Ｉ／Ｏまたはテスト入出力パッドは、単一チップ動作の間、外部ソース５５０へ接続される。例えば、テストの間、テスト・プローブまたはニードル５５２は、テスト入出力パッドと接触状態にされる。テスト・プローブまたはニードル５５２は、テスト・システム５５０内のプローブ・カード５５４上で基板バイアス電圧ソースＶssへ接続されて、第１の論理状態をモード・スイッチ５００の制御端子へ与える。外部ソース５５０はまた、基板または印刷回路ボードなどからのものであり得る。
図１０に示された機能的接続については、Ｉ／Ｏ信号が入出力パッド５４０に取付けた外部システムから生じることを除いて、図９に述べたとおりである。この場合、Ｉ／Ｏまたはテスト・インターフェース回路５１０は、レシーバ５１８とＥＳＤ保護回路とからなり、図６および図８において述べたように機能する。
外部回路から生じる信号は、チップ間入出力パッド５３０へ印加され、多重チップ・モード動作中は通過スイッチ５０２を介して内部回路５０８へ送られる。同様に、外部信号は、単一チップ動作中は、Ｉ／Ｏまたはテスト・インターフェース回路５１０から通過スイッチ５０４を介して内部回路５０８へ送られる。
ＥＳＤ負荷が組立て後チップ性能に大きな影響を及ぼすことになるゆえに、入出力パッド５３０へ接続された回路のノード３にはＥＳＤ保護が生じないことが望ましい。しかし、ＥＳＤは、例えば、テストおよび組立て中はこのノードに衝撃を与えるおそれがある。従って、図１１（図９に対応）および図１２（図１０に対応）に示されるように、小さなＥＳＤ保護回路５３２をこのノードに付設してもよい。
図１３は、テスト入出力パッド６０５およびチップ間入出力パッド６１０の配置を示す第１の集積回路チップ６００の平面図を示している。チップ間入出力パッド６１０は、図４のソルダ・ボールまたはバンプ３１５のエリア・アレイを形成する。Ｉ／Ｏまたはテスト入出力パッド６０５は、テスト・システムのテスト・プローブまたはニードルがテスト入出力パッド６０５と有効に接触するように周辺に構成される。
図１４は、チップ間入出力パッド６２５および外部入出力パッド６２０の配置を示す第２の集積回路チップ６１５の平面図を示している。チップ間入出力パッド６２５は、図９のチップ間入出力パッド６１０と組合わせるエリア・アレイを形成する。第１の集積回路チップ６００は、第２の集積回路チップ６１５に対し「対面」状態で実装される。テスト入出力パッド６０５は、第２の集積回路チップ６２５の表面に、シャドウ（ｓｈａｄｏｗ）の状態でなにも有してはならない。
テスト入出力パッド６３０および外部入出力パッド６２０は、第２の集積回路チップ６１５の周辺に形成される。外部入出力パッド６２０は、第１の集積回路チップ６００のシャドウ外に配置されねばならない。テスト入出力パッド６３０は、テスト・システムのテスト・プローブまたはニードルがテスト入出力パッド６３０と接触し得るように有効に配置される。テスト入出力パッド６０５、６３０は、図９および図１０に示されるようにＩ／Ｏまたはテスト・インターフェース回路５１０へ接続される。テスト入出力パッド６０５、６３０は、テスト・システム５５０と、第１の集積回路チップ６００または第２の集積回路チップ６１５との間に刺激および応答信号を伝送する。
本発明についてはその望ましい実施の形態に関して示し記述したが、当業者には、本発明の趣旨および範囲から逸脱することなく形態および細部における種々の変更が可能であることを理解されよう。
以下、本発明の態様を例示しておく。
〔態様１〕第１の集積回路チップと１つ以上の第２の集積回路チップとを含む多重配線集積回路チップ構造において、前記第１の集積回路チップが、前記１つ以上の第２の集積回路チップへ物理的かつ電気的に接続され、前記内部回路へ刺激を与えて応答するため、前記第１および第２の集積回路チップの内部回路と前記第１の集積回路チップの内部回路へ接続された入出力回路との間で選択的に通信するように、前記第１の集積回路チップが、前記１つ以上の第２の集積回路チップへ接続されたチップ間インターフェース回路を持ち、前記第２の集積回路チップの各々が、前記第２の集積回路チップへ接続された外部回路と通信しかつ前記第２の集積回路チップを静電気放電電圧から保護する入出力インターフェース回路を有し、前記チップ間インターフェース回路が、前記第２の集積回路チップと前記第１の集積回路チップとの各々間に電気信号を伝送する内部インターフェース回路と、入出力パッドへ接続された第１の端子と前記第１の集積回路チップの内部回路へ接続された第２の端子と入出力回路へ接続された第３の端子とを持つモード選択スイッチと、多重チップ動作中は前記内部インターフェース回路の出力を前記第１の集積回路チップの内部回路へ選択的に接続し、かつ単一チップ動作中は前記内部インターフェース回路の出力を前記入出力回路へ接続するモード・セレクタと、を備えるチップ構造。
〔態様２〕前記第２の集積回路チップの各々が、前記内部回路へ刺激を与えて応答するように前記第１および第２の集積回路チップの内部回路と及び前記第２の集積回路チップの内部回路へ接続された入出力回路との間で選択的に通信するように前記第１の集積回路チップへ接続されたチップ間インターフェース回路を、更に有する態様１記載のチップ構造。
〔態様３〕前記第２の集積回路チップの各々の内部回路と、各々の第２の集積回路チップの各内部回路へ接続された入出力回路との間に選択的に通信して前記内部回路へ刺激を与え応答するように、前記第２の集積回路チップの各々が、他の前記第２の集積回路チップの各々へ接続されたチップ間インターフェース回路を更に有する態様１記載のチップ構造。
〔態様４〕前記第１の集積回路チップが配線手段により前記第２の集積回路チップの各々へ物理的に接続され、前記第１および第２の集積回路チップが、前記配線手段の同じ側および前記配線手段の反対側の１つ以上に実装される態様１記載のチップ構造。
〔態様５〕前記入出力回路が、外部の入出力ソースへに対する接続と、前記第１および第２の集積回路チップを静電気放電電圧から保護するＥＳＤ保護回路と、を含む態様１記載のチップ構造。
〔態様６〕前記外部入出力ソースが、テストおよびバーン・インの間、一時的に接続される外部テスト回路を含む態様５記載のチップ構造。
〔態様７〕前記チップ間インターフェース回路が、静電気放電保護回路を持たない態様１記載のチップ構造。
〔態様８〕前記チップ間インターフェース回路が、静電気放電保護回路を持つ態様１記載のチップ構造。
〔態様９〕前記モード・スイッチが、内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第１のゲート端子と、第２のゲート端子と、を持つ第１の通過スイッチと、内部回路へ接続されたドレーン端子と、前記取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、第１のゲート端子と、前記モード・セレクタへ接続された第２のゲート端子と、を持つ第２の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第１の通過スイッチの第２のゲート端子と前記第２の通過スイッチの第１のゲート端子とへ接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様１記載のチップ構造。
〔態様１０〕前記第１および第２の通過スイッチが、前記第１および第２の通過スイッチの第１のゲート端子であるＮＭＯＳトランジスタのゲートと、前記第１および第２の通過スイッチの第２のゲート端子であるＰＭＯＳトランジスタのゲートとに並列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる態様９記載のチップ構造。
〔態様１１〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第１のゲート端子と、第２のゲート端子と、を持つ第１の通過スイッチと、前記内部回路へ接続されたドレーン端子と、前記取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記入出力パッドへ取付けられた静電気放電保護回路と、第１のゲート端子と、前記モード・セレクタへ接続された第２のゲート端子と、を持つ第２の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第１の通過スイッチの第２のゲート端子および前記第２の通過スイッチの第１のゲート端子とに接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様１記載のチップ構造。
〔態様１２〕前記第１および第２の通過スイッチが、前記第１および第２の通過スイッチの第１のゲート端子であるＮＭＯＳトランジスタのゲートと、前記第１および第２の通過スイッチの第２のゲート端子であるＰＭＯＳトランジスタのゲートとに並列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる態様１１記載のチップ構造。
〔態様１３〕前記モード・スイッチが、単一チップ動作中は第１の論理状態ジェネレータへ接続された入出力パッドと、多重チップ動作中は第２の論理状態ジェネレータへ接続されたチップ間入出力パッドと、を含む態様１記載のチップ構造。
〔態様１４〕前記単一チップ動作がテスト動作であり、前記入出力パッドがテスト入出力パッドである態様１３記載のチップ構造。
〔態様１５〕前記第１の集積回路チップ、複数の前記第２の集積回路チップの１つ、テスト・インターフェース、および別の外部ソースの１つから、モード選択信号が前記モード・セレクタへ入力される態様１記載のチップ構造。
〔態様１６〕前記第１および第２の集積回路チップの各々が、前記モード・セレクタを介して単一チップ動作あるいは多重チップ・モードにおいて動作するよう設定することができる態様１記載のチップ構造。
〔態様１７〕複数の集積回路チップの内部回路間で通信するように複数の集積回路チップ上に多層において形成されるチップ間インターフェース回路であって、これにより、複数の前記集積回路チップが、相互に物理的かつ電気的に取付けられ、これにより、各チップ間インターフェース回路が、前記集積回路チップの１つと該集積回路チップの他の１つとの間に電気信号を伝送する内部インターフェース回路と、前記内部インターフェース回路の出力へ接続された第１の端子と、前記集積回路チップの前記１つの内部回路へ接続された第２の端子と、Ｉ／Ｏ回路へ接続された第３の端子と、制御端子とを持つモード選択スイッチと、前記制御端子へ接続されて、多重チップ動作中は、前記内部インターフェース回路の出力を前記集積回路チップの前記１つの内部回路へ選択的に接続し、単一チップ動作中は、前記内部インターフェース回路の出力をＩ／Ｏインターフェース回路へ接続するモード・セレクタと、を含むインターフェース回路。
〔態様１８〕複数の前記集積回路チップが、配線手段により１つ以上の基板へ取付けられる態様１７記載のインターフェース回路。
〔態様１９〕前記基板が、印刷回路ボード、セラミック基板、ガラス基板、アルミニウム基板、および銅基板からなるグループから選択され、複数の前記集積回路チップが前記配線手段の一方の側あるいは反対側に取付けられる態様１８記載のインターフェース回路。
〔態様２０〕前記Ｉ／Ｏインターフェース回路が、外部テスト回路へ接続されて該外部テスト回路と通信するテスト・インターフェース回路と、複数の前記集積回路チップを静電気放電電圧から保護するＥＳＤ保護回路と、を含む態様１７記載のインターフェース回路。
〔態様２１〕テストおよびバーン・インの間、前記テスト・インターフェース回路が、前記外部テスト回路へ一時的に接続された入出力パッドを介して外部テスト回路へ接続される態様２０記載のインターフェース回路。
〔態様２２〕前記Ｉ／Ｏインターフェース回路が、外部Ｉ／Ｏソースに対する接続と、複数の前記集積回路チップを静電気放電電圧から保護するＥＳＤ保護回路と、含む態様１７記載のインターフェース回路。
〔態様２３〕前記チップ間インターフェース回路が、静電気放電保護回路を持たない態様１７記載のインターフェース回路。
〔態様２４〕前記チップ間インターフェース回路が静電気放電保護回路を持つ態様１７記載のインターフェース回路。
〔態様２５〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第１のゲート端子と、第２のゲート端子と、を持つ第１の通過スイッチと、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、第１のゲート端子と、前記モード・セレクタへ接続された第２のゲート端子と、を持つ第２の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第１の通過スイッチの第２のゲート端子と前記第２の通過スイッチの第１のゲートとへ接続された出力端子とを持つインバータ回路と、静電気放電保護回路と、を含む態様１７記載のインターフェース回路。
〔態様２６〕前記第１および第２の通過スイッチが、該第１および第２の通過スイッチの第１のゲート端子であるＮＭＯＳトランジスタのゲートと、前記第１および第２の通過スイッチの第２のゲート端子であるＰＭＯＳトランジスタのゲートとに並列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる態様２５記載のインターフェース回路。
〔態様２７〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第１のゲート端子と、第２のゲート端子と、を持つ第１の通過スイッチと、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記入出力パッドへ取付けられた静電気放電保護回路と、第１のゲート端子と、前記モード・セレクタへ接続された第２のゲート端子と、を持つ第２の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第１の通過スイッチの第２のゲート端子と前記第２の通過スイッチの第１のゲートとへ接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様１７記載のインターフェース回路。
〔態様２８〕前記第１および第２の通過スイッチが、該第１および第２の通過スイッチの第１のゲート端子であるＮＭＯＳトランジスタのゲートと、前記第１および第２の通過スイッチの第２のゲート端子であるＰＭＯＳトランジスタのゲート端子とに並列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる態様２７記載のインターフェース回路。
〔態様２９〕前記モード・スイッチにおいて、単一チップ動作中は第１の論理状態ジェネレータへ接続されるＩ／Ｏまたはテスト入出力パッドと、多重チップなるモード動作中は第２の論理状態ジェネレータへ接続されるチップ間入出力パッドと、を含む態様１７記載のインターフェース回路。
〔態様３０〕モード選択信号が、前記第１の集積回路チップ、複数の前記第２の集積回路チップの１つ、テスト・インターフェース、および別の外部ソースの１つから前記モード・セレクタへ入力される態様１７記載のモード・セレクタ。
〔態様３１〕多重集積回路チップ構造を形成する方法であって、複数の集積回路チップを含む複数の半導体ウェーハ上に内部回路を同時にしかも個々に形成するステップと、複数の前記半導体ウェーハ上に入出力回路を同時に形成するステップと、複数の前記半導体ウェーハ上にチップ間インターフェース回路を同時に形成することにより、前記チップ間インターフェース回路の形成ステップが、複数の前記集積回路チップの各々の集積カイロチップ間の電気信号を前記集積回路チップの相互の集積回路チップに伝送する内部インターフェース回路を形成することと、前記集積回路チップの出力へ接続された第１の端子と複数の前記集積回路チップの１つの内部回路へ接続された第２の端子とを持つモード選択スイッチを形成することと、多重チップ動作中は前記内部インターフェース回路の出力を前記集積回路チップの前記１つの内部回路に選択的に接続し、単一チップ動作中は前記内部インターフェース回路の出力を前記入出力回路に選択的に接続するモード・セレクタを形成することを含み、単一チップ動作中は、複数の前記ウェーハ上の前記入出力回路と入出力インターフェース回路とへ接続されたテスト回路に接触し、刺激を与えかつ該テスト回路の応答を調べるステップと、複数の前記半導体ウェーハを複数の分離された集積回路チップへ分離するステップと、ソケットと接触し、複数の前記分離された集積回路チップに長期間にわたり刺激を与えてバーン・インするステップと、複数の前記分離された集積回路チップと接触し、刺激を与え、調べるステップと、欠陥のある集積回路チップを廃棄するステップと、前記半導体ウェーハの１つの各機能チップを他の１つ以上の複数の前記半導体ウェーハの１つ以上の機能チップへ取付けるステップと、前記入出力インターフェース回路と接触し、これに刺激を与え、形成された多重集積回路チップ構造の応答を調べるステップと、を含む方法。
〔態様３２〕複数の前記半導体ウェーハの前記他のウェーハの前記１つ以上の前記１つ以上のチップに対する前記半導体ウェーハの１つの前記集積回路チップの各々の取付けが、複数の前記集積回路チップの各々の間に配線手段を形成することにより行われ、複数の前記集積回路チップが、前記配線手段の片側および（または）両側に取付けられる態様３１記載の方法。
〔態様３３〕前記入出力回路を形成する前記ステップが、外部Ｉ／Ｏソースに接続されたＩ／Ｏまたはテスト・インターフェース回路を形成するステップと、前記第１および第２の集積回路チップを静電気放電電圧から保護するＥＳＤ保護回路を形成するステップと、を含む態様３１記載の方法。
〔態様３４〕複数の前記半導体ウェーハの各々における複数の前記集積回路チップが、異なる種類の半導体プロセスを用いて作られる態様３１記載の方法。
〔態様３５〕前記Ｉ／Ｏまたはテスト・インターフェース回路との接触が、外部テスト回路を入出力パッドを介して前記Ｉ／Ｏまたはテスト・インターフェース回路へ一時的に接続することを含む態様３３記載の方法。
〔態様３６〕前記チップ間インターフェース回路に静電気放電保護回路が形成されない態様３１記載の方法。
〔態様３７〕前記チップ間インターフェース回路に静電気放電保護回路が形成される態様３１記載の方法。
〔態様３８〕前記モード・スイッチが、前記内部回路へ接続されたドレーン端子と、取付けられた集積回路チップへ接続された入出力パッドへ接続されたソース端子と、前記モード・セレクタへ接続された第１のゲート端子と、第２のゲート端子と、を持つ第１の通過スイッチと、前記内部回路へ接続されたドレーン端子と、取付けられた前記集積回路チップへ接続された入出力パッドへ接続されたソース端子と、第１のゲート端子と、前記モード・セレクタへ接続された第２のゲート端子とを持つ第２の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第１の通過スイッチの第２のゲート端子と前記第２の通過スイッチの第１のゲートとに接続された出力端子とを持つインバータ回路と、静電気放電保護回路と、を含む態様３１記載の方法。
〔態様３９〕前記第１および第２の通過スイッチが、該第１および第２の通過スイッチの第１のゲート端子であるＮＭＯＳトランジスタのゲートと、前記第１および第２の通過スイッチの第２のゲート端子であるＰＭＯＳトランジスタのゲートとに並列で接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる態様３８記載の方法。
〔態様４０〕前記モード・スイッチが、前記内部回路に接続されたドレーン端子と、取付けられた前記集積回路チップに接続された入出力パッドに接続されたソース端子と、前記モード・セレクタに接続された第１のゲート端子と、第２のゲート端子とを持つ第１の通過スイッチと、前記内部回路に接続されたドレーン端子と、取付けられた前記集積回路チップに接続された入出力パッドに接続されたソース端子と、前記入出力パッドへ取付けられた静電気放電保護回路と、第１のゲート端子と、前記モード・セレクタへ接続された第２のゲート端子と、を持つ第２の通過スイッチと、前記モード・セレクタへ接続された入力端子と、前記第１の通過スイッチの第２のゲート端子と前記第２の通過スイッチの第１のゲートとへ接続された出力端子と、を持つインバータ回路と、静電気放電保護回路と、を含む態様３１記載の方法。
〔態様４１〕前記第１および第２の通過スイッチが、該第１および第２の通過スイッチの第１のゲート端子であるＮＭＯＳトランジスタのゲートと、前記第１および第２の通過スイッチの第２のゲート端子であるＰＭＯＳトランジスタのゲートとに並列に接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる態様４０記載の方法。
〔態様４２〕前記モード・スイッチにおいて、単一チップ・モード動作中は第１の論理状態ジェネレータへ接続されるＩ／Ｏまたはテスト入出力パッドと、多重チップ・モード動作中は第２の論理状態ジェネレータへ接続されるチップ間入出力パッドと、を含む態様３１記載の方法。
〔態様４３〕モード選択信号が、前記第１の集積回路チップ、複数の前記第２の集積回路チップの１つ、テスト・インターフェース、および別の外部ソースの１つから前記モード・セレクタへ入力される態様３１記載の方法。
７２、７４ チップ
７６ ボール・グリッド・アレイ基板
７８ 基板
３００ 「チップ・オン・チップ」構造
３０５ 第１の集積回路チップ
３１０ 第２の集積回路チップ
３１５ ソルダ・バンプ
３２０ モジュール
３２５ ボンド・ワイヤ
３３０ ボール・グリッド・アレイ
３３５ 内部回路
３４０ チップ間インターフェース回路
３４５ 入出力パッド
３５０ 入出力またはテスト・インターフェース
３５５ 入出力パッド
３６０ チップ間インターフェース回路
３６５ 内部回路
３７０ 入出力パッド
３７５ Ｉ／Ｏまたはテスト・インターフェース回路
３７７ テスト入出力パッド
３８０ モード・セレクト線
３８１ モード・セレクト入出力パッド
３８２ モード・セレクト入出力パッド
３８３ モード・セレクト入出力パッド
３８４ ソルダ・ボール
３８５ 入出力インターフェース
３８７ ＥＳＤ保護回路
３８９ 入出力バッファ
３９０ モード・セレクト線
３９１ モード・セレクト入出力パッド
３９２ モード・セレクト入出力パッド
３９３ モード・セレクト入出力パッド
３９５ 入出力パッド
４００ 内部回路
４０２ モード・スイッチ
４０４ モード・セレクタ
４１０ 駆動回路
４１４ ＥＳＤ保護回路
４１６ テストまたは入出力パッド
４１８ ＥＳＤ保護回路
４２０ レシーバ
４２２ 入出力パッド
４２４ モード・スイッチ
４２６ モード・セレクタ
４３０ 内部回路
４３２ 内部回路
４３４ モード・セレクタ
４３６ モード・スイッチ
４３８ チップ・パッド
４５４ チップ・パッド
４５６ モード・スイッチ
４５８ モード・セレクタ
４６２ 内部回路
５００ モード・スイッチ
５０２ 通過スイッチ
５０４ 通過スイッチ
５０６ インバータ
５０７ ＥＳＤ保護回路
５０８ 内部回路
５１０ Ｉ／Ｏまたはテスト・インターフェース回路
５１４ 駆動回路
５１６ ＥＳＤ保護回路
５２０ モード・セレクタ
５２２ チップ間入出力パッド
５２４ Ｉ／Ｏまたはテスト・インターフェース回路
５３０ チップ間入出力パッド
５３２ ＥＳＤ保護回路
５４０ 入出力パッド
５５０ 外部ソース
５５２ テスト・プローブまたはニードル
５５４ プローブ・カード
５６０ 組合わせチップ
５６２ 組合わせチップ間入出力パッド
６００ 第１の集積回路チップ
６０５ Ｉ／Ｏまたはテスト入出力パッド
６１０ チップ間入出力パッド
６１５ 第２の集積回路チップ
６２０ 外部入出力パッド
６２５ チップ間入出力パッド
６３０ テスト入出力パッド

Claims (20)

  1. 第１の内部回路を備える第１のチップと、
    第２のチップと
    を備える多重チップパッケージであって、
    前記第２のチップは、
    レシーバと該レシーバの第１の端子に接続された第１の静電気放電保護回路とを備えるテスト・インターフェース回路と、
    前記レシーバの第1の端子に接続された第1の信号入出力パッドと、
    前記第１の内部回路に接続された第２の内部回路であって、テスト・インターフェース回路が、前記第１の内部回路と第２の内部回路との間の信号経路中に直接的には入っていない、第２の内部回路と、
    前記信号経路に接続された第２の静電気放電保護回路であって、該第２の静電気放電保護回路が前記第１の静電気放電保護回路よりも小さい、第２の静電気放電保護回路と、
    を備える、多重チップパッケージ。
  2. 請求項1に記載の多重チップパッケージであって、前記第１のチップと第２のチップとの間にメタル・バンプを更に備え、前記信号経路が該メタル・バンプを通る、多重チップパッケージ。
  3. 請求項1に記載の多重チップパッケージであって、前記第１のチップと第２のチップとの間にソルダを更に備え、前記信号経路が該ソルダを通る、多重チップパッケージ。
  4. 請求項1に記載の多重チップパッケージにおいて、前記第２のチップは、前記レシーバの第２の端子と接続された第１の端子と前記信号経路に接続された第２の端子とを有する通過スイッチを更に備える、多重チップパッケージ。
  5. 請求項1に記載の多重チップパッケージであって、前記第２のチップの第２の信号入出力パッドに接続されたモジュールを更に備え、前記第２のチップは、入出力バッファと該入出力バッファの端子に接続された第３の静電気放電保護回路とを更に備え、前記第２の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
  6. 請求項５に記載の多重チップパッケージであって、前記第２の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
  7. 請求項５に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第１のチップと第２のチップが前記モジュールの上にある、多重チップパッケージ。
  8. 請求項1に記載の多重チップパッケージであって、前記第１のチップの第２の信号入出力パッドに接続されたモジュールを更に備え、前記第１のチップは、入出力バッファと該入出力バッファの端子に接続された第３の静電気放電保護回路とを更に備え、前記第２の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
  9. 請求項８に記載の多重チップパッケージであって、前記第２の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
  10. 請求項８に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第１のチップと第２のチップが前記モジュールの上にある、多重チップパッケージ。
  11. 第１の内部回路を備える第１のチップと、
    第２のチップと
    を備える多重チップパッケージであって、
    前記第２のチップは、
    ドライバと該ドライバの第１の端子に接続された第１の静電気放電保護回路とを備えるテスト・インターフェース回路と、
    前記ドライバの第1の端子に接続された第1の信号入出力パッドと、
    前記第1の内部回路に接続された第２の内部回路であって、テスト・インターフェース回路が、前記第1の内部回路と第２の内部回路との間の信号経路中に直接的には入っていない、第２の内部回路と、
    前記信号経路に接続された第２の静電気放電保護回路であって、該第２の静電気放電保護回路が前記第１の静電気放電保護回路よりも小さい、第２の静電気放電保護回路と、
    を備える、多重チップパッケージ。
  12. 請求項１1に記載の多重チップパッケージであって、前記第１のチップと第２のチップとの間にメタル・バンプを更に備え、前記信号経路が該メタル・バンプを通る、多重チップパッケージ。
  13. 請求項１1に記載の多重チップパッケージであって、前記第１のチップと第２のチップとの間にソルダを更に備え、前記信号経路が該ソルダを通る、多重チップパッケージ。
  14. 請求項１1に記載の多重チップパッケージにおいて、前記第２のチップは、前記ドライバの第２の端子と接続された第１の端子と前記信号経路に接続された第２の端子とを有する通過スイッチを更に備える、多重チップパッケージ。
  15. 請求項１1に記載の多重チップパッケージであって、前記第２のチップの第２の信号入出力パッドに接続されたモジュールを更に備え、前記第２のチップは、入出力バッファと該入出力バッファの端子に接続された第３の静電気放電保護回路とを更に備え、前記第２の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
  16. 請求項１５に記載の多重チップパッケージであって、前記第２の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
  17. 請求項１５に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第１のチップと第２のチップが前記モジュールの上にある、多重チップパッケージ。
  18. 請求項１1に記載の多重チップパッケージであって、前記第１のチップの第２の信号入出力パッドに接続されたモジュールを更に備え、前記第１のチップは、入出力バッファと該入出力バッファの端子に接続された第３の静電気放電保護回路とを更に備え、前記第２の信号入出力パッドは、前記入出力バッファの前記端子に接続される、多重チップパッケージ。
  19. 請求項１８に記載の多重チップパッケージであって、前記第２の信号入出力パッドを前記モジュールに接続するボンド・ワイヤを更に備える、多重チップパッケージ。
  20. 請求項１８に記載の多重チップパッケージであって、前記モジュールの下にボール・グリッド・アレイを更に備え、前記第１のチップと第２のチップが前記モジュールの上にある、多重チップパッケージ。
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