JPH047853A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH047853A JP2107542A JP10754290A JPH047853A JP H047853 A JPH047853 A JP H047853A JP 2107542 A JP2107542 A JP 2107542A JP 10754290 A JP10754290 A JP 10754290A JP H047853 A JPH047853 A JP H047853A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、半導体装置に係り、特にウェーハ製造プロセ
スを終了してからパッケージに入れて最終製品の形態に
仕上げられるまでの間にダイソートテスト以外にボンデ
ィングパッドにプローブの針が接触する工程を経て最終
製品の形態に仕上げられる半導体装置に関する。
（従来の技術） 半導体集積回路の製造工程では、通常、ウェーハ製造プ
ロセス終了後にダイソートテストによって良品を選別し
、不良品をマークし、その後、良品をパッケージに収納
する。このパッケージへの収納に先立ってボンディング
パッドにプローブカードの針が接触した回数が多いほど
、ワイヤーボンディングの歩留り、ひいてはアセンブリ
の歩留りが悪くなる。
ところで、本願発明者は、ウェーハ状態でプローブカー
ドとブローバを用いてダイソート前にバーンインするこ
とが可能になる半導体装置およびそのバーンイン方法を
提案した。
しかし、ウェーハ状態でプローブカードを用いてバーン
インを実施する場合、ダイソート以外にもボンディング
パッドに針が接触するので、それだけボンディングパッ
ドに対する針の接触回数が多くなり、アセンブリの歩留
りが劣化するおそれがある。
（発明が解決しようとする課題） 上記したように従来の半導体装置は、つＪ−−凸状態で
プローブカードを用いてバーンインを実施する場合にア
センブリの歩留りが劣化するおそれがあるという問題が
ある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ウェーハ状態でプローブカードを用いてバー
ンインを実施する場合に、アセンブリに使用されるボン
ディングパッドに対する針の接触回数が従来よりも多く
ならないで済み、アセンブリの歩留りを向上させ、さら
に、ウェーハ上テなるべく多くのチップを同時に動作さ
せた状態でバーンインさせることが可能になる半導体装
置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、電源以外の任意の信号端子につ
いて複数個のボンディングパッドが設けられていること
を特徴とする。
（作　用） 複数個のボンディングパッドのうちの少なくとも１個は
、ウェーハ製造プロセス終了後からアセンブリまでの間
に行うダイソート以外の工程でのテスト（例えばウェー
ハ状態でプローブカードを用いて行うバーンイン）ある
いは動作に際して使用し、アセンブリ時には使用しない
ようにすることが可能になる。これにより、アセンブリ
時に使用されるボンディングパッドに対するプローブカ
ード針の接触回数が従来よりも多くならないで済み、ア
センブリの歩留りを向上させることが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は、第１実施例に係る半導体装置、例えばダイナ
ミック型ランダムアクセスメモリ（ＤＲＡＭ）の一部を
示している。即ち、電源以外の任意の信号端子について
複数個（本例では２個）のボンディングパッドが設けら
れており、この２個のバッド（第１のバッド１１および
第２のバッド１２）はインバータ１３の入力端に一括接
続されている。
第１図の回路においては、第１のバッド１１または第２
のバッド１２に入力信号ＩＮ、またはＩＮ２が与えられ
ると、インバータ１３の出力信号ｉｎが内部回路（図示
せず）に入力信号として与えられる。これにより、一方
の第１のバッド１１をアセンブリ時に使用し、他方の第
２のバッド１２をウェーハ製造プロセス終了後からアセ
ンブリまでの間に行うダイソート以外の工程でのテスト
（例えばウェーハ状態でプローブカードを用いて行うバ
ーンイン）あるいは動作に際して使用することが可能に
なる。なお、アセンブリ時に使用されない補助ボンディ
ングパッド１２の配置は、ウェーハ状態でプローブカー
ドを用いて行うバーンインに好ましくなるように、ある
いは、ウェーハ状態でのバーンインに用いられるプロー
ブカードの作り品さや、ウェーハ状態でのバーンインの
多数個取り（同時にバーンインが可能となるウェ−ハ上
のチップ数を多く取ること）のし易さを考慮して、例え
ばチップの一辺に集中させるように決めることが望まし
い。なお、ダイソート時は第１のバッド１１、第２のバ
ッド１２のどちらを用いてもよい。
上記第１実施例のＤＲＡＭによれば、アセンブリ時に使
用される第１のバッド１１と、ダイソート以外の工程で
のテストあるいは動作に際して使用される第２のバッド
（補助ボンディングパッド）１２を有することにより、
第１のバッド１１に対するプローブカード針の接触回数
が従来よりも多くならないで済み、アセンブリの歩留り
を向上させることが可能になる。
第２図は、第２実施例に係るＤＲＡＭの一部を示してい
る。即ち、第２図の回路は、任意の信号端子について複
数個設けられたボンディングパッド、本例では第１のバ
ッド１１および第２のバッド１２が直接に接続されるこ
となく、第１のバッド１１および第２のバッド１２に各
対応して第１の入力回路（本例では第１のインバータ２
１）および第２の入力回路（本例では第２のインバータ
２２）が接続され、上記第１のインバータ２１の出力お
よび上記第２のインバータ２２の出力が第３の回路（本
例では二人力のノアゲート２３）に入力されるように構
成されている。
第３図は、第２図の回路の動作波形の一例を示している
。
上記第２実施例のＤＲＡＭによれば、第１実施例のＤＲ
ＡＭと同様の効果が得られるほか、信号端子の入力容量
をある程度以下に抑える必要がある場合（通常である）
に有効である。
第４図は、第３実施例に係るＤＲＡＭの一部を示してい
る。現在、標準品として市販されているＤＲＡＭを例に
とると、ロウ・アドレス拳ストローブ（ＲＡＳ）　、カ
ラム・アドレス・ストローブ（ＣＡＳ）などの各種の制
御信号は、高レベル“Ｈｏが待機状態、低レベル“Ｌ”
が活性状態であるので、第４図に示すように、上記した
ような制御信号が入力するボンディングパッド１１．１
２を高抵抗Ｒにより高電位（例えばＶｃｃ電源電位）に
吊っておくと、複数個のボンディングパッドのうちで使
用されないものが他のバッドからの入力に悪影響を及ぼ
すことを防止することができる。なお、第４図において
、第２図中と同一符号には同一符号を付している。
第５図は、第４実施例に係るＤＲＡＭの一部を示してい
る。アドレス信号Ａｉｎやデータ入力Ｄｉｎのように高
しベル′Ｈ°／低レベル“Ｌ”が“１”／“０゛情報に
対応していてどちらも等価の意味を持つような信号が入
力する信号端子の場合には、第４図のような回路は使用
し難い。このような信号をエンハンスメントトランジス
タのゲートで受けて入力バッファに入力させている場合
、例えば第５図に示すように、任意の信号端子について
例えば２個設けられた第１のバッド１１または第２のバ
ッド１２に入力するアドレス信号Ａｉｎを対応してｎチ
ャネルのエンハンスメントトランジスタ５１．５２のゲ
ートで受けて入力バッファ５３に入力させている場合に
は、上記バッド１１．１２をそれぞれ高抵抗Ｒにより接
地電位Ｖｓｓに接続（ｐチャネルのエンハンスメントト
ランジスタのゲートで受けているような場合には、ボン
ディングパッドを高抵抗によりＶｃｃ電源電位に接続）
しておけばよい。なお、第５図において、入力バッファ
５３は差動増幅回路が用いられており、前記エンハンス
メントトランジスタ５１．５２の各ドレインが差動増幅
回路５３の一方の入力端に一括接続され、参照電位（高
レベル“Ｈ。
と低レベル“Ｌｏとの中間電位）Ｖａｇｐがゲートに接
続されているｎチャネルのエンハンスメントトランジス
タ５４のドレインが差動増幅回路５３の他方の入力端に
接続されている。
さらに、複数個のボンディングパッドのうちで使用され
ないものが他のバッドからの入力に及ぼす悪影響を防止
する手段は、上記第４図、第５図の回路に限らず、第６
図あるいは第７図に示すように構成することも可能であ
る。
即ち、第６図は、第５実施例に係るＤＲＡＭの一部を示
しており、高レベル“Ｈ”／低レベル“Ｌｏが“１”／
“０“情報に対応している信号（例えばアドレス信号Ａ
ｉｎ）が入力する任意の信号端子について例えば２個設
けられた第１のバッド１１または第２のパッド１２が、
各対応してトランスファゲート６１．６２を介して入力
バッファ６３の入力端に一括接続されるように構成され
ている。上記トランスファゲート６１．６２は選択的に
オン状態となるように制御されるものであり、このトラ
ンスファゲート６１．６２を制御するための信号として
は、例えば上記ボンディングパッド１１．１２の入力に
対応する別の制御信号端子について複数個設けられたボ
ンディングパッドに入力した信号が一括される前の信号
（例えば第２図、第４図に示したような制御信号ｉｎ１
、ｉｎ２、あるいは、この信号から作られた別の制御信
号）を用いればよい。
また、第７図は、第６実施例に係るＤＲＡＭの一部を示
しており、高レベル“Ｈ″／低レベル“Ｌ”が“１”／
“０”情報に対応している信号（例えばアドレス信号Ａ
ｉｎ）が入力する任意の信号端子について例えば２個設
けられた第１のパッド１１または第２のバッド１２が各
対応して入力バッファ７１．７２に入力し、この人力バ
ッファ７１．７２それぞれの相補的な出力が各対応して
トランスファゲート７３．７４を介して一括された信号
ａ１いａｌ。が内部回路（例えばアドレスデコーダ）に
入力されるように構成されている。
なお、第６図、第７図において、トランスファゲート６
１．６２．７３．７４に代えて相補性絶縁ゲート型（Ｃ
ＭＯ８）のクロックド・インバータを用いることも可能
である。
第８図は、第７実施例に係るＤＲＡＭの一部を示してい
る。例えば第７図に示したように、２個のボンディング
パッドに各対応して入力バッファ７１．７２を設けた場
合には、２個の入力バッファ７１．７２のうちでチップ
外部から信号が与えられていないボンディングパッドに
接続されているものまで動作させるのは電力の無駄にな
る。そこで、第８図に示すように、例えば２個のボンデ
ィングパッド１１．１２に各対応して設けられた入力バ
ッファ８１．８２の活性／非活性状態を各対応して信号
発生回路８３．８４から発生する活性／非活性制御信号
により制御するように構成し、チップ外部から信号が与
えられているボンディングパッドに接続されている入力
バッファを活性状態に制御し、チップ外部から信号が与
えられていないボンディングパッドに接続されている入
力バッファを非活性状態に制御すれば、消費電力を低減
することが可能になる。この場合、２個の入力バッファ
８１．８２それぞれの出力信号を直結しても、非活性状
態に制御された入力バッファの出力が高インピーダンス
状態になるように構成しておけば、２個の入力バッファ
の出力信号同士が悪影響を及ぼすことはない。また、上
記信号発生回路８３．８４は、例えば前記ボンディング
パッド１１．１２の入力に対応する別の制御信号端子に
ついて複数個設けられたボンディングパッドに入力した
信号が一括される前の信号（例えば第２図、第４図に示
したような制御信号１ｎｌｓｌｎ２、あるいは、この信
号から作られた別の制御信号）にそれぞれ基すいて活性
／非活性制御信号を発生するように構成しておけばよい
。
なお、ウェーハ状態でのバーンインの多数個取り、ある
いは、ウェーハ上の全チップの一層バーンインなどを考
慮すると、顕微鏡の視野に入らないチップでも補助ボン
ディングパッドに対してプローブカード針の接触が簡単
かつ確実に行われるようにするために、アセンブリ時に
使用されるボンディングパッド（入力容量の規格により
、むやみに大きく形成できないことが多い。）よりも補
助ボンディングパッドを大きく形成することも可能であ
る。
また、補助ボンディングパッドを各チップ毎に設けても
よいが、複数チップで共有するように設ければ、ウェー
ハ状態でのバーンインの多数個取りが一層容易になる。
この場合、ステッパーなどのウェーハパターン露光装置
により一括露光される複数チップで補助ボンディングパ
ッドを共有するのが普通であるが、さらに、ウェーハ上
の全チップで補助ボンディングパッドを共有するように
してもよい。
なお、チップ上に電源端子について複数個のボンディン
グパッドを設ける技術は、例えば文献；ＩＥＥＥ　ＪＯ
ｌｌＲＮＡＬ　ＯＦ　５ＱＬＩＤ−３ＴＡＴＥ　ＣＩＲ
ＣＵＩＴＳ、ＶＯＬ、２３゜ＮＯ，５，０ＣＴＯＢＥＲ
１９８８１）Ｌｌ１４２　”　Ａ　２Ｏ−ｎｓ　１２ｇ
−ｋｂｉｔ本４　１１１ｇｈ−８ｐｅｅｄ　　ＤＲＡＭ
　　ｖＨｈ　　３３０−Ｍｂｌｔ／ｓ　　ＤａｔａＲａ
ｔｅ”に記載されている。ここでは、４個の電源（Ｖ　
ｃｃ）パッドと４個の接地（Ｖ　ｓｓ）パッドを設ける
技術が示されており、この技術の目的は、高速動作に伴
う電源電位（Ｖ　ｃｃ、　Ｖ　ｓｓ）のノイズを低減す
ることであり、本発明の趣旨とは全く異なる。
［発明の効果］ 上述したように本発明の半導体装置によれば、電源以外
の任意の信号端子について複数個のボンディングパッド
が設けられているので、複数個のボンディングパッドの
うちの少なくとも１個は、アセンブリ時に使用されない
補助ボンディングパッドとして使用することが可能にな
り、ウェーハ状態でプローブカードとブローμを用いて
バーンインする際にアセンブリ時に使用されるパッドに
対するプローブカード針の接触回数が従来よりも多くな
らないで済み、アセンブリの歩留りを向上させることが
できる。
また、本発明の半導体装置によれば、アセンブリ時のパ
ッケージ形状（例えばＺＩＰＳＳＯＪ）により決まって
いる外部端子の配置に依存せずにボンディングパッドを
配置することが可能になる。
従って、１個のチップあるいは１個のマスクセットで複
数種のパッケージに収納させようとする場合に、各パッ
ケージの端子配置に対応し易いようにパッドを配置する
ことが可能になるので、パッケージのリードのレイアウ
トに無理な工夫をこらす必要もなくなり、この点からも
アセンブリの歩留りを向上させることができる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図、第２図は本発明の第１実施例に係るＤＲＡＭ
の一部を示す回路図、第３図は第２図の回路の動作例を
示す波形図、第４図乃至第８図はそれぞれ本発明の第３
実施例乃至第７実施例に係るＤＲＡＭの一部を示す回路
図である。 １１・・・第１のパッド１１．１２・・・第２のパッド
、１３・・・インバータ、２１・・・第１のインバータ
、２２・・・ｍ２のインバータ、２３・・・二人力のノ
アゲート、Ｒ・・・高抵抗、５１．５２．５４・・・エ
ンハンスメントトランジスタ、５３・・・入力バッファ
（差動増幅回路）、６１．６２・・・トランスファゲー
ト、６３・・・入力バッファ、７１．７２・・・入カバ
ソファ、７３．７４・・・トランスファゲート、８１．
８２・・・入力バッファ、８３．８４・・・信号発生回
路。 第１図 第２図 出願人代理人　弁理士　鈴江武彦 第３図 第 図 ら１ 第 図 第 図

Claims (7)

    【特許請求の範囲】
  1. （１）電源以外の任意の信号端子について複数個のボン
    ディングパッドが設けられていることを特徴とする半導
    体装置。
  2. （２）前記複数個のボンディングパッドのうちの第１の
    パッドと第２のパッドは直接に接続されることはなく、
    さらに、上記第１のパッドに接続される第１の入力回路
    および上記第２のパッドに接続される第２の入力回路と
    、上記第１の入力回路の出力および上記第２の入力回路
    の出力が入力される第３の回路とを具備することを特徴
    とする請求項１記載の半導体装置。
  3. （３）前記複数個のボンディングパッドのうちの少なく
    とも１個は、アセンブリ時に使用されない補助ボンディ
    ングパッドであることを特徴とする請求項１または２記
    載の半導体装置。
  4. （４）前記補助ボンディングパッドは、アセンブリ時に
    使用されるボンディングパッドよりも大きく形成されて
    いることを特徴とする請求項３記載の半導体装置。
  5. （５）前記補助ボンディングパッドは、半導体装置がウ
    ェーハ状態の時に複数チップで共有されていることを特
    徴とする請求項３記載の半導体装置。
  6. （６）前記複数チップは、ウェーハパターン露光装置に
    より一括露光されるチップであることを特徴とする請求
    項５記載の半導体装置。
  7. （７）前記複数チップは、ウェーハ上の全チップである
    ことを特徴とする請求項５記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332440A (ja) * 2002-05-07 2003-11-21 Megic Corp 高性能サブシステムの設計および組立体
JP2006324359A (ja) * 2005-05-17 2006-11-30 Elpida Memory Inc 半導体チップ及び半導体装置
US7868454B2 (en) 1999-03-01 2011-01-11 Megica Corporation High performance sub-system design and assembly
US8013448B2 (en) 1999-02-08 2011-09-06 Megica Corporation Multiple selectable function integrated circuit module
JP2014523601A (ja) * 2011-07-05 2014-09-11 インテル・コーポレーション セルフディセーブルチップイネーブル入力

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200916B1 (ko) * 1995-11-16 1999-06-15 윤종용 웨이퍼 테스트 신호 발생기를 가지는 반도체 메모리 장치
JP3019918B2 (ja) * 1996-08-12 2000-03-15 日本電気株式会社 半導体集積回路及びその電源供給回路
JP2001358293A (ja) * 2000-06-12 2001-12-26 Toshiba Corp 半導体装置
KR100734290B1 (ko) 2005-11-28 2007-07-02 삼성전자주식회사 출력 채널이 공유되는 테스트 패드를 구비하는 필름형반도체 패키지 및 필름형 반도체 패키지의 테스트 방법,테스트 채널이 공유되는 패턴을 구비하는 테스트 장치 및반도체 장치 그리고 반도체 장치에서의 테스트 방법
KR101791829B1 (ko) * 2010-01-20 2017-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 휴대 전자 기기
JP2012114241A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体チップおよび半導体装置
CN104113355B (zh) 2013-04-19 2017-01-11 联发科技（新加坡）私人有限公司 一种电子装置
JP7426702B2 (ja) * 2020-02-13 2024-02-02 ザインエレクトロニクス株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188956A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体装置
JPS62271443A (ja) * 1986-05-20 1987-11-25 Toshiba Corp 半導体装置
JPS63128729U (ja) * 1987-02-14 1988-08-23

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4413271A (en) * 1981-03-30 1983-11-01 Sprague Electric Company Integrated circuit including test portion and method for making
JPH0714002B2 (ja) * 1984-05-15 1995-02-15 セイコーエプソン株式会社 チップへの信号供給方法
JPS61222148A (ja) * 1985-03-08 1986-10-02 Fujitsu Ltd １チツプマイクロコンピユ−タの製造方法
JPS61253847A (ja) * 1985-05-02 1986-11-11 Nec Corp 高信頼度を有する半導体装置
JP2605687B2 (ja) * 1986-04-17 1997-04-30 三菱電機株式会社 半導体装置
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
JPS63128729A (ja) * 1986-11-19 1988-06-01 Nec Corp 半導体ウエハ−プロ−バ−用ステ−ジ
JP2795846B2 (ja) * 1987-11-25 1998-09-10 株式会社東芝 半導体装置
JP2594988B2 (ja) * 1987-11-27 1997-03-26 株式会社日立製作所 半導体集積回路装置の動作電位供給配線の配線設計方法
US5008727A (en) * 1988-01-22 1991-04-16 Matsushita Electric Industrial Co., Ltd. Standard cell having test pad for probing and semiconductor integrated circuit device containing the standard cells
JPH01278033A (ja) * 1988-04-28 1989-11-08 Nec Corp 半導体集積回路のパッド配置構造
JP2560805B2 (ja) * 1988-10-06 1996-12-04 三菱電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188956A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体装置
JPS62271443A (ja) * 1986-05-20 1987-11-25 Toshiba Corp 半導体装置
JPS63128729U (ja) * 1987-02-14 1988-08-23

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013448B2 (en) 1999-02-08 2011-09-06 Megica Corporation Multiple selectable function integrated circuit module
US8471389B2 (en) 1999-02-08 2013-06-25 Megica Corporation Multiple selectable function integrated circuit module
US7868454B2 (en) 1999-03-01 2011-01-11 Megica Corporation High performance sub-system design and assembly
US7868463B2 (en) 1999-03-01 2011-01-11 Megica Corporation High performance sub-system design and assembly
US7923848B2 (en) 1999-03-01 2011-04-12 Megica Corporation High performance sub-system design and assembly
US7999381B2 (en) 1999-03-01 2011-08-16 Megica Corporation High performance sub-system design and assembly
US8399988B2 (en) 1999-03-01 2013-03-19 Megica Corporation High performance sub-system design and assembly
JP2003332440A (ja) * 2002-05-07 2003-11-21 Megic Corp 高性能サブシステムの設計および組立体
JP2006324359A (ja) * 2005-05-17 2006-11-30 Elpida Memory Inc 半導体チップ及び半導体装置
JP2014523601A (ja) * 2011-07-05 2014-09-11 インテル・コーポレーション セルフディセーブルチップイネーブル入力

Also Published As

Publication number Publication date
US5386127A (en) 1995-01-31
EP0454134A2 (en) 1991-10-30
JP2531827B2 (ja) 1996-09-04
EP0454134A3 (en) 1993-05-19
KR960004460B1 (ko) 1996-04-06
KR910019236A (ko) 1991-11-30

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