KR19980026104A - 전원 제어 회로 - Google Patents
전원 제어 회로 Download PDFInfo
- Publication number
- KR19980026104A KR19980026104A KR1019960044429A KR19960044429A KR19980026104A KR 19980026104 A KR19980026104 A KR 19980026104A KR 1019960044429 A KR1019960044429 A KR 1019960044429A KR 19960044429 A KR19960044429 A KR 19960044429A KR 19980026104 A KR19980026104 A KR 19980026104A
- Authority
- KR
- South Korea
- Prior art keywords
- line
- power supply
- memory device
- semiconductor memory
- power
- Prior art date
Links
Abstract
반도체 메모리 장치에 있어서, 비트 센싱에 대한 구동 능력을 향상시킬 수 있는 전원 제어 회로가 개시되어 있다. 전원 제어 회로는 주변 회로, 센스 앰프 및 출력 버퍼를 포함하며 비트 라인 센싱 동작 및 출력 동작을 수행하는 반도체 메모리 장치에 있어서, 반도체 메모리 장치의 외부로부터 인가되는 제1 전원 전압(VDD)을 주변 회로 및 센스 앰프에 공급하기 위한 제1 전원 라인; 반도체 메모리 장치의 외부로부터 인가되는 제2 전원 전압(VDDQ)을 출력 버퍼에 공급하기 위한 제2 전원 라인; 제1 전원 라인과 제2 전원 라인 사이에 연결되어 있으며, 비트 라인 센싱 기간에는 온되고 출력 기간에는 오프 되는 제1 스위칭 트랜지스터; 반도체 메모리 장치의 외부로부터 인가되는 제1 접지 전압(VSS)을 주변 회로 및 센스 앰프에 공급하기 위한 제1 접지 라인; 반도체 메모리 장치의 외부로부터 인가되는 제2 접지 전압(VSSQ)을 출력 버퍼에 공급하기 위한 제2 접지 라인; 및 제1 접지 라인과 제2 접지 라인 사이에 연결되어 있으며, 비트 라인 센싱 기간에는 온되고 출력 기간에는 오프되는 제2 스위칭 트랜지스터를 구비한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치의 전원 공급을 제어하기 위한 전원 제어 회로에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 전원 공급을 나타내는 블럭도로서, 주변 회로 및 센스 앰프(150)를 구동하기 위한 전원과 데이타를 출력하는 출력 버퍼(160)를 구동하기 위한 전원이 분리되어 있다. 즉, 주변 회로 및 센스 앰프(150)는 제1 전원 라인(110) 및 제1 접지 라인(120)에 의하여 제1 전원 전압(VDD) 및 제1 접지 전압(VSS)이 공급되고, 출력 버퍼(160)는 제2 전원 라인(130) 및 제2 접지 라인(140)을 통하여 제2 전원 전압(VDDQ) 및 제2 접지 전압(VSSQ)이 공급된다. 이와 같이 분리된 전원을 사용하는 것은 외부로 출력되는 데이타의 출력 구동 능력을 높이기 위한 것이다.
반도체 메모리 장치에서 주요한 전원 잡음(power noise) 및 접지 잡음(ground noise)은 크게 두 가지로 볼 수 있는데, 그 하나는 워드 라인을 액세스하기 위하여 리스토어(restore) 할 때 발생하며, 다른 하나는 데이타를 반도체 칩의 외부로 출력할 때 발생하게 된다. 리스토어시 발생하는 잡음은 비트 라인에서는 전원 전압(VDD)으로 전압 레벨이 상승하면서 발생하고, 반전 비트 라인에서는 전하가 접지 전압(VSS)으로 전압 레벨이 하강하면서 발생한다. 데이타 출력시 발생하는 전원 잡음은 반도체 칩의 외부에 구현되는 부하 회로를 구동하면서 발생한다.
도 2는 도 1에서 전원 라인 및 접지 라인의 물리적 특성을 고려한 등가 회로도이다. 도 1에 도시된 전원 및 접지 라인들은 각각 반도체 제조 공정상 통상 리드 프레임(lead frame), 와이어(wire) 및 금속 배선으로 이루어지는데, 리드 프레임과 와이어는 도 2에서 인덕턴스 소자들(111, 121, 131, 141))로 등가화되었고, 금속 배선은 저항 소자들(112, 122, 132, 142)로 등가화되어 도시하였다. 참조 부호 N1, N2, N3, N4는 실리콘 웨이퍼 상에 형성되는 패드들을 나타내며, 리드 프레임과 와이어는 패키지에서 패드를 연결하는 수단이고, 금속 배선은 실리콘 웨이퍼 상에서 각 회로들에 전원 및 접지 전압을 공급하기 위하여 형성된 라인이다. 도 2에서 알 수 있는 바와 같이, 각 전원 라인 및 접지 라인은 인덕턴스 및 저항 성분이 존재하기 때문에 전원 잡음 및 접지 잡음이 유발될 뿐만 아니라 저항 성분에 의하여 전압 분배 효과가 발생하여 주변 회로 및 센스 앰프(150) 및 출력 버퍼(160)로 인가되는
전원 레벨이 저항되는 문제점이 있다. 도 3은 종래 기술에 따른 반도체 메모리 장치의 동작 및 그와 관련된 전원 잡음을 나타낸 타이밍도이다. 도 3을 참조하면, 로우 어드레스 스트로브(RASB)가 인에이블되면, 어드레스 디코더에 의하여 선택된 워드 라인(WL)이 액티브된다. 선택된 워드 라인에 연결되어 있는 셀들의 전하가 비트 라인(BL) 및 반전 비트 라인(BLB)에 전달되면 비트 라인 센싱을 하고 이어서 데이타를 출력(DOUT)하게 된다. 여기서 주변 회로 및 센스 앰프(150)의 출력은 센스 앰프가 동작하기 전까지는 그 출력이 하이 임피던스(Hi-Z) 상태를 유지하기 때문에 출력 버퍼(160)의 제2 전원 전압(VDDQ) 및 제2 접지 전압(VSSQ)에는 영향을 미치지 않게 된다. 그리하여, 주변 회로 및 센스 앰프(150)의 동작에 의한 전원 잡음 및 접지 잡음과 출력 버퍼(160)의 동작에 의한 전원 잡음과 접지 잡음은 상호 영향을 주지 아니한다.
따라서, 비트 라인 센싱 동작 시에는 출력 버퍼(160)에 연결되어 있는 제2 전원 라인(130) 및 제2 접지 라인(140)에 의하여 잡음이 발생되는 일이 없음을 알 수 있다. 그럼에도 불구하고, 종래의 반도체 메모리 장치에서는 비트 라인 센싱시 단지 제1 전원 라인(110) 및 제1 접지 라인(120)에 의하여서만 전원이 공급되도록 되어 있어 비효율적인 측면이 있다. 그리하여 비트 라인 센싱시 전원 공급이 충분하지 않기 때문에 잡음이 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 비트 센싱시 구동 능력이 향상될 수 있는 반도체 메모리 장치의 전원 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은 잡음 특성이 개선되는 반도체 메모리 장치의 전원 제어 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 전원 공급을 나타내는 블럭도이다.
도 2는 도 1에서 전원 라인 및 접지 라인의 물리적 특성을 고려한 등가 회로도이다.
도 3은 종래 기술에 따른 반도체 메모리 장치의 동작 및 그와 관련된 전원 잡음 및 접지 잡음을 나타낸 타이밍도이다.
도 4는 본 발명에 따른 전원 제어 회로를 포함하는 반도체 메모리 장치를 나타내는 블럭도이다.
도 5는 도 4에서 전원 라인 및 접지 라인들을 등가 회로로 나타낸 것이다.
도 6은 본 발명에 따른 전원 제어 회로를 구비하는 반도체 메모리 장치의 동작과 그와 관련된 전원 잡음 및 접지 잡음을 나타낸 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
110...제1 전원 라인 120...제1 접지 라인
130...제2 전원 라인 140...제2 전원 라인
150...주변 회로 및 센스 앰프 160...출력 버퍼
210,220...스위칭 트랜지스터
상기 목적들을 달성하기 위하여, 본 발명에 의한 전원 제어 회로는 주변 회로, 센스 앰프 및 출력 버퍼를 포함하며 비트 라인 센싱 동작 및 출력 동작을 수행하는 반도체 메모리 장치에 있어서, 반도체 메모리 장치의 외부로부터 인가되는 제1 전원 전압(VDD)을 주변 회로 및 센스 앰프에 공급하기 위한 제1 전원 라인; 반도체 메모리 장치의 외부로부터 인가되는 제2 전원 전압(VDDQ)을 출력 버퍼에 공급하기 위한 제2 전원 라인; 제1 전원 라인과 제2 전원 라인 사이에 연결되어 있으며, 비트 라인 센싱 기간에는 온되고 출력 기간에는 오프 되는 제1 스위칭 소자; 반도체 메모리 장치의 외부로부터 인가되는 제1 접지 전압(VSS)을 주변 회로 및 센스 앰프에 공급하기 위한 제1 접지 라인; 반도체 메모리 장치의 외부로부터 인가되는 제2 접지 전압(VSSQ)을 출력 버퍼에 공급하기 위한 제2 접지 라인; 및 제1 접지 라인과 제2 접지 라인 사이에 연결되어 있으며, 비트 라인 센싱 기간에는 온되고 출력 기간에는 오프되는 제2 스위칭 소자를 구비한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 전원 제어 회로를 포함하는 반도체 메모리 장치를 나타내는 블럭도로서, 주변 회로 및 센스 앰프(150), 출력 버퍼(160), 제1 전원 라인(110), 제1 접지 라인(120), 제2 전원 라인(130), 제2 접지 라인(140), 제1 전원 라인(110)과 제2 전원 라인(130) 사이에 연결되어 있는 스위칭 트랜지스터(210) 및 제1 접지 라인(120)과 제2 접지 라인(140) 사이에 연결되어 있는 스위칭 트랜지스터(220)를 구비한다. 스위칭 트랜지스터(210)는 그 소스 및 드레인이 각각 제1 전원 라인(110) 및 제2 전원 라인(130)에 연결되고 그 게이트로 반전 제어 신호(AB)가 인가되는 PMOS 트랜지스터로 구성되어 있다. 스위칭 트랜지스터(220)는 그 소스 및 드레인이 각각 제1 접지 라인(120) 및 제2 접지 라인(140)에 연결되고 그 게이트로 제어 신호(A)가 인가되는 NMOS 트랜지스터로 구성되어 있다. 제어 신호(A)는 비트 센싱 기간에는 하이 레벨이 되고 데이타 출력 기간에는 로우 레벨이 되는 신호이고, 반전 제어 신호(AB)는 이를 반전한 신호이다. 따라서, 스위칭 트랜지스터(210) 및 스위칭 트랜지스터(220)는 비트 라인 센싱 기간에는 온되고 데이타 출력 기간에는 오프 된다. 제어 신호(A) 및 반전 제어 신호(AB)는 반도체 메모리 장치의 액티베이션 명령 신호 및 프리차지 명령 신호에 의거하여 발생시킬 수 있다.
도 5는 도 4에서 전원 라인 및 접지 라인들을 등가 회로로 나타낸 것으로, 제1 전원 라인(110), 제1 접지 라인(120), 제2 전원 라인(130), 제2 접지 라인(140)이 통상 리드 프레임, 와이어 및 금속 배선으로 이루어짐에 따라 이들을 인덕턴스와 저항들로 등가화한 것이다. 도 5에 나타낸 바와 같이 전원 라인들 및 접지 라인들은 인덕턴스 성분과 저항 성분들이 존재하기 때문에 구동시 잡음이 발생하게 된다. 따라서, 잡음에 의한 오동작을 방지하기 위해서는 전원 공급이 충분하게 이루어져야 할 필요가 있다. 특히 비트 라인 센싱 기간에 전원 레벨이 불안정한 경우에는 데이타 읽기 동작에 오류가 발생하게 된다. 그러나, 도 4에 도시한 바와 같은 전원 제어 회로를 구비하는 반도체 메모리 장치에서는 비트 라인 센싱 기간 동안 제1 전원 라인(110) 및 제2 전원 라인(130)에 의해서만 전원이 구동되는 것이 아니라 제2 전원 라인(130) 및 제2 접지 라인(140)에 의해서도 전원이 구동되므로 잡음 발생이 억제되어 비트 라인 센싱 동작이 빠르게 수행된다.
도 6은 본 발명에 따른 전원 제어 회로를 구비하는 반도체 메모리 장치의 동작과 그와 관련된 전원 잡음을 나타낸 타이밍도이다. 이를 참조하면, 로우 어드레스 스트로브 신호(RASB)가 로우 레벨로 액티브되면 워드 라인(WL)이 하이 레벨로 액티브되어 선택된 워드 라인(WL)에 연결되어 있는 셀들이 액세스된다. 셀들에 저장되어 있던 전하들이 비트 라인(BL)에 전달되면 이를 비트 라인 센스 증폭기로 증폭한다. 이 때 전원 잡음 및 접지 잡음이 발생을 억제하기 위하여, 주변 회로 및 센스 앰프(150)가 제1 전원 라인(110)으로 공급되는 제1 전원 전압(VDD) 및 제1 접지 라인(120)으로 공급되는 제1 접지 전압(VSS)에 부가하여 제2 전원 라인(130)으로 공급되는 제2 전원 전압(VDDQ) 및 제2 접지 라인(140)으로 공급되는 제2 접지 전압(VSSQ)에 의하여 구동되도록 한다. 이와 같이 하면, 비트 라인 센싱 기간 동안 잡음 발생이 억제되고, 잡음이 감소하게 됨에 따라 비트 라인 센싱 동작도 빨라지게 된다. 비트 라인 센싱 동작이 완료되면 데이타를 출력하게 되는데 이 경우에는 스위칭 트랜지스터들(210, 220)이 오프되도록 하여 출력 버퍼(160)에 의하여 출력되는 데이타(DOUT)가 주변 회로 및 센스 앰프(150)에 의하여 발생되는 잡음에 영향을 받지 않도록 한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 전원 제어 회로는 주변 회로 및 센스 앰프를 구동하는 전원과 출력 버퍼를 구동하는 전원을 분리하여 사용하도록 된 반도체 메모리 장치에서, 비트 라인 센싱 기간에 전원 구동 능력을 향상하여 잡음 특성을 개선하며, 보다 빨리 비트 라인 센싱이 이루어지는 이점이 있다.
Claims (4)
1. 주변 회로, 센스 앰프 및 출력 버퍼를 포함하며 비트 라인 센싱 동작 및 출력 동작을 수행하는 반도체 메모리 장치에 있어서,
상기 반도체 메모리 장치의 외부로부터 인가되는 제1 전원 전압(VDD)을 상기 주변 회로 및 센스 앰프에 공급하기 위한 제1 전원 라인;
상기 반도체 메모리 장치의 외부로부터 인가되는 제2 전원 전압(VDDQ)을 상기 출력 버퍼에 공급하기 위한 제2 전원 라인;
상기 제1 전원 라인과 제2 전원 라인 사이에 연결되어 있으며, 비트 라인 센싱 기간에는 온되고 출력 기간에는 오프 되는 제1 스위칭 소자;
상기 반도체 메모리 장치의 외부로부터 인가되는 제1 접지 전압(VSS)을 상기 주변 회로 및 센스 앰프에 공급하기 위한 제1 접지 라인;
상기 반도체 메모리 장치의 외부로부터 인가되는 제2 접지 전압(VSSQ)을 상기 출력 버퍼에 공급하기 위한 제2 접지 라인; 및
상기 제1 접지 라인과 상기 제2 접지 라인 사이에 연결되어 있으며, 비트 라인 센싱 기간에는 온되고 출력 기간에는 오프되는 제2 스위칭 소자를 구비하는 것을 특징으로 하는 전원 제어 회로.
제1항에 있어서, 상기 제1 스위칭 소자는 그 드레인 및 소스가 각각 상기 제1 전원 라인 및 상기 제2 전원 라인에 연결되고 그 게이트로 소정의 제어 신호가 인가되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 전원 제어 회로.
제1항에 있어서, 상기 제2 스위칭 소자는 그 드레인 및 소스가 각각 상기 제1 접지 라인 및 상기 제2 접지 라인에 연결되고 그 게이트로 반전 제어 신호가 인가되는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 전원 제어 회로.
제1항에 있어서, 상기 제1 스위칭 소자 및 제2 스위칭 소자는 반도체 메모리 장치를 액티베이션 시키는 명령 신호와 프리차지 명령 신호에 근거하여 발생되는 제어 신호 및 반전 제어 신호가 각각 인가되는 것을 특징으로 하는 전원 제어 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044429A KR19980026104A (ko) | 1996-10-07 | 1996-10-07 | 전원 제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044429A KR19980026104A (ko) | 1996-10-07 | 1996-10-07 | 전원 제어 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980026104A true KR19980026104A (ko) | 1998-07-15 |
Family
ID=66325232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960044429A KR19980026104A (ko) | 1996-10-07 | 1996-10-07 | 전원 제어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980026104A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
-
1996
- 1996-10-07 KR KR1019960044429A patent/KR19980026104A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6384674B2 (en) | Semiconductor device having hierarchical power supply line structure improved in operating speed | |
| US6826108B2 (en) | Integrated circuit memory device power supply circuits and methods of operating same | |
| US5625595A (en) | Semiconductor memory device allowing selection of the number of sense amplifiers to be activated simultaneously | |
| KR20040017774A (ko) | 반도체 메모리 | |
| JP5262454B2 (ja) | 半導体メモリ | |
| US6774655B2 (en) | Semiconductor device, method of testing the semiconductor device, and semiconductor integrated circuit | |
| JP2006507617A (ja) | Ｓｒａｍセルおよび上記ｓｒａｍセルに流れ込む漏れ電流の補償方法 | |
| US5386127A (en) | Semiconductor device having groups of pads which receive the same signal | |
| US8130581B2 (en) | Semiconductor memory device | |
| EP0404013B1 (en) | Semiconductor memory device with an improved write control circuit | |
| US5790467A (en) | Apparatus and method for a direct-sense sense amplifier with a single read/write control line | |
| JP3924107B2 (ja) | 半導体集積回路 | |
| JP2004152363A (ja) | 半導体記憶装置 | |
| US7688649B2 (en) | Semiconductor memory device with debounced write control signal | |
| KR19980026104A (ko) | 전원 제어 회로 | |
| JP2004071119A (ja) | 半導体記憶装置 | |
| US6344763B1 (en) | Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals | |
| US6163177A (en) | Semiconductor integrated circuit device having output buffer | |
| US20040085820A1 (en) | Semiconductor memory device achieving fast random access | |
| KR19990083389A (ko) | 반도체집적회로 | |
| KR100594284B1 (ko) | Ｄａ 모드시 패드 사용 효율을 높이는 버스 인터페이스로직 회로를 갖는 반도체 메모리 장치 | |
| US6212116B1 (en) | Semiconductor memory device | |
| TWI735081B (zh) | 半導體裝置 | |
| KR100373350B1 (ko) | 저전력 내장형 에스램 | |
| US5881004A (en) | Burn-in stress control circuit for a semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |