KR100594284B1 - Ｄａ 모드시 패드 사용 효율을 높이는 버스 인터페이스로직 회로를 갖는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 DA 모드시 패드 사용 효율을 높이는 버스 인터페이스 로직 회로를 갖는 반도체 메모리 장치에 대하여 기술된다. 본 발명의 버스 인터페이스 로직 회로는 출력 드라이버로부터 제공되는 제1 및 제2 출력 신호를 비교 증폭하여 그 결과를 제1 및 제2 데이터 입출력 패드들로 전달하는 차동 증폭기와, DA 모드시 제2 데이터 입출력 패드와 연결되는 차동 증폭기의 출력에 전원 전압을 전달하는 제1 전송 게이트와 제2 데이터 입출력 패드와 차동 증폭기의 연결을 차단하는 제2 전송 게이트를 갖는 스위칭부, 그리고 제2 데이터 입출력 패드로 입력되는 DA 모드 어드레스를 반도체 메모리 장치 내부로 전달하는 버퍼부를 포함한다. 따라서, 본 발명의 버스 인터페이스 로직 회로부에 의하면, DA 모드시 제2 데이터 입출력 패드로 입력되는 어드레스에 의해 제1 데이터 입출력 패드의 신호 스윙 변화를 막고, DA 모드시 제2 데이터 입출력 패드의 사용으로 반도체 메모리 장치의 핀(또는 패드) 효율을 향상시킨다.

DA 모드, 버스 인터페이스 로직 회로, 차동 증폭기, DA 모드 어드레스, 전송 게이트

Description

ＤＡ 모드시 패드 사용 효율을 높이는 버스 인터페이스 로직 회로를 갖는 반도체 메모리 장치{Semiconductor memory device having bus interface logic circuit for improving pad employment efficiency at DA mode}

도 1은 직접 억세스 모드(DA 모드)를 설명하는 도면이다.

도 2는 종래의 버스 인터페이스 로직 회로부를 설명하는 도면이다.

도 3은 도 2의 버스 인터페이스 로직 회로부(120)의 DA 모드시 동작 파형을 설명하는 도면이다.

도 4는 본 발명의 일실시예에 따른 버스 인터페이스 로직 회로부를 설명하는 도면이다.

도 5는 도 4의 버스 인터페이스 로직 회로부를 갖는 메모리 장치의 동작 타이밍도를 설명하는 도면이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 DA 모드시 패드 사용 효율을 높이는 버스 인터페이스 로직를 갖는 반도체 메모리 장치에 관한 것이다.

차동 신호 방식을 사용하는 고속의 메모리 칩 또는 메모리를 내장한(embedded) 프로세서 칩에서 메모리 셀들을 테스트하기 위하여 직접 억세스 모드(Direct Access: 이하 "DA 모드"라고 칭한다) 테스트 방식을 사용한다. DA 모드 테스트 방식은 데이터를 저장하는 코어(Core) 영역에 접근하기 위하여 테스트 모드를 정해 놓은 것이다.

도 1은 DA 모드의 개념을 설명하는 도면이다. 이를 참조하면, 메모리 장치(100)는 테스트 제어 로직 회로부(110)와 버스 인터페이스 로직 회로부들(120, 130)을 포함하는 인터페이스 블락과 메모리 셀들을 포함하는 메모리 코어 블락으로 구성된다. 테스트 제어 로직 회로부(110)는 메모리 장치(100)의 제어 패드들(RAS, CAS, WE, CLK)로 인가되는 신호들에 응답하여 메모리 코어 블락의 테스트 모델들을 제어 한다. 버스 인터페이스 로직 회로부들(120, 130)는 정상 동작 모드(Normal Mode)일 때 데이터 입출력 패드들(DQi, DQiN, i=비트 구성수)에 인가되는 신호는 데이터를 입출력하는 기능을 수행한다. 메모리 코아를 테스트하기 위한 DA 모드일 때는 입출력 패드들(DQi, DQiN)은 메모리 코어블락의 데이터를 입출력하는 기능을 수행하거나 혹은 테스트 어드레스를 받아들이는 기능을 수행한다.

DA 모드 테스트는 정상 동작 모드에서의 데이터 입출력 패드들(DQ0, …,DQi)의 기능을 변경하여 메모리 셀을 직접 억세스하여 메모리 셀의 불량 여부를 테스트하게 된다. 고속 메모리 장치 또는 임베디드 메모리 장치의 경우 데이터 입출력 핀들(DQi)은 다수개 존재하는 데, 예를 들어 비트 구성수가 ×16인 제품의 경우, DQi와 DQiN 패드들은 각각 16개 존재한다.

도 2는 종래의 버스 인터페이스 로직 회로부를 설명하는 도면이다. 이를 참 조하면, 하나의 버스 인터페이스 로직 회로부(120)를 대표적으로 설명한다. 버스 인터페이스 로직 회로부(120)는 차동 증폭 출력 회로(122), 데이터 입력 버퍼(124), 어드레스 버퍼(126), 엔모스 트랜지스터(127) 그리고 전송 게이트들(128, 129)을 포함한다. 정상동작 모드(Normal Mode)에는 DQ0 와 DQ0N은 차동 입출력 핀으로 사용된다. 차동 증폭 출력 회로(122)는 DQ0 출력 드라이버의 출력과 DQ0N 출력 드라이버의 출력을 감지 증폭하여 그 출력을 DQ0 패드와 DQ0N패드로 출력한다. 데이터 입력 버퍼(124)는 DQ0 패드와 DQ0N패드로 수신되는 데이터를 차동 증폭하여 내부 데이터 입력 회로 블락으로 전달한다. DA 모드에는 DQ0 와 DQ0N은 데이터 입출력 핀으로 사용되거나 혹은 어드레스 입출력 핀으로 사용될 수 있다. 도 2와 같이 DQ0는 테스트 어드레스 입력으로 사용되고 DQ0N은 사용하지 않을 수도 있다. DQ0패드의 데이터와 기준 전압(VREF)을 비교한 결과를 내부 회로블락으로 전달한다. 어드레스 버퍼(126)은 DA 모드 시 DQ0 패드로 입력되는 어드레스 신호를 기준 전압(VREF)과 비교하여 그 결과를 테스트 어드레스로 제공한다.

도 2와 같이 종래의 버스 인터페이스 로직 회로부는 DA 모드에서 DQ0는 테스트 어드레스 입력으로 사용하고, DQ0N은 사용하지 않고 플로팅(floating) 시키고 있다. 그 이유는 도3과 같이 DQ0 와 DQN0를 모두 사용하는 경우 동작 파형을 설명한 도면이다. 예를들어 DA 모드일 때 DQ0는 데이터 입출력 핀으로 사용되고 DQ0N은 테스트 어드레스를 수신하는 기능으로 사용되는 경우이다.

이를 참조하면, DA 모드일 때 DQ0 패드로 데이터를 출력할 때 DQ0N으로 테스트 어드레스들이 수신될 때 DQ0 패드(출력 데이터)는 DQ0N 패드(테스트 어드레스 입력)의 전압 레벨에 따라 그 스윙폭이 다르게 나타난다. 즉, A 부분은 DQ0N 패드(어드레스 입력)를 예컨대, 로직 하이레벨로 고정시켰을 때 DQ0 패드의 출력 데이터는 정상적인 신호 레벨대로 풀 스윙하는 것으로 나타나고, B 부분은 DQ0N 패드(어드레스 입력)를 예컨대, 로직 하이레벨-로우레벨-하이레벨-로우레벨로 변화시켰을 때 DQ0 패드의 출력 데이터의 스윙 폭이 크게 줄어드는 것을 알 수 있다. B 부분의 DQ0N 패드(어드레스 입력)의 로직 변화는 차동 증폭 출력 회로(122)의 동작에 영향을 주어 DQ0 패드의 출력 데이터의 신호를 왜곡시키는 문제를 가지고 있다.

이러한 문제점 때문에, 도 2와 같이 DQ0N 패드를 소정의 전압 레벨로 고정시키거나 플로팅시키는 방법이 사용된다. 그런데, DA 모드에서는 데이터 입출력 패드들(DQi)이 커맨드(command:RAS, CAS, WE, …)나 어드레스 등의 다양한 용도로 사용되어질 것이 요구된다. DA 모드시 DQ0N 패드를 사용할 수 없다는 것은 반도체 메모리 장치의 핀(또는 패드) 효율을 떨어뜨리고 핀수의 부족으로 DA 모드 테스트가 불가능해지는 문제점을 발생시킨다.

그러므로, DA 모드시 DQ0 패드의 신호 스윙 폭에 영향을 주지 않으면서 DQ0N 패드를 사용할 수 버스 인터페이스 로직 회로의 존재가 요구된다.

본 발명의 목적은 DA 모드 시 패드 효율을 향상시키는 버스 인터페이스 로직 회로를 갖는 반도체 메모리 장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 DA 모드 시 패드 효율을 향상시키 는 버스 인터페이스 로직 회로를 갖는 반도체 메모리 장치에 있어서, 버스 인터페이스 로직 회로는 출력 드라이버로부터 제공되는 제1 및 제2 출력 신호를 비교 증폭하여 그 결과를 제1 및 제2 데이터 입출력 패드들로 전달하는 차동 증폭기; DA 모드시, 제2 데이터 입출력 패드와 연결되는 차동 증폭기의 출력에 전원 전압을 전달하는 제1 전송 게이트와 제2 데이터 입출력 패드와 차동 증폭기의 연결을 차단하는 제2 전송 게이트를 갖는 스위칭부; 및 제2 데이터 입출력 패드로 입력되는 DA 모드 어드레스를 반도체 메모리 장치 내부로 전달하는 버퍼부를 포함한다.

바람직하기로, 버퍼부는 반도체 메모리 장치의 고속 정상 동작 모드 시, 제1 데이터 입출력 패드로 입력되는 데이터들을 반도체 메모리 장치의 내부로 전달하는 버퍼를 더 포함한다.

따라서, 본 발명의 버스 인터페이스 로직 회로부에 의하면, DA 모드시 제2 데이터 입출력 패드로 입력되는 어드레스에 의해 제1 데이터 입출력 패드의 신호 스윙 변화를 막고, DA 모드시 제2 데이터 입출력 패드의 사용으로 반도체 메모리 장치의 핀(또는 패드) 효율을 향상시킨다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 일실시예에 따른 버스 인터페이스 로직 회로부를 설명하는 도면이다. 이를 참조하면, 버스 인터페이스 로직 회로부(400)는 차동 증폭기(410), 스위칭부(420), 그리고 버퍼부(430)를 포함한다.

차동 증폭기(410)는 DQ 출력 드라이버(미도시)에서 제공되는 출력 신호(DQ_OUT)와 DQN 출력 드라이버(미도시)에서 제공되는 출력 신호(DQN_OUT)를 비교 증폭하여 그 결과를 DQ 패드와 DQN 패드로 전달한다. 차동 증폭기(410)는 구체적으로 전원 전압(VTERM)에 일측 단자들이 연결되는 제1 및 제2 저항(R1, R2), 제1 저항의 다른 측 단자에 그 드레인이 연결되고 그 게이트에 DQ 출력 드라이버에서 제공되는 출력 신호(DQ_OUT)가 연결되는 제1 엔모스 트랜지스터(MN1), 제2 저항의 다른 측 단자에 그 드레인이 연결되고 그 게이트에 DQN 출력 드라이버에서 제공되는 출력 신호(DQN_OUT)가 연결되는 제2 엔모스 트랜지스터(MN2), 그리고 제1 및 제2 엔모스 트랜지스터들(MN1, MN2)의 소스들과 접지 전압(GND) 사이에 연결되고 그 게이트가 바이어스 전압(VBIAS)에 연결되는 제3 엔모스 트랜지스터(MN3)로 구성된다.

스위칭부(420)는 독출 인에이블 신호(RD_EN)에 응답하는 제1 및 제2 전송 게이트들(421, 422)을 포함한다. 제1 전송 게이트(421)는 독출 인에이블 신호(RD_EN)가 로직 하이레벨일 때 전원 전압(VTERM)을 제2 저항(R2)과 제2 엔모스 트랜지스터(MN2) 사이의 제1 노드(N1)로 전달한다. 이에 따라 제1 노드(N1)는 로직 하이레벨로 고정되는 데, DA 모드시 DQN 패드로 입력되는 어드레스(A0)에 의해 DQ 패드에 영향을 주어 신호 스윙되는 변화를 막기 위해서 이다.

반면에, 제2 전송 게이트(422)는 독출 인에이블 신호(RD_EN)가 로직 로우레벨일 때 제1 노드(N1)와 DQN 패드를 연결시킨다. 이것은 고속으로 정상 동작 모드(High speed normal mode)일 때 차동 증폭기(410)의 동작에 의한 제1 노드(N1) 출력을 DQN 패드로 전달하기 위함이다. 이 때, DQ 패드로도 차동 증폭기(410)의 동작에 따른 출력이 전달됨은 물론이다.

버퍼부(430)는 DQ 패드로 입력되는 데이터를 기준 전압(VREF)과 비교하여 입력 파이프라인 데이터로 발생시키는 제1 버퍼(431)와 DA 모드 테스트시 DQN 패드로 입력되는 어드레스 신호(A0)를 DA 모드 어드레스로 발생시키는 제2 버퍼(432)를 포함한다.

따라서, 본 실시예의 버스 인터페이스 로직 회로부(400)는 DA 모드시 DQN 패드로 입력되는 어드레스(A0)에 의해 DQ 패드의 신호 스윙 변화를 막기 위하여 차동 증폭기(410)의 제1 노드(N1)를 전원 전압(VTERM) 레벨로 고정시킨다. 이에 따라 차동 증폭기(410)는 DQN 패드로 입력되는 어드레스(A0)에 영향을 받지 않고, DA 모드시 DQN 패드를 사용하여 DA 모드 테스트를 수행하기 때문에 반도체 메모리 장치의 핀(또는 패드) 효율을 향상시킨다.

도 5는 도 4의 버스 인터페이스 로직 회로부(400)를 갖는 메모리 장치의 동작 타이밍도를 설명하는 도면으로, 특히 DA 모드일 때의 동작 타이밍도를 나타낸다. 이를 참조하면, 기입 인에이블 신호(WE)에 의해 DA 모드의 독출 동작이 인식되는 데, 기입 인에이블 신호(WE)가 로직 하이레벨인 구간 동안 DQN 패드로 로우 어드레스(RADR) 및 칼럼 어드레스(CADR)가 입력된다. 기입 인에이블 신호(WE)가 로직 로우레벨인 구간 동안, DQ 패드로 차동 증폭기(410) 동작에 따른 출력 데이터들이 출력되는 반면에 DQN 패드는 스위칭부(420)의 제2 전송 게이트(422)에 의해 차단되어 플로팅된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 버스 인터페이스 로직 회로부에 의하면, DA 모드시 DQN 패드로 입력되는 어드레스에 의해 DQ 패드의 신호 스윙 변화를 막기 위하여, 차동 증폭기의 제1 노드를 전원 전압 레벨로 고정시키고 스위칭부의 제2 전송 게이트에 의해 제1 노드와 DQN 패드와의 연결을 차단시킨다. 이에 따라 차동 증폭기는 DQN 패드로 입력되는 어드레스에 영향을 받지 않기 때문에 DQ 패드의 신호 스윙 변화가 방지되고, DA 모드시 DQN 패드를 사용하여 DA 모드 테스트를 수행하기 때문에 반도체 메모리 장치의 핀(또는 패드) 효율을 향상시킨다.

Claims (8)

1. 직접 억세스 모드 시 패드 효율을 향상시키는 버스 인터페이스 로직 회로를 갖는 반도체 메모리 장치에 있어서, 상기 버스 인터페이스 로직 회로는

   출력 드라이버로부터 제공되는 제1 및 제2 출력 신호를 비교 증폭하여 그 결과를 제1 및 제2 데이터 입출력 패드들로 전달하는 차동 증폭기;

   상기 직접 억세스 모드시, 독출 인에이블 신호에 응답하여 직접 억세스 모드 어드레스가 입력되는 상기 제2 데이터 입출력 패드와 상기 차동 증폭기를 연결하는 스위칭부; 및

   상기 제2 데이터 입출력 패드로 입력되는 상기 직접 억세스 모드 어드레스를 상기 반도체 메모리 장치 내부로 전달하고, 상기 제1 데이터 입출력 패드로 입력되는 데이터들을 상기 반도체 메모리 장치의 내부 회로로 전달하는 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 삭제
3. 제1항에 있어서, 상기 스위칭부는

   상기 독출 인에이블 신호에 응답하여 상기 제2 데이터 입출력 패드와 연결되는 상기 차동 증폭기의 출력에 전원 전압을 전달하는 제1 전송 게이트; 및

   상기 독출 인에이블 신호에 응답하여 상기 제2 데이터 입출력 패드와 상기 차동 증폭기의 연결을 차단하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
4. 삭제
5. 제1항에 있어서, 상기 차동 증폭기는

   전원 전압에 일측 단자들이 연결되는 제1 및 제2 저항;

   상기 제1 저항의 다른 측 단자가 그 드레인에 연결되고 상기 제1 출력 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터;

   상기 제2 저항의 다른 측 단자가 그 드레인에 연결되고 상기 제2 출력 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터; 및

   상기 제1 및 제2 엔모스 트랜지스터들의 소스들과 접지 전압 사이에 연결되고 바이어스 전압에 게이팅되는 제3 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
6. 직접 억세스 모드 시 패드 효율을 향상시키는 버스 인터페이스 로직 회로를 갖는 반도체 메모리 장치에 있어서, 상기 버스 인터페이스 로직 회로는

   출력 드라이버로부터 제공되는 제1 및 제2 출력 신호를 비교 증폭하여 그 결과를 제1 및 제2 데이터 입출력 패드들로 전달하는 차동 증폭기;

   상기 직접 억세스 모드시, 상기 제2 데이터 입출력 패드와 연결되는 상기 차동 증폭기의 출력에 전원 전압을 전달하는 제1 전송 게이트와 상기 제2 데이터 입출력 패드와 상기 차동 증폭기의 연결을 차단하는 제2 전송 게이트를 갖는 스위칭부; 및

   상기 제2 데이터 입출력 패드로 입력되는 상기 직접 억세스 모드 어드레스를 상기 반도체 메모리 장치 내부로 전달하고, 상기 제1 데이터 입출력 패드로 입력되는 데이터들을 상기 반도체 메모리 장치의 내부 회로로 전달하는 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
7. 삭제
8. 제6항에 있어서, 상기 차동 증폭기는

   전원 전압에 일측 단자들이 연결되는 제1 및 제2 저항;

   상기 제1 저항의 다른 측 단자가 그 드레인에 연결되고 상기 제1 출력 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터;

   상기 제2 저항의 다른 측 단자가 그 드레인에 연결되고 상기 제2 출력 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터; 및

   상기 제1 및 제2 엔모스 트랜지스터들의 소스들과 접지 전압 사이에 연결되고 바이어스 전압에 게이팅되는 제3 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

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