JP2795846B2 - 半導体装置 - Google Patents
半導体装置Info
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- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係り、例えば、ダイナミック
にランダムアクセス可能な記憶装置に関する。 （従来の技術） ダイナミック型ランダムアクセスメモリ（DRAM）の集
積度は微細加工技術の進歩と共に高まり、微細化による
素子の性能向上によってDRAMのアクセスタイムはますま
す短くなっている。又、画像処理など極めて高速にデー
タの読み出し、書き込みを要求する分野に対応するため
にもDRAMの高速化への要望は増々高まっている。 このようなDRAMの高速化と共に、入出力の多ピット
化、動作モードの多様化等機能面の開発も盛んである。
特にページモード，ニブルモード，スタティックカラム
モードなどは選択されたワード線に接続される複数個の
メモリセルの情報を高速に読み書きすることができる。
このような高速モードに対応するためには、より速く正
確に外部データを内部メモリーセルに書き込む必要があ
る。従来、DRAMの内部セルへ書き込む過程は第７図に示
すように入力パッドから入って来る“1"“0"のデータを
データ入力バッファが受け、選択回路を通して複数の書
き込みデータ線に順次伝達されてゆく。φはデータ入力
バッファのコントロール信号である。ここでデータ入力
バッファは外部入力されて来るTTLレベルの信号をセン
スしてMOSレベルに変換し、転送するものである。 非常に速いサイクルで次々と新たなデータを書き込む
場合、このデータ入力バッファが入力データの変化に正
確に追随できなくなる問題がある。これはすなわち、入
力データに対し、誤ったデータをDRAMのセル内部に書き
込んでしまうことになり、DRAMの誤動作を引き起こす。 （発明が解決しようとする問題点） 以上のように従来の半導体装置において、より一層の
高速動作を行なおうとする場合、書き込み動作、特にデ
ータ入力バッファの動作が速度向上の防げとなる。本発
明はこの様な問題を解決した高速動作可能な半導体装置
を提供することを目的とする。 〔発明の構成〕 （問題点を解決するための手段） 本発明においては書き込みデータをMOSレベルに変換
しデータを選択回路部に転送するデータ入力バッファを
例えば２つ設け、その２つのバッファを互いにタイミン
グをずらして動作させることによってより早いサイクル
で変化するデータを余裕をもって正確に変換転送し、半
導体装置の書き込み動作の高速化を可能にする。 （作用） 以上のようにデータインプットバッファを２つ並列に
設け、入力データを交互に受け取って選択回路部で交互
に書き込みデータ線に割り合てることによって半導体装
置の書き込み動作が高速サイクル時にも安定し正確に書
き込むことができる。このように交互に動作するという
ことは１つ当りのデータ入力バッファは従来方式に比べ
２倍のゆっくりしたサイクルで余裕を持って動作するこ
とを意味し、書き込みに必要な最小サイクルを縮小し、
安定な動作を行なうことができる。よって半導体装置の
より一層の高速動作を可能とする。 （実施例） 以下、本発明の実施例を説明する。 第１図は本発明の実施例のブロック図を示す。入力パ
ッドから入力保護回路を介して取り込まれたデータは信
号φＡによりコントロールされるデータ入力バッファＡ
とφＢによりコントロールされるデータ入力バッファＢ
を通して選択回路部に伝達される。ここでデータ入力バ
ッファA,Bは次々に入力されるデータをA,B,A,B……と交
互に動作することによって、バッファが１つしかない場
合よりもゆっくり余裕をもって動く。選択回路部ではA,
B交互に伝達されて来るデータを順次複数の書き込みデ
ータ線に振り分ける。ここでコントロール信号φA,φＢ
は第２図のごとくなる。従来のように１つのデータ入力
バッファによって動作する場合のコントロール信号φに
比べ、φA,φＢは交互となり、バッファA,Bは従来の場
合の２倍のサイクルで十分な時間をもって動作すること
がわかる。 データ入力バッファの働きは次の２つある。 外部からTTLレベルで入力されたデータをセンスす
る。そのセンスしたデータを選択回路に転送する。の
２点である。のセンスにτ１の時間を要し、の転送
にτ２の時間を必要とすると仮定すると、第７図のよう
な従来型においては、データ入力バッファが１つである
ためデータをセンスしてそれを転送し終わるまで次のサ
イクルに入れない。高速に動作する場合の最小サイクル
は第３図（ａ）に示すようにτ１＋τ２となる。ところ
が本実施例のようにデータインプットバッファを２つ設
け交互に動作させることにより第３図（ｂ）に示すよう
に次のサイクルが前のサイクルに重なって動作すること
が可能となる。１つのバッファが転送している間にもう
１つがセンスを同時に行なうことができ、最小サイクル
はτ１まで縮小することが可能である。これによってDR
AMの書き込み動作は高速サイクル時にも正確に安定して
動作する。 第４図にデータ入力バッファ回路例を示す。 TTLレベル（Low0.8V,High2.4V）のデータ入力DIN
はゲートが共通接続されたＰチャネルMOSFET Q1及びＮ
チャネルMOSFET Q2に伝達される。例えば入力DINが2.4V
以上であると、Q1,Q2のソース，ドレイン接続ノードは
“L"になる。Q3,Q4は負荷のＰチャネルMOSFETである。
一方、基準電位Vref（1.6V）は、ＰチャネルMOSFET Q5,
Q6及びＮチャネルMOSFET Q7,Q8で構成されたカレントミ
ラー回路に入力する。この場合、入力DINは“H"である
からその駆動MOSFET Q7がオンし、ノードN1は“L"に安
定化する。次にセンス終了時にクロック信号φ（第１図
のφＡ又はφＢ）が“H"となると、ノードN2は“L"とな
りフリップフロップの出力ノードN3を“H"とする。この
データは転送ゲートQ11を介してラッチ回路Ｌにラッチ
され、MOSレベル信号のＤ＝“H",＝“L"を出力するこ
ととなる。DINが0.8V以下であればD,出力は反転す
る。そして一定時間経つとQ10のゲートに入力する遅延
信号によりQ9に次いでQ10がオンし、内部ノードN4がリ
セットされる。 データ入力バッファは入力パッドに対して一対設けら
れており、従ってデータ入力バッファＡからはDA,▲
▼が、データ入力バッファＢからはDB,▲▼が互
いにオーバーラップしながら交互に選択回路に出力され
る。 第５図（ａ）は選択回路の回路例であり、データ入力
バッファA,Bから入力されたデータを書き込みデータ線
（WD I−1,▲▼），（WD I−2,▲
▼），（WD I−3,▲▼），（WD I−4,▲
▼），（WD II−1,▲▼），（WD II
−2,▲▼），（WD II−3,▲
▼），（WD II−4,▲▼）の何れかに時分
割的に振り分ける。書き込みデータ線は例えば８組であ
り、I/O線の組数に対応している。第５図（ａ）では３
組迄を示している。第５図（ｂ）にタイミングを示した
様にクロック信号φ１が“H"でφＡ′が“H",φＢ′が
“L"の時、データ入力バッファＡの出力DA,▲▼が
書込みデータ線WD I−1,▲▼に出力される。
DAが“H",DBが“L"であればWD I−１＝“H"、▲
▼＝“L"となる。次にクロック信号φ２が“H"とな
ると、データ入力バッファＢの出力DB,▲▼が書き
込みデータ線とWD I−2,▲▼に出力され、更
にクロック信号φ３が“H"のなると、データ入力バッフ
ァＡの次のＡの出力DA,▲▼が書き込みワード線WD
I−3,▲▼に出力され、以下データ入力バッ
ファA,Bの出力が８組目の書き込みデータ線WD II−4,▲
▼まで交互に出力される。以後この周期が
繰り返される。 第６図はメモリ領域の回路図である。書き込みデータ
線はゲート段を介して８組のI/O,▲▼線に接続さ
れており、カラム選択線CSLを介して、センスアンプSA
を有し、１トランジスタ/1キャバシタ構成のDRAMメモリ
セルMCが接続された４組を単位とするビット線BL,▲
▼群に接続されている。先ず第１サイクルでカラム選
択線CSLI−１で選ばれる４組のビット線対のメモリセル
データがI/O,▲▼線から読み出され、新しいデー
タが続いてI/O,▲▼線からこの４組について書込
まれる。この第１サイクルでの書込みが行なわれている
間、第２サイクルが始まる。即ちCSL II−１で選ばれる
４組のビット線のメモリヤルのデータが第１サイクルで
の書込みと時を同じくしてI/O,▲▼線から読み出
される。このように、サイクル間でオーバーラップしな
がら、CSL I−２、次いでCSL II−２で選ばれる夫々４
組のビット線のメモリセルに対して読出し、書込みのア
クセスが行なわれる。書込みの際、カラム選択線CSL I
−１がオンすると書き込みデータ線WD I−１が“H",▲
▼が“L"の場合、クロック信号φW I1のタイ
ミングでI/O,▲▼を通ってビット線BL,▲▼
に伝達され、続いてWD I−4,▲▼迄のデータ
が順次ビット線BL,▲▼に伝達される。そして選択
されていたワード線、例えばWLNをオフして４つのメモ
リセルMCにデータを書き込む。この操作を繰り返して書
き込みデータ線の出力を順次メモリセルに書き込んで行
く。 各サイクルは互いにオーバーラップしているので、書
込みについて見れば、図中、左上，右上，左下，右下の
夫々４組のビット線で構成されるブロックに対し連続的
に書き込みが為されることになる。 尚、本発明は上記した実施例に限られるものではな
い。データ入力バッファは２個より多くのものを組とし
て動作させてもよいし、データ入力バッファの出力を単
数の書き込みデータ線に交互に出力するものであっても
よい。 〔発明の効果〕 本発明によれば、複数のデータ入力バッファを互いに
タイミングをずらしながら外部入力されるTTLレベルの
信号をMOSレベルに変換して書き込むため、高速なデー
タ入力に対し、各バッファは十分時間をかけて増幅変換
を行なうことができ、書き込み可能な最小サイクルの縮
小が可能である。これにより半導体装置の書き込みの高
速化が図れる。
にランダムアクセス可能な記憶装置に関する。 （従来の技術） ダイナミック型ランダムアクセスメモリ（DRAM）の集
積度は微細加工技術の進歩と共に高まり、微細化による
素子の性能向上によってDRAMのアクセスタイムはますま
す短くなっている。又、画像処理など極めて高速にデー
タの読み出し、書き込みを要求する分野に対応するため
にもDRAMの高速化への要望は増々高まっている。 このようなDRAMの高速化と共に、入出力の多ピット
化、動作モードの多様化等機能面の開発も盛んである。
特にページモード，ニブルモード，スタティックカラム
モードなどは選択されたワード線に接続される複数個の
メモリセルの情報を高速に読み書きすることができる。
このような高速モードに対応するためには、より速く正
確に外部データを内部メモリーセルに書き込む必要があ
る。従来、DRAMの内部セルへ書き込む過程は第７図に示
すように入力パッドから入って来る“1"“0"のデータを
データ入力バッファが受け、選択回路を通して複数の書
き込みデータ線に順次伝達されてゆく。φはデータ入力
バッファのコントロール信号である。ここでデータ入力
バッファは外部入力されて来るTTLレベルの信号をセン
スしてMOSレベルに変換し、転送するものである。 非常に速いサイクルで次々と新たなデータを書き込む
場合、このデータ入力バッファが入力データの変化に正
確に追随できなくなる問題がある。これはすなわち、入
力データに対し、誤ったデータをDRAMのセル内部に書き
込んでしまうことになり、DRAMの誤動作を引き起こす。 （発明が解決しようとする問題点） 以上のように従来の半導体装置において、より一層の
高速動作を行なおうとする場合、書き込み動作、特にデ
ータ入力バッファの動作が速度向上の防げとなる。本発
明はこの様な問題を解決した高速動作可能な半導体装置
を提供することを目的とする。 〔発明の構成〕 （問題点を解決するための手段） 本発明においては書き込みデータをMOSレベルに変換
しデータを選択回路部に転送するデータ入力バッファを
例えば２つ設け、その２つのバッファを互いにタイミン
グをずらして動作させることによってより早いサイクル
で変化するデータを余裕をもって正確に変換転送し、半
導体装置の書き込み動作の高速化を可能にする。 （作用） 以上のようにデータインプットバッファを２つ並列に
設け、入力データを交互に受け取って選択回路部で交互
に書き込みデータ線に割り合てることによって半導体装
置の書き込み動作が高速サイクル時にも安定し正確に書
き込むことができる。このように交互に動作するという
ことは１つ当りのデータ入力バッファは従来方式に比べ
２倍のゆっくりしたサイクルで余裕を持って動作するこ
とを意味し、書き込みに必要な最小サイクルを縮小し、
安定な動作を行なうことができる。よって半導体装置の
より一層の高速動作を可能とする。 （実施例） 以下、本発明の実施例を説明する。 第１図は本発明の実施例のブロック図を示す。入力パ
ッドから入力保護回路を介して取り込まれたデータは信
号φＡによりコントロールされるデータ入力バッファＡ
とφＢによりコントロールされるデータ入力バッファＢ
を通して選択回路部に伝達される。ここでデータ入力バ
ッファA,Bは次々に入力されるデータをA,B,A,B……と交
互に動作することによって、バッファが１つしかない場
合よりもゆっくり余裕をもって動く。選択回路部ではA,
B交互に伝達されて来るデータを順次複数の書き込みデ
ータ線に振り分ける。ここでコントロール信号φA,φＢ
は第２図のごとくなる。従来のように１つのデータ入力
バッファによって動作する場合のコントロール信号φに
比べ、φA,φＢは交互となり、バッファA,Bは従来の場
合の２倍のサイクルで十分な時間をもって動作すること
がわかる。 データ入力バッファの働きは次の２つある。 外部からTTLレベルで入力されたデータをセンスす
る。そのセンスしたデータを選択回路に転送する。の
２点である。のセンスにτ１の時間を要し、の転送
にτ２の時間を必要とすると仮定すると、第７図のよう
な従来型においては、データ入力バッファが１つである
ためデータをセンスしてそれを転送し終わるまで次のサ
イクルに入れない。高速に動作する場合の最小サイクル
は第３図（ａ）に示すようにτ１＋τ２となる。ところ
が本実施例のようにデータインプットバッファを２つ設
け交互に動作させることにより第３図（ｂ）に示すよう
に次のサイクルが前のサイクルに重なって動作すること
が可能となる。１つのバッファが転送している間にもう
１つがセンスを同時に行なうことができ、最小サイクル
はτ１まで縮小することが可能である。これによってDR
AMの書き込み動作は高速サイクル時にも正確に安定して
動作する。 第４図にデータ入力バッファ回路例を示す。 TTLレベル（Low0.8V,High2.4V）のデータ入力DIN
はゲートが共通接続されたＰチャネルMOSFET Q1及びＮ
チャネルMOSFET Q2に伝達される。例えば入力DINが2.4V
以上であると、Q1,Q2のソース，ドレイン接続ノードは
“L"になる。Q3,Q4は負荷のＰチャネルMOSFETである。
一方、基準電位Vref（1.6V）は、ＰチャネルMOSFET Q5,
Q6及びＮチャネルMOSFET Q7,Q8で構成されたカレントミ
ラー回路に入力する。この場合、入力DINは“H"である
からその駆動MOSFET Q7がオンし、ノードN1は“L"に安
定化する。次にセンス終了時にクロック信号φ（第１図
のφＡ又はφＢ）が“H"となると、ノードN2は“L"とな
りフリップフロップの出力ノードN3を“H"とする。この
データは転送ゲートQ11を介してラッチ回路Ｌにラッチ
され、MOSレベル信号のＤ＝“H",＝“L"を出力するこ
ととなる。DINが0.8V以下であればD,出力は反転す
る。そして一定時間経つとQ10のゲートに入力する遅延
信号によりQ9に次いでQ10がオンし、内部ノードN4がリ
セットされる。 データ入力バッファは入力パッドに対して一対設けら
れており、従ってデータ入力バッファＡからはDA,▲
▼が、データ入力バッファＢからはDB,▲▼が互
いにオーバーラップしながら交互に選択回路に出力され
る。 第５図（ａ）は選択回路の回路例であり、データ入力
バッファA,Bから入力されたデータを書き込みデータ線
（WD I−1,▲▼），（WD I−2,▲
▼），（WD I−3,▲▼），（WD I−4,▲
▼），（WD II−1,▲▼），（WD II
−2,▲▼），（WD II−3,▲
▼），（WD II−4,▲▼）の何れかに時分
割的に振り分ける。書き込みデータ線は例えば８組であ
り、I/O線の組数に対応している。第５図（ａ）では３
組迄を示している。第５図（ｂ）にタイミングを示した
様にクロック信号φ１が“H"でφＡ′が“H",φＢ′が
“L"の時、データ入力バッファＡの出力DA,▲▼が
書込みデータ線WD I−1,▲▼に出力される。
DAが“H",DBが“L"であればWD I−１＝“H"、▲
▼＝“L"となる。次にクロック信号φ２が“H"とな
ると、データ入力バッファＢの出力DB,▲▼が書き
込みデータ線とWD I−2,▲▼に出力され、更
にクロック信号φ３が“H"のなると、データ入力バッフ
ァＡの次のＡの出力DA,▲▼が書き込みワード線WD
I−3,▲▼に出力され、以下データ入力バッ
ファA,Bの出力が８組目の書き込みデータ線WD II−4,▲
▼まで交互に出力される。以後この周期が
繰り返される。 第６図はメモリ領域の回路図である。書き込みデータ
線はゲート段を介して８組のI/O,▲▼線に接続さ
れており、カラム選択線CSLを介して、センスアンプSA
を有し、１トランジスタ/1キャバシタ構成のDRAMメモリ
セルMCが接続された４組を単位とするビット線BL,▲
▼群に接続されている。先ず第１サイクルでカラム選
択線CSLI−１で選ばれる４組のビット線対のメモリセル
データがI/O,▲▼線から読み出され、新しいデー
タが続いてI/O,▲▼線からこの４組について書込
まれる。この第１サイクルでの書込みが行なわれている
間、第２サイクルが始まる。即ちCSL II−１で選ばれる
４組のビット線のメモリヤルのデータが第１サイクルで
の書込みと時を同じくしてI/O,▲▼線から読み出
される。このように、サイクル間でオーバーラップしな
がら、CSL I−２、次いでCSL II−２で選ばれる夫々４
組のビット線のメモリセルに対して読出し、書込みのア
クセスが行なわれる。書込みの際、カラム選択線CSL I
−１がオンすると書き込みデータ線WD I−１が“H",▲
▼が“L"の場合、クロック信号φW I1のタイ
ミングでI/O,▲▼を通ってビット線BL,▲▼
に伝達され、続いてWD I−4,▲▼迄のデータ
が順次ビット線BL,▲▼に伝達される。そして選択
されていたワード線、例えばWLNをオフして４つのメモ
リセルMCにデータを書き込む。この操作を繰り返して書
き込みデータ線の出力を順次メモリセルに書き込んで行
く。 各サイクルは互いにオーバーラップしているので、書
込みについて見れば、図中、左上，右上，左下，右下の
夫々４組のビット線で構成されるブロックに対し連続的
に書き込みが為されることになる。 尚、本発明は上記した実施例に限られるものではな
い。データ入力バッファは２個より多くのものを組とし
て動作させてもよいし、データ入力バッファの出力を単
数の書き込みデータ線に交互に出力するものであっても
よい。 〔発明の効果〕 本発明によれば、複数のデータ入力バッファを互いに
タイミングをずらしながら外部入力されるTTLレベルの
信号をMOSレベルに変換して書き込むため、高速なデー
タ入力に対し、各バッファは十分時間をかけて増幅変換
を行なうことができ、書き込み可能な最小サイクルの縮
小が可能である。これにより半導体装置の書き込みの高
速化が図れる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は従来
のデータ入力バッファのコントロール信号φと本実施例
のコントロール信号φA,φＢの比較を示す図、第３図は
従来例での書き込みの最小サイクルと本実施例での書き
込みの最小サイクルを比較する図、第４図はデータ入力
バッファを示す回路図、第５図は選択回路を説明するた
めの図、第６図はメモリ領域を示す回路図、第７図は従
来例を示す図である。
のデータ入力バッファのコントロール信号φと本実施例
のコントロール信号φA,φＢの比較を示す図、第３図は
従来例での書き込みの最小サイクルと本実施例での書き
込みの最小サイクルを比較する図、第４図はデータ入力
バッファを示す回路図、第５図は選択回路を説明するた
めの図、第６図はメモリ領域を示す回路図、第７図は従
来例を示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 伊藤 寧夫
神奈川県川崎市幸区小向東芝町１ 株式
会社東芝総合研究所内
(72)発明者 作井 康司
神奈川県川崎市幸区小向東芝町１ 株式
会社東芝総合研究所内
(56)参考文献 特開 昭61−77194（ＪＰ，Ａ)
特開 昭61−117789（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G11C 11/40 - 11/409
Claims (1)
- (57)【特許請求の範囲】 １．複数の書き込みデータが時系列に供給される入力パ
ッドと、 この入力パッドに接続され、前記入力パッドに供給され
た前記書き込みデータを第１期間にセンスし、センスし
た書き込データを前記第１期間の後の第２期間に出力す
る第１入力バッファと、 前記入力パッドに接続され、前記入力パッドに供給され
た前記書き込みデータを前記第２期間にセンスし、セン
スした書き込みデータを前記第２期間の後の第３期間に
出力する第２入力バッファと、 前記第１及び第２入力バッファの出力が供給され、前記
第１及び第２入力バッファの出力を選択して複数の書き
込みデータ線に順次出力する選択回路と を有する半導体装置。 ２．前記複数の書き込みデータ線は、個々に複数のDRAM
セル及びセンスアンプの接続された複数のビット線にカ
ラム選択回路を介して接続されていることを特徴とする
特許請求の範囲第１項記載の半導体装置。 ３．複数の書き込みデータが時系列に供給される入力パ
ッドと、 前記入力パッドに供給された前記書き込みデータを互い
に異なる期間にセンスするＭ個（Ｍは２以上の整数）の
入力バッファと、 前記Ｍ個の入力バッファの出力を互いに異なる期間にＮ
個（ＮはＭより大きい整数）の書き込みデータ線に順次
出力する選択回路と を有する半導体装置。 ４．前記Ｎ個の書き込みデータ線は、個々に複数のDRAM
セル及びセンスアンプの接続された複数のビット線にカ
ラム選択回路を介して接続されていることを特徴とする
特許請求の範囲第３項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295114A JP2795846B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
| EP19880119434 EP0317963A3 (en) | 1987-11-25 | 1988-11-22 | Semiconductor memory device having dram cells |
| KR1019880015483A KR890008840A (ko) | 1987-11-25 | 1988-11-24 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295114A JP2795846B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137492A JPH01137492A (ja) | 1989-05-30 |
| JP2795846B2 true JP2795846B2 (ja) | 1998-09-10 |
Family
ID=17816473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295114A Expired - Lifetime JP2795846B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0317963A3 (ja) |
| JP (1) | JP2795846B2 (ja) |
| KR (1) | KR890008840A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531827B2 (ja) * | 1990-04-25 | 1996-09-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2925337B2 (ja) * | 1990-12-27 | 1999-07-28 | 株式会社東芝 | 半導体装置 |
| KR960006271B1 (ko) * | 1993-08-14 | 1996-05-13 | 삼성전자주식회사 | 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치 |
| JP3090104B2 (ja) * | 1997-10-27 | 2000-09-18 | 日本電気株式会社 | 半導体メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4630240A (en) * | 1984-07-02 | 1986-12-16 | Texas Instruments Incorporated | Dynamic memory with intermediate column derode |
| JPS61117789A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | 半導体メモリ |
| US4905189B1 (en) * | 1985-12-18 | 1993-06-01 | System for reading and writing information | |
| CA1293565C (en) * | 1986-04-28 | 1991-12-24 | Norio Ebihara | Semiconductor memory |
-
1987
- 1987-11-25 JP JP62295114A patent/JP2795846B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-22 EP EP19880119434 patent/EP0317963A3/en not_active Withdrawn
- 1988-11-24 KR KR1019880015483A patent/KR890008840A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890008840A (ko) | 1989-07-12 |
| EP0317963A2 (en) | 1989-05-31 |
| EP0317963A3 (en) | 1990-09-05 |
| JPH01137492A (ja) | 1989-05-30 |
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