JPS6363198A

JPS6363198A - 半導体記憶装置

Info

Publication number: JPS6363198A
Application number: JP61207192A
Authority: JP
Inventors: Yasuo Ito; 寧夫伊藤; Fumio Horiguchi; 文男堀口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-03
Filing date: 1986-09-03
Publication date: 1988-03-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野〉本発明は半導体記憶装置に係り、特にダイナミックにラ
ンダム・アクセス可能な記憶装置に関する。

゛（１来６・技術）　゛ＭＯ８型半導体メモリのうち特にダイナミックＲＡＭ　
（ｄＲＡＭ）は、その容量が４倍／３年の割合いで増加
の一途を辿って来た。最近１ＭビットｄＲＡＭが実用段
階に入り、１９８６年のｌ５ＳＣＣでは４ＭビットｄＲ
ＡＭの発表がいくつかなされ、その商品化も近い。

この様なｄＲＡＭの大容發化と共に、入出力の多ビット
化、動作モードの多様化等機能面の開発も盛んである。

特に、ページモード、ニブルモード、スタチックカラム
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックＲＡＭに匹敵する高速アクセ
スを可能とする。この様な高速の動作モードは、シリア
ルにデータを入出力することを可能とし、従ってコンピ
ュータの性能向上を図ることができ、また画像メモリな
どの応用において画質向上に寄与する。

コンピュータの主記憶装置と中央演算装置（ＣＰＬＩ）
の間には通常、そのデータ交換の動作速度を速めるため
に緩衝記憶装置（キャッシュ・メモリ）を介在させ、そ
のデータ交換を固定長の情報ブロック単位で行うことが
多い。またメモリのスルーブツトを上げるために、主記
憶装置を構成するメモリカード群を複数のバンクに分け
、これらに連続したアドレスを割付けて並列処理を行わ
せる“インターリーブと呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮を図っている。

現在この様な動作を達成するモードとして、ニブルモー
ドが使われることが多い。

ニブルモードは、ロウ・アドレス・ストローブ信号（以
下、ＲＡＳクロック）が“１゛′（“８１ルベル）から
“０”　（“し”レベル）に遷移してメモリセルアレイ
が活性化された後、カラム・アドレス・ストローブ信号
（以下、ＣＡＳクロック）が“Ｈ″レベルら“Ｌ″ルベ
ル遷移して一つのメモリセルが選択されるが、この後Ｒ
ＡＳクロックを“Ｌ″レベル維持したままＣＡＳクロッ
クをリセットして再び“Ｌ”レベルに遷移させるサイク
ル（ＣＡＳのトグルと呼ばれる）を繰り返すことによっ
て、外部から列アドレス信号を入れることなく連続した
列アドレスのアクセスを可能としたものである。

通常のニブルモードの動作を第１５図および第１６図を
用いて具体的に説明する。ＲＡＳりＯツクがＨ”レベル
から“Ｌ”レベルに移行することにより、一連の活性化
信号が発生する。先ず行アドレス入力信号が１０個の行
アドレスバッファ（ＩＭビットｄＲＡＭの場合、４Ｍビ
ットｄＲＡＭの場合は１１１１１ｉ１）に取込まれ、内
部ＭＯＳレベルのアドレス２進符号が生成される。

このアドレスバッファから生成される２進符号は行デコ
ーダへ伝達され、行デコーダの選択、非選択の動作が行
われる。行デコーダの選択、非選択の動作を感知して発
生するワード線駆動クロックを受けて、これに対応する
ワード線ＷＬが選択され、これに連なるメモリセルＭｌ
　、　Ｍ２　、、Ｍ３　。

Ｍ４の情報がビット線に転送されて、センスアンプＳ／
Ａｓ　、Ｓ／Ａ２　、Ｓ／Ａ３．８／Ａ４によってそれ
ぞれ増幅される。次にＣＡＳクロックが入ると、列アド
レス信号が１０個の列アドレスバッファに取込まれ、内
部ＭＯＳレベルの列アドレス２進符号が生成される。こ
のアドレスバッファから生成される２進符号のうち８組
が列デコーダの選択、非選択動作に利用され、他の２組
は４組の入出力線を選択するためのデコーダに供給され
る。例えば２５６国からなる列デコーダ（Ｎ−１〜２５
６）は、８組の列アドレスの２進符号（Ａｏｃ−Ａｎｃ
：　ｎ−８）を受け、一つの選択すした列デコーダ（Ｎ
）により列選択信号Ｃ８Ｌが上昇すると、転送ゲートＱ
ａ　Ｏｔ〜Ｑ８０４がオンして４組のピット線対（第１
５図では、ビット線対を構成する２組の信号線を簡単の
ため１本で示している）の情報がそれぞれ４組の入出力
線ＤＱＩ〜ＤＱ４に伝達される。そして入出力線に接続
された４組の入出力データアンプＳ１〜Ｓ４が信号ＱＳ
Ｈにより活性化されて信号増幅が行われる。この信号増
幅と同時に信＠ＱＳＥにより制御されてデータ読み出し
用ゲートＱ、。５〜Ｑｓｏａがオンとなり、入出力線の
情報が出力線ＲＤ１〜ＲＤ４に伝えられ、その情報は通
常フリップフロップにより構成される出力データラッチ
回路Ｌ１〜Ｌ４に保持される。このデータ出力ラッチ回
路に保持された信号は、シフトレジスタによって並列信
号から直列信号に変換され、出力バッファ□ｏｕｔの活
性化によりデータ出力端子に出力される。ここでシフト
レジスタには通常、データラッチ回路Ｌ１〜Ｌ４のうち
どれを先頭にして出力するかを決定する頭だしの機能が
内蔵されている。一方、データ入力端子からデータ人力
バッファＤｉｎを介して入力されたデータは入力部シフ
トレジスタに伝達されてＣＡＳクロックのトグルに応じ
て順次入力データラッチ回路Ｌ１’　〜Ｌ４’　に取り
込まれる。入力データを取り込んでいる間は、書き込み
ゲートＱ８０９〜Ｑ８１１が制御信号ＷＧによりオンに
保たれる。

従来のｄＲＡＭではこのニブルモードのシフトレジスタ
長として、４ビット、８ビット更に１０２４ビットのも
のが知られている。４ビット長のものが通常のニブルモ
ードであり（第１７図）、８ビット長のものはバイトモ
ードと呼ばれ（第１８図）、１０２４ビット長のものは
拡張ニブルモードと呼ばれる（第１９図）。但し拡張ニ
ブルモードのビット長は、メモリセルアレイのカラム方
向の長さにより異なり、５１２ビット。

２０４８ビット、４０９６ビット等の値を取り得る。

この様なニブルモードを用いると、通常のノーマルモー
ドに比べてより高速にデータを入出力することができる
。通常のサイクルでデータを連続的に読み出す場合には
は、第２０図に示すようにＲＡＳクロックとＣＡＳクロ
ックを共に“Ｌ”レベルから”Ｈ”レベルに戻し、プリ
チャージ状態に移してから、再び選びたいＯウアドレス
情報×１とカラムアドレス情報Ｙｊを入力する必要があ
り、このプリチャージ期間のためにサイクルタイムが長
くなってしまうのである。

しかしながら、ニブルモード、バイトモード更に拡張ニ
ブルモードについても、従来のものでは高速化にとって
未だ問題がある。先ず通常の４ビットニブルモードにつ
いては、シフトレジスタ長が４ビットであり、４ピツト
連続するデータの書込みおよび読み出しはＣＡＳクロッ
クのトグルの周期に同期して動作させることができる。

ところが５ビット以上の連続したデータを扱う場合には
、第２１図に示すように４ビットのデータＲ１〜Ｒ４を
読み出した後、ＲＡＳクロックおよびＣＡＳクロックを
“Ｈ”レベルに戻すプリチャージを行い、改めてＲＡＳ
／ＣＡＳサイクルに入り、次の４ビットデータＲ５〜Ｒ
８を読み出す、という動作をすることが必要である。従
って平均的なサイクルタイムはＣＡＳクロックのトグル
周期よりも長いものとなる。バイトモードの場合も、９
ビット以上連続したデータの読み出し書込みを行う場合
には同様の問題がある（第２２図）。これに対し、拡張
ニブルではＣＡＳクロックのトグル周期とほぼ同じ平均
サイクルタイムで連続的にデータを読み出し／書込みす
ることができる。しかしこのモードを実現するためには
、従来法ではシフトレジスタを１０２４１１１必要とし
、またセンスアンプの出力をデータ出力バッファに転送
したりデータ人カバッフ、アのデータをメモリセルに転
送するための入出力線の本数も多くしなければならない
。この結果、チップ面積が増大し、製造コストも増大す
る。

（発明が解決しようとする問題点）以上のように従来の４ピットニブルモード或いはバイト
モードでは多ビット情報を連続的に高速で入出力するこ
とができず、また拡張ニブルではチップ面積が増大する
、という問題があった。

本発明はこれらの問題を解決したｄＲＡＭを提供するこ
とを目的とする。

［発明の構成］（問題点を解決するための手段）本発明にかかるｄＲＡＭは、メモリセルアレイがＡ、Ｂ
２系列のメモリバンクに分けられ、各メモリバンクと入
出力線との間で時分割的にデータのやりとりを行うこと
により、例えば４ビット長のシフトレジスタで実質的に
拡張ニブルモードを実現したものである。この場合本発
明では、Ａ系列専用の入出力線と日系列専用の入出力線
をそれぞれ別個に備え、更に入出力セル線と入力データ
ラッチ回路の間には１ビットずつデータ転送制御を行な
う書込み制御ゲートが設けられる。

（作用）本発明のｄＲＡＭにおいては、Ａ、Ｂ各系列に専用の入
出力線を設けているために、Ａ系列のデータ出力時に次
の日系列のデータを入出力線に転送することが可能であ
り、またＡ系列のデータをメモリセルに書込む時に日系
列のデータを出力することが可能であり、このＡ、Ｂ系
列のデータの読み出し、書込みを交互に繰返すことによ
り、ＣＡＳりＯツクのトグルに同期して１ワード線に沿
う全メモリセルのデータを連続的に読み婁きするという
、実質的な拡張ニブル動作が可能となる。

この場合本発明では、書込み制御ゲートが１ビットずつ
独立に入力ラッチ部のデータを入出力線に転送するよう
に制御されるので、拡張ニブル動作を１ビット単位で終
えることが可能であり、従ってシリアルアクセスされる
データを１ビット単位で任意にとることができる。この
ため、ユーザにとってもデータ長を任意に選べる利点が
ある。

（実施例）以下、本発明の詳細な説明する。

第１図は一実施例のｄＲＡＭの要部構成を示す。メモリ
セルアレイのうち図では１ワード線ＷＬにより駆動され
る部分を示しているが、これがＡ、Ｂ２系列のメモリバ
ンク１１．．１２に分けられている。各メモリバンク１
１．１２のメモリセルはそれぞれ４ビットずつビット線
センスアンプ２１（Ｓ／ＡｓへＳ／Ａ４　、Ｓ／Ａｓへ
Ｓ／Ａ１２）、センスアンプ２２　　（Ｓ／Ａｓ〜Ｓ／
Ａａ　、Ｓ／Ａ１３〜Ｓ／Ａ１６）、転送ゲート４１　
（ＭＯＳトランジスタＱｔａｔ〜Ｑ１０８）。

転送ゲート４２　（ＭＯＳトランジスタＱ１０Ｂ〜Ｑ１
ｔｓ）を介して、Ａ、Ｂ系列毎に別個に設けられた入出
力線３ｓ　、３２に接続されるようになっている。即ち
Ａ系列メモリバンク１１はＡ系列選択信号Ｃ３ＬＡｌ’
　、Ｃ３ＬＡ２　、・・・により、Ｂ系列メモリバンク
１２は日系列選択信号Ｃ３ＬＢｒ　、Ｃ３ＬＢ２　、・
・・によりそれぞれ入出力線３１．３２とのデータ転送
制御が行われる。

図では、入出力１！３ｔ　、３２としてそれぞれ、Ｄに
？Ａｘ　−ＤＱＡ４　、ＤＱＢｔ〜ＤＱＢ４の４本ずつ
を示しているが、これは説明の便宜上２本一対の線を１
本で表わしたものである。

Ａ系列用の入出力線３１は制御信号ＱＳＥＡ１〜ＱＳＥ
Ａ４で活性化されるデータアンプ５１（Ｓｓ〜８４）お
よび読み出し用ゲート６２（ＭＯＳトランジスタＱｔｚ
ｓ−Ｑｔ２ａ）に接続され、Ｂ系列用の入出力ｌ１１３
２は制御信号ＱＳＥＢ１〜ＱＳＥＢ４で活性化されるデ
ータアンプ５２（Ｓｌ’〜Ｓ４′　）および読み出し用
ゲート６２　　（ＭＯＳトランジスタ０１２９〜Ｑｌ！
２）に接続されている。読み出し用ゲート６１．６２を
介して読み出された４ビットの並列データは出力部デー
タラッチ回路７に保持され、出力部シフトレジスタ８に
より直列データに変換されてデータ出力バッファ９から
読み出されるようになっている。１０はデータ人力バッ
ファであり、これから入力される４ピット直列データは
入力部シフトレジスタ１１により並列データに変換され
て入力データラッチ回路１２に保持される。

入力データラッチ回路１２のデータは富込み用ゲート１
３ｔ　　（ＭＯＳトランジスタＱｓ　１７〜０１２０）
を介して入出力線３！に、または書込み用ゲート１３２
　　（ＭＯＳトランジスタ０１２１〜Ｑｔ　２４　）を
介して入出力線３２に転送されるようになっている。こ
こで書込み用ゲート１３１゜１３２は、４ビットデータ
が別々のタイミングで転送されるようにゲート端子が制
御されるようになっている。

このように構成されたｄＲＡＭの拡張ニブルの動作を次
に説明する。第２図および第３図はその動作を説明する
ためのタイミング図である。

ＲＡＳクロックが“Ｈ″ルベルらＬ”レベルに移行して
からワード線Ｗしが上昇するまでの動作は従来と変わら
ない。ワード線ＷＬが選択された後先ず、列アドレスカ
ウンタにより作られるＡ系列選択信号Ｃ３ＬＡｒにより
転送ゲート４１のＭＯＳトランジスタＱＩＯＩ〜Ｑｔ　
Ｏ４がオンとなって、Ａ系列メモリバンク１１の４ビッ
ト分Ｍ１〜Ｍ４のデータがビット線から入出力線３１に
転送される。このデータ転送の後、制御信号ＱＳＥＡ１
〜ＱＳＥＡ４が同時に立上りに、データアンプ５１が活
性化されると同時に読み出しゲート６１がオンとなり、
入出力ｔｉＱ３１のデータは出力線ＲＤＩ〜ＲＤ４に読
み出され、出力データラッチ回路７にラッチされる。こ
こで、ＧＬＳ　Ｅ　Ａ　１〜ＱＳＥＡ４を同時に立ち上
げているのは、先頭データを高速に読み出すためである
。

先頭４ビット以降は第２図に示されるように活性化信号
ＱＳＥＡ１〜ＱＳＥＡ４およびＱＳ　Ｅ　ａｔ〜ＱＳＥ
Ｂ４はＣＡＳクロックのトグルに同期して異なるタイミ
ングで立上がる。出力データラッチ回Ｎ７にラッチされ
た４ビットのデータは次に、ＣＡＳクロックのトグル■
、■、■、■に同期してシフトレジスタ８で直列データ
に変換されて出力バッファ９からデータＲ１〜Ｒ４とし
て出力される。

次にＡ系列メモリバンクに入力データが書き込まれる動
作は次の通りである。入力データＷ１〜Ｗ４はＣＡＳク
ロックのトグル■、■、■、■に同期して入力バッフ７
１０から取り込まれ、順次ラッチ回路１２にラッチされ
る。ラッチされたデータは、ラッチされる毎にＣＡＳク
ロックのトグルに同期して書込みゲート１３１のＭｏＳ
トランジスタ０１１７〜Ｑ１２０が順次オンになって、
入出力線３２に転送される。この問列選択信号ＱＳＬＡ
１は依然として開いているので、入出力ｌ１１３ｔのデ
ータはＡ系列メモリバンクのメモリセルＭ１〜Ｍ４に書
き込まれる。この後列選択信号Ｃ３ＬＡ１は“し”レベ
ルになる。

以上のようにＡ系列メモリバンクのデータの読出し書込
みを、ＣＡＳクロックのトグル■〜■に同期して行って
いる間に、日系列のメモリバンクのメモリセルＭｓ〜Ｍ
８のデータが、日系列選択信号Ｃ３ＬＢＩが“Ｈ”レベ
ルになることにより入出力線３２に転送される。この入
出力線３２に転送されたデータは、活性化信号ＱＳＥＢ
ｌ〜ＱＳＥＢ４がＣＡＳクロックのトグルに同期して順
次立上がることにより、出力部ラッチ回路７にラッチさ
れる。ラッチ回路７にラッチされたメモリセルＭ５〜Ｍ
８のデータは、ＣＡＳりａツクのトグル■、■、■、■
に同期して直列データに変換されて出力バッファ９から
データＲ５〜Ｒ６として取出される。

日系列の入力データＷｓ＝Ｗａは、ＣＡＳのトグルに同
期して入力バッファ１０がら取込まれ、順次入力部ラッ
チ回路１２に保持される。入力ラッチ回路１２にラッチ
されたデータＷ５〜Ｗａは、ラッチされる毎にＣＡＳク
ロックのトグルに同期して書込み用ゲート１３１のＭｏ
ＳトランジスタＱ１２１〜Ｑ１２４が順次開くことによ
り、日系列専用の入出力線３２に書き込まれる。この間
、列選択信号Ｃ３ＬＢ１は依然として“Ｈ″レベルある
ため、入出力３２に転送されたデータは日系列メモリバ
ンクのメモリセルＭ！〜Ｍ８に書込まれる。この後列選
択信号Ｃ３ＬＢ１は“し”レベルになる。

以下、列アドレスカウンタにより作られる列選択信号Ｃ
３ＬＡ２　、Ｃ３ＬＢ２　、・・・が順次“Ｈ″レベル
なることにより、Ａ系列と日系列のメモリバンクのデー
タ読出し書込みが繰返される。列選択信号Ｃ３ＬＡ１．
−Ｃ８ＬＢｔ　、Ｃ３ＬＡ２　。

Ｃ３ＬＢ２　、・・・は第２図に示すように先頭読出し
書込み時を除いてＣＡＳクロックのトグル６ｆｌｉ１分
の長さのパルスであり、順次４個分ずつ遅れるように作
られている。こうして、１本のワード線で選ばれる全て
のメモリセルの情報例えば１０２４ピツトの情報を連続
的に読み書きすることができる。

以上の説明におけるＡ系列選択信号Ｃ３ＬＡｓ　。

Ｃ３ＬＡ２．・・・および日系列選択信号Ｃ３ＬＢｔ　
。

Ｃ３ＬＢ２．・・・は、列アドレスバッファから得られ
た２連符号をＣＡＳクロックのトグルに同期してカウン
トするカウンタを用いて発生させる。その具体的構成を
第４図〜第９図に示し、第１０図にその動作タイミング
を示す。Ａ、Ｂ系列選択信＠Ｃ３ＬＡ、Ｃ３ＬＢは第１
０図に示すようなパルス形式となっている。このパルス
の立上り期間中に読み出しと書込みを行うことになる。

第４図において、２１．２２はそれぞれＲＡＳクロック
、ＣＡＳりＯツクをＴＴＬレベルからＭＯＳレベルに変
換するレベル変換回路であり、ＣＡＳクロックをＭＯＳ
レベルに変換した信号がＣＡＳＭである。フリップフロ
ップ２４は、信号ＣＡＳＭによりセットされ、ＲＡＳク
ロックをＭＯＳレベルに変換した信号を遅延回路２３を
介して所定時間遅延した信号によりリセットされるもの
で、その出力を遅延回路２５で所定時間遅延させてクロ
ックＣＬＯを得る。このりＯツクＣＬＯは８個のＤ型フ
リップフロップ群２６に入力され、その２個目、４個目
、８個目からそれぞれ、ＣＬＯに対して所定時間遅延し
たクロックＣＬＸＯ，ＣＬ’　、ＣＬＹＯを得る。クロ
ックＣＬＸＯ，ＣＬＹＯはそれぞれ４個のＤ型フリップ
フロップ群２７．２８に入力される。各フリップフロッ
プ群２６．２７の４個目の出力は一個目の入力に帰還さ
れている。これらフリップフロップ群２６〜２８はＣＡ
ＳＭ即ちＣＡＳクロックのトグルに同期して動作する。

そしてクロックＣＬＸＯとＣＬＯの和としてクロックＣ
ＬＸ’を得、クロックＣＬＹＯとＣＬＯの和としてクロ
ックＣＬＹ’　を得ている。

りＯツクＣＬＸ’　は、第５図に示すように奇数パルス
列のみのＣＬＸＡパルスと、偶数パルス列のみのＣＬＹ
Ｂパルスに分離される。同様にクロックＣＬＹ’も、奇
数パルス列のみのＣＬＹＡパルスと偶数パルス列のみの
ＣＬＹＢパルスに分離される。そしてクロックＣＬＸＡ
の立上りエツジでＡＣＬＯＣＫが立上り、ＣＬＹＡの立
ち下がりエツジでＡＣＬＯＣＫが立ち下がる。また、Ｃ
ＬＸＢの立上りエツジでＢＣＬＯＣＫが立上り、ＣＬＹ
Ｂの立ち下がりエツジでＢＣＬＯＣＫが立下がる。

クロックＡＣＬＯＣＫは、第６図に示すように８ビット
２進カウンタによりカウントする。その各ビット出力が
Ａｎ　ｘ、Ａａ　ｘ、Ａｔ　ｘ、”Ｋ”Ｖ’；ｃ。

・・・である。同様にクロックＢＣＯＣＫは第７図に示
すように８ビット２進カウンタによりカウントする。そ
の各ビット出力がＡＩＩＹ、Ａ１１Ｙ。

ＡＩＹ、Ａｔ　ｙ、・・・である。

そして第８図に示すように、ＡｏｘとＡＯＹ、Ａａｘと
Ａｏ　ｙ　、　−、Ａ７　ｘとＡ７Ｙ％Ａ７ＸとＡ７τ
がそれぞれ別々の列デコーダに入力する。

この列デコーダの出力が、所定時間ずつずれたＡ。

日系列選択信号Ｃ３ＬＡｔ　、Ｃ３ＬＢｔ　。

Ｃ３ＬＡ２　、Ｃ３ＬＢ２　、・・・となる。

次に、書込み制御ゲート駆動信号ＷＧＡｊ。

ＷＧＢｊ　　（ｊ−１〜４）は第９図に示すようにＤ型
フリップフロップ群２９により形成される。即ちクロッ
クＣＬＯは８個のフリップフロップ群２９に入力され、
８個目の出力とクロックＣＬＯの和がＷＧＡｌとなり、
２個目の出力がＷＧＡ２となり、以下順次ＷＧＡ３　、
ＷＧＡ４　、ＷＧＢｔ　。

・・・、ＷＧＢ４が得られる。

読み出し制御ゲート部の活性化信号ＱＳＥＡｊ　。

ＱＳＥＢｊ　　（ｊ−１〜４）はやはり第９図に示すよ
うにＤ型フリップフロップ群３０を用いて形成される。

第１１図は本発明の他の実施例のｄＲＡＭを示す図であ
る。先の第１図の実施例と異なる点は、入出力線３１．
３２に接続されるデータアンプ５！、５ｔおよび読出し
制御ゲート６ｔ　、６２の部分の活性化をそれぞれ４ビ
ット並列に同時に行うようにしていることである。即ち
Ａ、Ｂ系列についてそれぞれ一つずつの活性化信号ＱＳ
ＥＡ。

ＱＳＥＢが用意される。それ以外は第１図の実施例と変
わらない。

第１２図および第１３図はこの実施例のｄＲＡＭの動作
タイミング図であ菖。基本的な動作は第１図の実施例と
同じであるから、詳細な説明は省略する。列選択信号Ｃ
３ＬＡｔ　。

Ｃ３ＬＡ２　、・・・、Ｃ３ＬＢｔ　、Ｃ３ＬＢ２　、
・・・等の各種信号を発生する回路も先の実施例と変わ
らない。ただ、活性化信号ＱＳＥＡ、ＱＳＥＢは先の実
施例より簡単な回路で発生させることができる。即ち先
の実施例では、第９図に示すように活性化用信号ＱＳＥ
Ａ、ＱＳＥＢと書込み制御ゲート駆動信号ＷＧＡ、ＷＧ
８をそれぞれ別のフリップフロップ群を用いて発生させ
た。これに対しこの実施例では、第１４図に示すように
、書込み制御信号ＷＧＡ、ＷＧＢを発生させるフリップ
フロップ群をそのまま活性化信号ＱＳＥＡ、ＱＳＥＢの
発生回路として用いることができる。

なお以上の実施例では、シフトレジスタ長を４ビットと
し、Ａ、日系列メモリバンクの４ビットずつを交互に読
み書きするようにしたが、本発明はこれに限られるもの
ではなく例えば、８ビット単位或いは１６ビット単位で
同様の拡張ニブル動作を行わせることが可能である。

［発明の効果コ以上述べたように本発明によれば、ＣＡＳクロックのト
グル周期とほぼ同じ平均サイクルで高速に連続的にデー
タの読み書きを行う拡張ニブルモードを、入出力線数や
シフトレジスタ長を従来のニブルモードと同程度として
構成することができる。即ち本発明によれば、チップ面
積の増大を抑制して、高機能の高速拡張ニブルｄＲＡＭ
を安価に提供することができる。また本発明では、メモ
リセルアレイのＡ、日系列メモリバンクに対応して別々
に入出力線を設けることにより、タイミングマージンの
大きい拡張ニブル動作が可能になる。

しかも入出力ビンは従来のニブルモードと同じ数。

配置にすることができ、従来のｄＲＡＭとコンパチブル
に使うことができるので、ユーザにとっても受入れ易い
。更に本発明では、並列に配置された複数の書込みゲー
トが、少しずつずれたタイミングで駆動されるようにな
っており、従って、拡張ニブル動作を１ビット単位で終
えることが可能であり、シリアルアクセスされるデータ
を１ビット単位で任意に選ぶことができ、ユーザにとっ
ても使い易い、という効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のＣｌＲＡＭの要部構成を示
す図、第２図および第３図はその動作タイミングを示す
図、第４図〜第８図は選択信号Ｃ３ＬＡ、Ｃ３ＬＢの発
生回路例を示す図、第９図は書込み制御信号およびデー
タアンプ活性化信号を発生する回路の構成を示す図、第
１０図は制御信号波形図、第１１図は他の実施例の（Ｊ
ＲＡＭの要部構成を示す図、第１２図および第１３図は
その動作タイミングを示す図、第１４図はその書込み制
御信号およびデータアンプ活性化信号を発生する回路を
示す図、第１５図は従来のニブルモードｄＲＡＭの構成
を示す図、第１６図はその動作タイミングを示す図、第
１７図は通常のニブルモードの動作タイミング図、第１
８図はバイトモードの動作タイミング図、第１９図は拡
張ニブルモードの動作タイミング図、第２０図〜第２２
図は従来方式の問題点を説明するための動作タイミング
図である。１１・・・Ａ系列メモリバンク、１２・・・日系列メモ
リバンク、２１．２２・・・ピット線センスアンプ、３
ｔ　、３２・・・入出力線、４ｔ　、４２・・・転送ゲ
ート、５ｒ　、５２・・・データアンプ、６ｔ　、６２
・・・読出し用ゲート、７・・・出力データラッチ回路
、８・・・出力部シフトレジスタ、９・・・出力バッフ
７．１０・・・入力バッファ、１１・・・入力部シフト
レジスタ、１２・・・入力データラッチ回路、１３１，
１３２・・・８込み用ゲート。出願人代理人　弁理士　鈴江武彦第４図第５図

Claims

【特許請求の範囲】

半導体基板に、ランダムアクセス可能にダイナミック型
メモリセルを集積形成してなる半導体記憶装置において
、Ａ、Ｂ２系列のメモリバンクに分けられたメモリセル
アレイと、Ａ、Ｂ各系列専用のそれぞれ複数本ずつの入
出力線と、Ａ、Ｂ各系列メモリバンクと対応する入出力
線の間にそれぞれ設けられたＡ、Ｂ系列選択用ゲートと
、前記各入出力線と対応する出力データラッチ回路との
間にそれぞれ設けられたデータ読み出し用ゲートと、前
記各出力データラッチ回路からの並列データを直列デー
タに変換して出力バッファに導く出力部シフトレジスタ
と、前記各入出力線と対応する入力データラッチ回路と
間に設けられて１ビットずつのデータ書込み制御がなさ
れるデータ書込み用ゲートと、入力バッファからの直列
データを並列データに変換して前記各データ入力ラッチ
回路に保持するための入力部シフトレジスタとを有し、
列アドレスストローブ信号の変化に応じて出力データラ
ッチ回路のＡ系列メモリバンクのデータを順次出力させ
ている期間に、Ｂ系列メモリバンクのデータを入出力線
に伝達すると共に、読み出されたＡ系列メモリバンクの
出力データを列アドレスストローブ信号の変化に応じて
入力データラッチ回路に順次入力し、列アドレスストロ
ーブ信号の変化に応じて出力データラッチ回路のＢ系列
メモリバンクのデータを順次出力させている期間に、Ａ
系列メモリバンクのデータを入出力線に伝達すると共に
、読み出されたＢ系列メモリバンクの出力データを列ア
ドレスストローブ信号の変化に応じて入力データラッチ
回路に順次入力する、という動作を交互に繰返すように
したことを特徴とする半導体記憶装置。