JPS6352397A

JPS6352397A - 半導体記憶装置

Info

Publication number: JPS6352397A
Application number: JP61194573A
Authority: JP
Inventors: Yasuo Ito; 寧夫伊藤; Isao Ogura; 庸小倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-20
Filing date: 1986-08-20
Publication date: 1988-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体記憶装置に係り、特にダイナミックにラ
ンダム・アクセス可能な記憶装置に関する。

（従来の技術）Ｍ　ＯＳ型半導体メモリのうち特にダイナミックＲＡＭ
（ｄＲＡ〜４）は、その容量が４倍／′３年の割合いで
増加の一途を辿って来た。最近１ＭビットｄＲＡＭが実
用段階に入り、１９８６年の１ｓｓｃｃでは４Ｍビット
ｄＲＡＭの発表がいくつかなされ、その商品化も近い。

この様なｄＲＡＭの大容量化と共に、入出力の多ピット
化、動作モードの多様化等故能面の開発も盛んである。

特に、ページモード、ニブルモード、スタチックカラム
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックＲＡＭに匹敵する高速アクセ
スを可能とする。この様な高速の動作モードは、シリア
ルにデータを入出力することを可能とし、従ってコンピ
ュータの性能向上を図ることができ、また画像メモリな
どの応用において画質向上に寄与する。

コンピュータの主記憶装置と中央演ｎ装誼（ＣＰＵ）の
間には通常、そのデータ交換の動作速度を速めるために
緩衝記憶装置（キャッシュ・メモリ）を介在させ、その
データ交換を固定長の情報ブロック単位で行うことが多
い。またメモリのスルーブツトを上げるために、上記”
１ｆｆｉを構成するメモリカード群を複数のバンクに分
け、これらに連続したアドレスを割付けて並列処理を行
わせる゛インターリーブ′°と呼ばれるシステム構成上
の工夫を施して平均メモリサイクル時間の防縮を図って
いる。現在この様な動作を達成するモードとして、ニブ
ルモードが使われることが多い。

ニブルモードは、ロウ・アドレス・ストローブ信号（以
下、ＲＡＳクロック）が１”（”Ｈ”レベル）から°“
０パ　（“Ｌパレベル〉に遷移してメモリセルアレイが
活性化された後、カラム・アドレス・ストローブ信号（
以下、ＣＡＳクロック）が゛°Ｈ゛°レベルから゛Ｌ″
レベルに！！（多して一つのメモリセルが選択されるが
、この後ＲＡ　Ｓクロックな“Ｌ′ルベルに維持したま
まＣＡＳクロックをリセットして再び“シバレベルに遷
移させるサイクル（ＣＡＳのトグルと呼ばれる）を操り
返すことによって、外部から列アドレス信号を入れるこ
となく連続した列アドレスのアクセスを可能としたもの
である。

通常のニブルモードの動作を第８図および第９図を用い
て具体的に説明する。ＲＡＳクロックが“Ｈ”レベルか
ら“Ｌ”レベルに移行することにより、一連の活性化信
号が発生する。先ず行アドレス入力信号が１０個の行ア
ドレスバッファ（ＩＭビットｄＲＡＭの場合、４Ｍピッ
トｄＲＡＭの場合は１１個）に取込まれ、内部ＭＯＳレ
ベルのアドレス２進符号が生成される。

このアドレスバッファから生成される２進符号は行デコ
ーダへ伝達され、行デコーダの選択、非選択の動作が行
われる。行デコーダの選択、非選択の動作を感知して発
生するワード線駆動クロックを受けて、これに対応する
ワード線〜ＶＬが選択され、これに連なるメモリセル〜
１１．Ｍ２．Ｍ３゜Ｍ４の情報がビット線に転送されて
、センスアンプＳ／Ａ１．Ｓ／Ａ２　、Ｓ／Ａ３　、Ｓ
／Ａ４によってそれぞれ増幅される。次にＣＡＳクロッ
クが入ると、列アドレス信号が１０個の列アドレスバッ
ファに取込まれ、内部〜１０Ｓレベルの列アドレス２進
符号が生成される。このアドレスバッファから生成され
る２進符号のうち８組が列デコーダの選択、非選択動作
に利用され、他の２組は４組の入出力線を選択するため
のデコーダに供給される。例えば２５６個からなる列デ
コーダ（Ｎ＝１〜２５６）は、８組の列アドレスの２進
符号（ＡＯＣ〜Ａｎｃ：　ｎ＝８）を受け、一つの選択
された列デコーダ（Ｎ）により列選択信号Ｃ８Ｌが上昇
すると、転送ゲートＱ８０１〜Ｑａ　ａ　４がオンして
４組のビット線対（第４図では、ビット線対を構成する
２組の信号線を簡単のため１本で示している）の情報が
それぞれ４組の入出力ＩＤＱｓ〜ＤＱ４に伝達される。

そして入出力線に接続された４組の入出力データアンプ
８１〜Ｓ４が信号ＱＳＥにより活性化されて信号増幅が
行われる。

この信号増幅と同時に信号ＱＳＥにより制菌されてデー
タ読み出し用ゲートＱａ　ｏ　ｓ〜Ｑｓ　Ｏ８がオンと
なり、入出力線の情報が出力線ＲＤｔ〜ＲＤ４に伝えら
れ、その情報は通常フリップフロップにより構成される
出力データラッチ回路Ｌ＋〜Ｌ今に保持される。このデ
ータ出力ラッチ回路に保持された信号は、シフトレジス
タによって並列信号から直列信号に変換され、出力バッ
ファｏｏｕｔの活性化によりデータ出力端子に出力され
る。ここでシフトレジスタには通常、データラッチ回路
し１〜Ｌ４のうちどれを先頭にして出力するかを決定す
る頭だしのは能が内蔵されている。

一方、データ入力端子からデータ人力バッフ７Ｑｉｎを
介して入力されたデータは入力部シフトレジスタに伝達
されてＣＡＳクロックのトグルに応じて順次入力データ
ラッチ回路Ｌ１’　〜Ｌ４’　に取り込まれる。入力デ
ータを取り込んでいる間は、書き込みゲートＱＢ０９〜
Ｑｓ　ｔ　ｌが＋ｌ＋ＩＪ御信号Ｗ　Ｇによりオンに保
たれる。

従来のＣＪ　ＲＡ　Ｍではこのニブルモードのシフトレ
ジスタ長として、４ビツト、８ビツト更に１０２４ビツ
トのものが知られている。４ビツト長のものが通常のニ
ブルモードでありく第１０図）、８ビツト長のものはバ
イトモードと呼ばれ（第１１図）、１０２４ビツト長の
ものは拡張ニブルモードと呼ばれる（第１２図）。但し
拡張ニブルモードのビット長は、メモリセルアレイのカ
ラム方向の長さにより異なり、５１２ビツト。

２０４８ビツト、４０９６ピツト等の値を取り得る。

この様なニブルモードを用いると、通常のノーマルモー
ドに比べてより高速にデータを入出力することができる
。通常のサイクルでデータを連続的に読み出す場合には
は、第１３図に示すようにＲＡＳクロックとＣＡＳクロ
ックを共にＬ”ルベルから“Ｈ”レベルに戻し、プリチ
ャージ状態に移してから、再び選びたいロウアドレス情
報×１とカラムアドレス情報Ｙｊを入力する必要があり
、このプリチャージ期間のためにサイクルタイムが長く
なってしまうのである。

しかしながら、ニブルモード、バイトモード更に拡張ニ
ブルモードについても、従来のものでは高速化にとって
未だ問題がある。先ず通常の４ビツトニブルモードにつ
いては、シフトレジスタ長が４ビツトであり、４ビツト
連続するデータの組込みおよび読み出しはＣＡＳクロッ
クのトグルの周期に同期して動作させることができる。

ところが５ビツト以上の連続したデータを扱う場合には
、第１４図に示すように４ビツトのデータＲ１〜Ｒ４を
読み出した後、ＲＡＳクロックおよびＣＡＳクロックを
“Ｈ′°レベルに戻すプリチャージを行い、改めてＲＡ
Ｓ／ＣＡＳサイクルに入り、次の４ビツトデータＲ５〜
Ｒｅを読み出す、という動作をすることが必要である。

従って平均的なサイクルタイムはＣＡＳクロックのトグ
ル周期よりも長いものとなる。バイトモードの場合も、
９ビツト以上連続したデータの読み出し用込みを行う場
合には同様の問題がある（第１５図）。これに対し、拡
張ニブルではＣＡＳクロックのトグル周期とほぼ同じ平
均サイクルタイムで３！！続的にデータを読み出し／組
込みすることができる。しかしこのモードを実現するた
めには、従来法ではシフトレジスタを１０２４個必要と
し、またセンスアンプの出力をデータ出力バッフ７に転
送したりデータ入力バッファのデータをメモリセルに転
送するための入出力線の本数も多くしなければならない
。この結果、チップ面積が増大し、Ｈａコストも増大す
る。

〈発明が解決しようとする問題点）以上のように従来の４ビットニブルモード或いはバイト
モードでは多ビツト情報を連続的に高速で入出力するこ
とができず、また拡張ニブルではチップ面積が増大する
、という問題があった。

本発明はこれらの問題を解決したｄＲＡ〜１を提供する
ことを目的とする。

［発明の構成］（問題点を解決するための手段）本発明にかかるｄ　ＲＡ　Ｍは、メモリセルアレイがＡ
、Ｂ２系列のメモリバンクに分けられ、各メモリバンク
と入出力線との間で時分割的にデータのやりとりを行う
ことにより、例えば４ビツト長のシフトレジスタで実質
的に拡張ニブルモードを実現したものである。

（作用）本発明のｄＲＡＭにおいては、先ずＡ系列のメモリバン
クからの４ビツトが同時に入出力線に伝達され、これが
センスアンプで増幅されて出力データラッチ回路に保持
される。その後入出力線と出力データラッチ回路部は切
り離されて入出力線がプリチャージ状態即ちリセット状
態になる。

出力データラッチ部にラッチされたＡ系列のデータはＣ
ＡＳのトグルにより連続的にデータ出力部に出力される
。ＣＡＳのトグルでデータを出力している間、Ａ系列の
データは入力データラッチ部にラッチされる。一方この
Ａ系列のデータを入力している間、メモリセルから日系
列の４ビツトのデータが入出力線に転送される。この日
系列のデータは出力データラッチ部にラッチされ、ＣＡ
Ｓクロックのトグルに応じて連続的に出力される。

また出力された日系列のデータは順次入力データラッチ
部にラッチされる。一方、日系列のデータが入出力線か
らセンスアンプにより読み出されて出力線に転送された
後は、入出力線は直ちにリセット状態になり、この後、
入力データラッチ部にラッチされていたＡ系列のデータ
が入出力線に転送されて、メモリセル内への組込みが行
われる。

こうしてＡ系列と日系列のメモリバンクのデータは、交
互に入出力線に伝達されるから、同様の動作を繰返すこ
とにより、ＣＡＳクロックのトグルに同期して１ワード
線に沿う全メモリセルのデータを連続的に読み書きする
という、実質的な拡張ニブル動作が可能となる。

（実施例）以下、本発明の詳細な説明する。

第１図は一実施例のｄＲＡＭの要部構成を示す。

メモリセルアレイのうち図では１ワード線ＷＬにより駆
動される部分を示しているが、これがＡ。

Ｂ２系列のメモリバンク１１．１２に分けられている。

各メモリバンク１１．１２のメモリセルはそれぞれピッ
ト線センスアンプ２１．２２　、転送ゲート４１．４２
を介して共通の入出力線３に選択的に接続されるように
なっている。即ちＡ系列メモリバンク１１はＡ系列選択
信号Ｃ３ＬＡにより、日系列メモリバンク１２は日系列
選択信号Ｃ３Ｌ８によりそれぞれ入出力線３とのデータ
転送υｌ１２ｉｉが行われる。図では入出力線３として
ＤＱＩ−ＤＱ４の４本を示しているが、これは説明の便
宜上対をなす２本−組を一本で表わしたものである。入
出力線３は制御信号ＱＳＥで活性化されるデータアンプ
５および読み出し用ゲート６に接続されている。読み出
し用ゲート６を介して読み出された４ビツトの並列デー
タは出力部データラッチ回路７に保持され、出力部シフ
トレジスタ８により直列データに変換されてデータ出力
バッファ９から読み出されるようになっている。

１３はデータ人カバソファであり、これから入力される
４ビツト直列データは入力部シフトレジスタ１２により
並列データに変換され、組込み用ゲート１０を介して入
出力ＩｆＡ３に転送されるようになっている。

このように構成されたｄＲＡＭの拡張ニブルの動作を次
に説明する。第２図はその動作を説明するためのタイミ
ング図である。ＲＡＳクロックが“Ｈ′°レベルからＬ
　”レベルに移行してからワードＩ！１ＩＷＬが上昇す
るまでの動作は従来と変わらない。ワード線ＷＬが選択
された後先ず、Ａ系列選択信号Ｃ３ＬＡｔにより転送ゲ
ート４がオンとなって、Ａ系列メモリバンク１１の４ビ
ツト分Ｍ１〜Ｍ４のデータがピット線から入出力線３に
転送される。このデータ転送の後、制御信号ＱＳＥによ
りデータアンプ５が活性化されると同時に読み出しゲー
ト６がオンとなり、入出力線３のデータは出力線ＲＤ１
〜ＲＤ４に読み出され、出力データラッチ回路７にラッ
チされる。この後制御信号ＱＳＥは“Ｌ″レベル戻り、
入出力線３は出力回路部と切離される。出力データラッ
チ回路７にラッチされた４ビツトのデータは次に、ＣＡ
Ｓクロックのトグルに同期してシフトレジスタ８で直列
データに変換されて出力バッフ７９からデータＲ１，Ｒ
２、・・・として出力される。同時にこのＣＡＳクロッ
クのトグルに同期して読み出されたＡ系列のデータＷ１
〜＼ｖ４が入力バッファ１３から取り込まれ、シフトレ
ジスタ１２で並列データに変換されて入力部データラッ
チ回路１１にラッチされる。この時点では組込み制御信
号＼ＶＧは未だ゛Ｌルベルであり、入力データラッチ回
路１１と入出力線３の間は分離されている。

このＣＡＳクロックのトグルの期間中、Ａ系列選択信号
Ｃ３ＬＡ１が“Ｈ”レベルから“Ｌ′”レベルに変り、
Ａ系列のビット線と入出力線３の間は切り離される。こ
の後入出力Ｐｉｌ１３はプリチャージされる。

この後、日系列選択信号Ｃ３ＬＢ１が″°Ｈ″レベルに
なり、日系列のメモリバンク１２の４ビット分のメモリ
セルＭ５〜Ｍ８のデータが転送ゲート４２を介して入出
力線３に転送される。そして先のＡ系列データの読み出
しと同様に、入出力線３のデータはデータアンプ５．読
み出し用ゲート６を介して出力部データラッチ回路７に
ラッチされ、ＣＡＳクロックのトグルに同期して直列デ
ータに変換されて出力バッフ？９からデータＲｓ　。

Ｒ６，・・・として取出される。

出力データラッチ回路７に日系列のメモリセル〜１５〜
Ｍｇ′のデータが出力部に転送された後、制御信号ＱＳ
ＥはＬ　”レベルに戻り、入出力１！ｉ！３と出力部は
切離されて直ちに入出力線３はプリチャージされる。こ
の後組込み制御信号Ｗ　Ｇが“Ｈ”レベルになり、入力
データラッチ回路１１のデータが組込み用ゲート１０を
介して入出力線３に転送され、再びＡ系列選択信号ＣＳ
　Ｌ　Ａ　１が°゛Ｈ″Ｈ″レベルことにより、入力デ
ータＷ　ｔ〜〜■４はそれぞれＡ系列メモリバンク１１
のメモリセルＭ１〜Ｍ４に組込まれる。このメモリセル
〜１１〜Ｍ４へのデータ組込みの間、既に組込み用ゲー
ト１０は閉じられ、ＣＡＳクロックのトグルにより入力
データラッチ回路１１には次の日系列組込み用のデータ
Ｗ５〜Ｗ８が入力保持される。

以後、Ａ系列と日系列のデータの読出し、組込みの動作
を同様にして繰返すことにより、１本のワード線で選ば
れる全てのメモリセルの情報例えば１０２４ビツトの情
報を連続的に読み古きすることができる。

以上の説明におけるＡ系列選択信号Ｃ３ＬＡ１゜Ｃ３Ｌ
Ａ２．・・・および日系列選択信号Ｃ３ＬＢ１゜Ｃ３Ｌ
Ｂ２　、・・・は、列アドレスバッファから得られた２
連符号をＣＡＳクロックのトグルに同期してカウントす
るカウンタを用いて発生させる。その具体的構成を第３
図〜第６図に示し、第７図にその動作タイミングを示す
。Ａ、日系列選択信号Ｃ３ＬＡ、Ｃ３ＬＢは第７図に示
すように、組込みパルス（＼Ｖ）と読み出しパルス（Ｒ
）のダブルパルス形式となっている。それぞれのパルス
列は、Ａ、Ｂ各系列毎に見ればＣＡＳクロックのトグル
の８個毎に発生させ、Ａ、日系列を総合してみれば４個
のトグル毎に発生させることになる。

第３図において、２１．２２はそれぞれＲＡＳクロック
、ＣＡＳクロックをＴＴＬレベルからＭＯＳレベルに変
換するレベル変換回路であり、ＣＡＳクロックをＭＯＳ
レベルに変換した信号がＣＡＳＭである。フリップフロ
ップ２４は、信号ＣＡＳＭによりセットされ、ＲＡＳク
ロックをＭ　ＯＳレベルに変換した信号を遅延回路２３
を介して所定時間遅延した信号によりリセットされるも
ので、その出力を遅延回路２５で所定時間遅延させてク
ロックＣＬＯを得る。このクロックＣＬＯは８個のＤ型
フリップフロップ群２６に入力され、その２個目、４個
目、８個目からそれぞれ、ＣＬＯに対して所定時間遅延
したクロックＣＬＸＯ，ＣＬ’　、ＣＬＹＯ＠得る。ク
ロックＣＬＸＯ，ＣＬＹＯはそれぞれ４個のＤ型フリッ
プフロップ群２７．２８に入力される。各フリップフロ
ップ群２６．２７の４個毎の出力は一個目の入力に帰還
されている。これらフリップフロップ群２６〜２８はＣ
ＡＳＭ即ちＣＡＳクロックのトグルに同期して動作する
。そしてクロックＣＬＸＯとＣＬＯの和としてクロック
ＣＬＸ’　を得、クロックＣＬＹＯとＣＬＯの和として
クロックＣＬＹ’を得ている。

クロックＣＬＸ’　は、第４図に示づように８ビツト２
進カウンタによりカウントする。その各ビット出力がＡ
Ｏｘ、Ａｏ　ｘ、Ａｌｘ、Ａｔ　ｘ、−である。開襟に
クロックＣＬＹ’　は第５図に示すように８ビツト２進
カウンタによりカウントする。

その各ビット出力がＡＯＹ、Ａｎ　Ｙ、ＡＩＹ。

ＡＩＹ、・・・である。

そして第６図に示ずように、ＡＯＸとＡ＋ＩＹ、−ダに
入力する。この列デコーダの出力が、所定時間ずつずれ
たダブルパルス形式のＡ、Ｂ系列選択信号Ｃ３ＬＡ１．
Ｃ３ＬＢｔ　、Ｃ３ＬＡ２　。

Ｃ３ＬＢ２．・・・となる。

なお以上の実施例では、シフトレジスタ長を４ビツトと
し、Ａ、Ｂ系列メモリバンクの４ビツトずつを交互に読
み占きするようにしたが、本発明はこれに限られるもの
ではなく例えば、８ビット単位或いは１６ビツト単位で
同様の拡張ニブル動作を行わせることが可能である。

［発明の効果］以上述べたように本発明によれば、ＣＡＳクロックのト
グル周期とほぼ同じ平均サイクルで高速に連続的にデー
タの読み書きを行う拡張ニブルが、入出力線数やシフト
レジスタ長を従来の拡張ニブルモードのように大きくす
ることなく実現することができる。即ち本発明によれば
、チップ面積の増大を抑制して、高礪能の高速拡張ニブ
ルｄＲＡＭを安価に提供することができる。しかも入出
力ピンは従来のニブルモードと同じ数、配置にすること
ができ、従来のｄＲＡＭ１とコンパチブルに使うことが
できるので、ユーザにとっても受入れ易い。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
図、第２図はその動作タイミングを示す図、第３図〜第
６図は選択信号Ｃ３ＬＡ。Ｃ３ＬＢの発生回路例を示す図、第７図はその動作タイ
ミングを示す図、第８図は従来のニブルモードｄ　ＲＡ
　Ｍの構成を示す図、第９図はその動作タイミングを示
す図、第１０図は通常のニブルモードの動作タイミング
図、第１１図はバイトモードの動作タイミング図、第１
２図は拡張ニブルモードの動作タイミング図、第１３図
〜第１５図は従来方式の問題点を説明するための動作タ
イミング図である。１１・・・Ａ系列メモリバンク、１２・・・Ｂ系列メモ
リバンク、２１．２２・・・ビット線センスアンプ、３
・・・入出力線、４１，４２・・・転送ゲート、５・・
・データアンプ、６・・・読出し用ゲート、７・・・出
力データラッチ回路、８・・・出力部シフトレジスタ、
９・・・出力バッファ、１０・・・組込み用ゲート、１
１・・・入力データラッチ回路、１２・・・入力部シフ
トレジスタ、１３・・・入力バッファ。出願人代理人　弁理士　鈴江武彦第１図ＡＯＣ’Ａ１ＣＡ７Ｃ

Claims

【特許請求の範囲】

半導体基板に、ランダムアクセス可能にダイナミック型
メモリセルを集積形成してなる半導体記憶装置において
、Ａ、Ｂ２系列のメモリバンクに分けられたメモリセル
アレイと、Ａ、Ｂ各系列メモリバンクと複数本の入出力
線の間にそれぞれ設けられたＡ、Ｂ系列選択用ゲートと
、前記各入出力線と対応する出力データラッチ回路との
間にそれぞれ設けられたデータ読み出し用ゲートと、前
記各出力データラッチ回路からの並列データを直列デー
タに変換して出力バッファに導く出力部シフトレジスタ
と、前記入出力線と対応する入力データラッチ回路と間
に設けられたデータ組込み用ゲートと、入力バッファか
らの直列データを並列データに変換して前記各データ入
力ラッチ回路に保持するための入力部シフトレジスタと
を有し、列アドレスストローブ信号の変化に応じて出力
データラッチ回路のＡ系列メモリバンクのデータを順次
出力させている期間に、Ｂ系列メモリバンクのデータを
入出力線に伝達すると共に、読み出されたＡ系列メモリ
バンクの出力データを列アドレスストローブ信号の変化
に応じて入力データラッチ回路に順次入力し、列アドレ
スストローブ信号の変化に応じて出力データラッチ回路
のＢ系列メモリバンクのデータを順次出力させている期
間に、Ａ系列メモリバンクのデータを入出力線に伝達す
ると共に、読み出されたＢ系列メモリバンクの出力デー
タを列アドレスストローブ信号の変化に応じて入力デー
タラッチ回路に順次入力する、という動作を交互に繰返
すようにしたことを特徴とする半導体記憶装置。