JPH0316083A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置に組み込まれた半導体メモリ装置
に関するものである。

従来の技術 近年、半導体メモリ装置の大容量化，高性能化，高機能
化への動きには目ざましいものがあり、それに伴い、そ
の応用範囲の拡大はとどまるところを知らない勢いであ
る。そのような中で、最近は、大型コンビュータの超高
速化や高性能ワークステーションの普及、パーソナルコ
ンピュータの３２ビット化、さらには映像分野への応用
などメモリの高速化を要求する用途が広がりを見せてき
ている。このような大容量メモリの高速化に対する要求
を満たすためには、デバイス技術での高速化と共に回路
技術の工夫による高速化が有効である。

回路技術の工夫としては、特にダイナミック型ランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）においてはベ
ージモード，ニブルモード，シリアルモード等の高速ア
クセスモード機能の提案及び実用化が行われてきている
。このような回路上の工夫による高速化は今後ますます
重要なものとなってくることが予想される。

以下に、従来の半導体メモリ装置として、ニブルモード
機能により高速化を行ったＤＲＡＭを例示して説明する
。

第８図は、ニブルモード機能により高速化を図った従来
のＤＲＡＭのデータ読み出し及び書き込み回路のブロッ
ク図、第９図は、第８図の回路の主要部分の詳細な回路
図、第１０図は、第８図及び第９図の回路を駆動するた
めの内部信号発生回路のブロック図、第１１図は、第８
図，第９図，第１０図の各回路におけるノードの電位波
形図である。

第８図において、行アドレスバッファ１、列アドレスパ
ッファ２は、それぞれアドレス入力端子に与えられたア
ドレス信号入力に応じて内部行アドレス信号及び内部列
アドレス信号を発生する。

行デコーダ３とワード線ドライバ４は内部行アドレス信
号に応答して複数のワード線のうちの一本を選択し、行
及び列の形でマトリクス状に配列されたメモリセルアレ
イ−、５の中から１行分のメモリセルを選択する。セン
スアンブ６は、データ読み出しの際に、選択されたワー
ド線に接続されたメモリセルから読み出されたデータを
増幅し、列線であるビット線上にラッチする。さらに、
列デコーダ７は内部列アドレス信号に応答して複数のビ
ット線のうち必要な本数（この場合は４本）のビット線
を選択し、選択したビット線上のデータをデータ線に転
送する。

データ線は、４系統ある。各データ線は、それがハイレ
ベルの時は他方がロウレベル）２本の信号線で構威され
ている。データ読み出しの際に、列デコーダ７により選
択されたビット線から各データ線に転送されたデータを
増幅し、データ線上にラッチする役割を担うのが第８図
に示したデータラッチ８である。このデータラッチ８は
、データ線の各系統に対応した４つのラッチ回路９〜１
２により構成され、各ラッチ回路９〜１２は例えばダイ
ナミック型フリップフロップのような差動増幅記で構戊
される。１／４セレクタ１４は、前述の４系統のデータ
線のうち任意の１系統を選択し、データ人カバッファ１
３またはデータ出力バッファ１５と、選択されたデータ
線との間でデータのやりとりを行なうものである。カウ
ンタ１６は１／４セレクタ１４におけるデータ線の選択
を決定するためのアドレス情報を与えるための回路であ
り、行アドレスバッファ１及び列アドレスバッファ２に
より発生される内部アドレス信号のうち行アドレス及び
列アドレス各１ビットに相当する２ビットのアドレス信
号を初期値としてカウントを行なう２ビット２進カウン
タをもとに構成されたものである。

第９図は、第８図の回路の中でニブルモード機能の実現
に特に密接に関与するデータラソチ８及び１／４セレク
タ１４についてその回路構成の詳細を示したものである
。

１／４セレクタ１４は、ＭＩＳ型トランジスタＱ１〜Ｑ
１６と、論理ゲート０１〜Ｇ４で構戊されている。そし
て第８図に示したカウンタ１６の出力信号Ｃ１〜Ｃ４及
び内部書き込み制御信号Ｗに応じて、論理ゲート０１〜
Ｇ４から制御信号Ｗ１〜Ｗ４を発生する。これらの制御
信号Ｗ１〜Ｗ４にもとづき、データ書き込み時には第８
図中のデータ人カバッファ１３により発生されるデータ
Ｄｌ，Ｄｉを、トランジスタＱ１〜Ｑ８を通じて、選択
されたデータ線に転送し、データ読み出し時にはトラン
ジスタＱ９〜Ｑ１６を通じて第７図中のデータ出力バッ
ファ１５ヘデータＤｏ．Ｄｏを供給する。

第８図及び第９図の回路は、第１０図の内部クロック発
生回路により発生されるクロック信号により駆動される
。第１０図の内部クロック発生回路は、クロック発生器
１７〜１９と、アドレス遷移検出器２０と、論理ゲー１
−０５で構或されている。

ＲＡＳ，ＣＡＳ，ＷＥ及びアドレス信号入力は、メモリ
装置の外部から与えられる信号である。ＲＡＳは、第８
図に示す行アドレスパッファ１、行デコーダ３、ワード
線ドライバ４、センスアンブ６、データラッチ８を駆動
する内部クロノク信号の発生源となる第１の基準クロッ
ク信号３０であり、ＣＡＳは、ＲＡＳの活性期間（後述
のＲＡＳがロウレベルの期間）において列アドレスパッ
ファ２、列デコーダ７、１／４セレクタ１４、カウンタ
１６、データ人カバッファ１３、データ出力バッファ１
５を駆動する内部クロック信号の発生源となる第２の基
準クロック信号である。ＷＥは、メモリの動作がデータ
読み出しであるかデータ書き込みであるかを指定する書
き込み制御信号であり、具体的には、クロック発生器１
８によりデータ読み出しの際には内部読み出し制御信号
Ｒを活性状態（ハイレベル）、データ書き込みの際には
内部書き込み制御信号Ｗを活性状態（ハイレベル）にそ
れぞれ設定する。

このように構威された半導体メモリ装置（本従来例では
ＤＲＡＭ）について、そのニブルモード動作時の動作を
第１１図のタイミング図及び第８図，第９図，第１０図
の回路図を参照しながら説明する。

ニブルモード動作とは、第１１図のタイミング図に示す
ように、第１の基準クロック信号であるＲＡＳの活性期
間中すなわちＲＡＳのロウレベル期間中（第１１図の時
刻ｔ１〜ｔｌ２の期間）に、第２の基準クロック信号で
あるＣＡＳを複数回入力すること（すなわちＣＡＳを複
数回口ウレベルにすることで、第１１図では時刻ｔ４〜
ｔ５ｔ６〜ｔ７，ｔ８〜ｔ９，ｔｌｏ〜ｔｌｌの４回）
で、ＣＡＳの入力毎にデータの読み出しまたは書き込み
を高速に行なうというものである。その際、ＣＡＳの入
力毎の読み出しまたは書き込みの対象となるメモリセル
の指定すなわち行及び列アドレスの指定は、ＲＡＳの活
性化すなわちＲＡＳの立ち下がり時（時刻ｔｌ）におけ
るアドレス入力信号による行アドレスの指定、及び１回
目のＣＡＳ入力の際（時刻（４）の列アドレスの指定の
みでよい。それ以後のＣＡＳ入力の際にはアドレス信号
入力によるアドレスの指定なしで、メモリ装置内部のカ
ウンタ１６の出力信号Ｃ１〜Ｃ４の指定により最初のＣ
ＡＳ入力の際に指定したアドレスを先頭アドレスとする
４ビットに相当するメモリセルに対する読み出しまたは
書き込みが順次行える。また、特にＣＡＳの入力毎のデ
ータの読み出しについては、すでにデータラッチ８にラ
ッチされているデータをカウンタ１６及び１／４セレク
タ１４によって選択し、データ出力バッファ１５に転送
するだけでよい。したがって、通常の読み出しのように
列アドレスを改めて指定して列デコーダやデータラッチ
を動作させる必要がないため大幅な高速化が実現できる
。

第１１図では、ＲＡＳ活性化期間中のＣＡＳ入力が４回
で、１回目と３回目がデータ書き込み、２回目と４回目
がデータ読み出しの場合の例を示してある。まず時刻ｔ
１にＲＡＳがロウレベルとなり、行アドレスバッファ１
、行デコーダ３、センスアンプ６等が動作し、ビット線
にメモリセルからのデータがラッチされる。次に、時刻
ｔ２の列アドレスの決定に伴う列デコーダ７によるビッ
ト線の選択とデータ線へのデータ転送を受けて、時刻ｔ
３にデータラッチ駆動信号ＰＥが活性化し、データラッ
チ８が動作する。その結果、データ線ＤＬＩ，．ＤＬ１
〜ＤＬ４，ＤＬ４にデータがラッチされる。次に、１回
目のＣＡＳが入力される（時刻ｔ４）。このとき、書き
込み制御信号であるＷＥがロウレベル、すなわち、その
ＣＡＳサイクルがデータ書き込みサイクルの指定となっ
ているため、それに対応して内部書き込み制御信号Ｗが
活性状態となり、ハイレベルとなる。これに対し、２回
目のＣＡＳ入力時（時刻ｔ６）には書き込み制御信号Ｗ
Ｅがハイレベルであるため、そのサイクルはデータ読み
出しサイクルとなり、内部読み出し制御信号Ｒが活性状
態となる。一方、１／４セレクタ１４を駆動するカウン
タ１６の各出力信ワ・０１〜Ｃ４については、１ず時刻
ｔ２で決定した列アドレスの指定に従い，１回目のＣＡ
Ｓ入力（時刻ｔ４）の時点ですでに出力信秒Ｃ１が活性
状態（ハイレペル）となってかり、以後のＣＡＳ入力の
度（時刻ｔ５，ｔ了，ｔ９）に出力信号Ｃ２，Ｃ３，Ｃ
４が順次活性化されて行く。

このように、１回目のＣＡＳ入力時（時刻を４）には内
部書き込み制御信号Ｗと出力信号Ｃ１が活性状態にある
。その結果、第９図の論理ゲートＧ１の動作によシ制御
信号Ｗ１がハイレベルとなり，トランジスタＱ１，Ｑ２
が導通し、書き込みテ゜一タがデータ線ＤＬ１，ＤＬ１
に書き込オれ、これがさらにビット紳を介してメモリセ
ルに書き込１れることになる。これに対して、２回目の
ＣＡＳ入力時（時刻１６）には内部書き込み制？８信Ｑ
’　Ｗは不活性状態、内部読み出し制構信号Ｒと出力信
号Ｃ２が活性状態となる。その結果、内部読み出し制御
信号Ｈによう第８図のデータ出力バッファ１６が動作可
能となり、第９図のトランジスタＱ１１，Ｑ　’　Ｔｈ
”　シてデータ１ｂカパッファ１６に転送されたデータ
Ｄｏ，Ｄで（時刻ｔ３においてＤＬ２．ＤＬ２にラッチ
されていたデータ）が、読み出しデータ出力としてデー
タ出力端子に読み出されることになる。３回目及び４回
目のＣＡＳ入力時の動作についてもＣ１〜Ｃ４の状態が
異なるだけで基本的動作は１回目，２回目と同様である
ため詳細な説明は省略する。

このように、従来の半導体メモリ装置においては、ＣＡ
Ｓに相当する第２の基準クロック２回目以降の入力時に
アドレス信号を省略し、複数系統のデータ線上にラッチ
したデータを、メモリ装置内に内蔵したカウンタ１６及
びカウンタ１６の出力信号Ｃ１〜Ｃ４により駆動される
１／４セレクタ１４により順次第２の基準クロックに同
期して出力することができるため、データ読み出しは大
幅に高速化できる。

発明が解決しようとする課題 ゝところが、データの書き込みに関しては通常モード時
の動作と本質的に差がなく、ニブルモ−ド等の高速モー
ドを採用することによる大幅な高速化が望めないという
問題がある。すなわち、従来の回路構或では、データの
書き込みは、データ人カバッファ１３から１／４セレク
タ１４、データ線、さらにセンスアンブ６及びビット線
を経てダイレクトにメモリセルにデータを転送する必要
がある。このためこれらすべての回路ブロック内に寄生
する浮遊容量等の負荷をデータ人カバッファ１３がいり
てに引き受けてこれらすべての回路ブロックを駆動しな
ければならない。この負荷は、メモリの大容量化に伴い
増大する傾向にあるため、メモリの書き込み動作の高速
化に対する大きな障害となる。その結果、十分な書き込
み時間を確保するため、高速モード時の基準クロックの
入力サイクル時間を一定時間以上確保する必要が生じ、
メモリの動作速度がデータ書き込み時間で律速されるこ
とになる。このように、従来の構或の半導体メモリ装置
では、データ書き込み速度により高速化が制限を受ける
という課題を有していた。

本発明は上記従来の課題を解消するもので、高速でしか
もタイミング余裕度の大きなメモリ装置を提供すること
を目的とする。

課題を解決するための手段 本発明は、ニブルモード等、半導体メモリ装置の高速化
を実現するための回路構成において、データ書き込み用
の複数のラッチ回路と、複数のラッチ回路に対するデー
タの書き込み履歴を記憶し、その結果に基づいて複数の
メモリセルへのデータの書き込み動作を制御する回路と
、メモリ装置を駆動するための基準クロック信号の不活
性期間中に、前記複数のラッチ回路にラッチされた書き
込みデータを、前記複数のメモリセルに一括して書き込
む回路とを備えたものである。

作用 このようにすれば、データの読み出しのみならず、デー
タの書き込み動作も高速に行なえ、その結果、トータル
的にメモリの高速動作を実現することができる。

実施例 以下本発明の第１の実施例について図面を参照しながら
説明する。なお、従来例の説明の場合と同様に、第１の
実施例の説明においてもニブルモード機能により高速化
を図ったＤＲＡＭについて例示する。

第１図は、ニブルモード機能により高速化を図った本発
明の第１の実施例における半導体メモリ装置のデータ読
み出し及び書き込み回路のブロック図である。

第１図において、行アドレスバッファ１、列アドレスバ
ッファ２、行デコーダ３、ワード線ドライバ４、メモリ
セルアレイ５、センスアンブ６、列デコーダ７、データ
ラッチ８及びそれを構成する各ラッチ回路９〜１２、デ
ータ入カバッファ１３、１／４セレクタ１４、データ出
力バッファ１５、カウンタ１６は、第８図の回路構戊と
同一である。第１図の回路構或において従来例の第８図
と異なる点は、データラッチ８の接続された４系統のデ
ータ線を、列デコーダ７を介してセンスアンブ６やビッ
ト線、さらにはメモリセルアレイ５へと接続されるデー
タ線から一時的に分離するためのデータ線スイッチ２１
を設けたことと、データ線スイッチ２１により分離され
たデータ線上にデータラッチ８の他に一括書き込み用パ
ッファ２２を設けたことである。一括書き込み用パッフ
ァ２２は、一括書き込み用バッファ駆動信号（内部クロ
ック信号）ＷＡにより駆動され、データ線スイッチ２１
は、データラッチ駆動信号ＰＥ’及び一括書き込み用バ
ッファ駆動信号ＷＡにより駆動される。

第２図は、第１図の回路中のデータラッチ８、１／４セ
レクタ１６及び新たに加わったデータ線スイッチ２１、
一括書き込み用パッファ２２の回路構或の詳細を示した
ものである。第２図から判るように、データラッチ８と
１７４セレクタ１６については、第９図に示した従来の
回路構成と同一である。第２図においてＤＬＩ，ＤＬＩ
〜ＤＬ４ＤＬ４は列デコーダ７、センスアンプ６等に接
続される４系統のデータ線である。また、ＤＬｌａ，Ｌ
ＩＬｌａ　〜ＬＪＬ４ａ，　　υＬ４ａは、データ珠ス
イッチ２１により分離されたデータ線であり、ここにデ
ータラソチ８、一括書き込み用ノイ・ソファ２２が接続
される。データ線スイッチ２１は、ＭＩＳ型トランジス
タＱ２１〜Ｑ３６で構或され、データラッチ駆動信号Ｐ
Ｅがロウレベル（活性状態）、かつ一括書き込み用バツ
ファ駆動信号ＷＡがロウレベル（不活性状態）の場合に
データ線が分離される。一括書き込み用バツファ２２は
、各データ線に接続されたバッファ２３〜２６により構
戊されている。各バッファ２３〜２６は、それぞれイン
バータ０６〜Ｇｌｌ及びトランジスタＱ１７〜Ｑ２０に
より構或されている（第２図では簡単のため、バッファ
２３のみ詳細回路を示し、ノイツファ２４〜２６につい
ては詳細回路を省略した）。

この一括書き込み用バッファ２２は、内部書き込み制御
信号Ｗがハイレベル（活性状態）の時にデータ線ＤＬ１
ａ，ＤＬ１ａ−ＤＬ４ａ，ＤＬ４ａにおいて、各々のバ
ッファ２３〜２６が接続されたデータ線上のデータをバ
ソファ２３〜２６内にラソチし、一括書き込み用／｛ツ
ファ駆動信号ＷＡがハイレベル（活性状態）のときにバ
ッファとしてデータ線をロウインピーダンスで駆動する
機能を有している。第１図及び第２図の回路を駆動する
内部クロック信号発生回路の構或を第３図及び第４図に
示す。第３図及び第４図において、クロック発生器１７
〜１９、アドレス遷移検出器２０，論理ゲートＧ５，及
びメモリ装置の外部から与えられる信号ＲＡＳ，ＣＡＳ
，ＷＥ，　アドレス信号入力は、いずれも従来例の第１
０図の構成と同一である。第３図のクロック発生器２７
は本実施例において新たに加わったものであり、第１図
，第２図における一括書き込み用バッファ駆動信号ＷＡ
を発生するものである。第４図は、第３図のクロック発
生器２７のさらに詳細な回路構成を示すものである。第
４図に示すように、クロック発生器２７は、論理ゲート
Ｇ１２〜Ｇ１９とパルス発生器２９．３０で構威されて
おり、論理ゲートＧ１６〜Ｇ１８によって書き込み履歴
検知器２８が構戊されている。

次に、このように構威されたＤＲＡＭについて、そのニ
ブルモード時の動作を第１図，第２図，第３図の回路図
及び第５図，第６図のタイミング図を参照しながら説明
する。

第５図では、従来例の説明と同様に、ＲＡＳ活性化期間
中のＣＡＳ入力が４回で、１回目と３回目がデータ書き
込み、２回目と４回目がデータ読み出しの場合の例を示
してある。また、第１図，第２図の回路を駆動するクロ
ック信号のうち従来例と共通の名前を持つ信号の動きは
データラッチ駆動信号ＰＥをのぞいて従来例と同等であ
り、データ読み出し時の動作についても従来例と同等で
ある。したがってこては従来と大きく異なるデータ書き
込み時の動作を中心に説明を行なう。

時刻ｔ１において、第１の基準クロックであるＲＡＳが
ロウレベルとなり活性状態となった後、書き込み制御信
号ＷＥがロウレベルの状態で１回目のＣＡＳ入力が時刻
ｔ４において発生し、データ書き込みが行なわれる。こ
のとき、データラッチ駆動信号ＰＥ及び書き込み制御信
号ＷＥは両方ともロウレベルのため、第１図．第２図の
データ線スイッチ２１は遮断状態となっており、データ
線ＤＬＩ，ＤＬＩとＤＬ１ａ，ＤＬ１ａは分離された状
態となっている。そこで書き込みデータの転送は、ＤＬ
１ａ，ＤＬ１ａにのみ行なわれる。

またこのとき、内部書き込み制御信号Ｗがハイレベル（
活性状態）となるため、第１図，第２図の一括書き込み
用パッファ２２には各々のバッファ２３〜２６が接続さ
れたデータ線（Ｄ　Ｌ　１　ａ，ＤＬ１ａ−ＤＬ４ａ，
ＤＬ４ａ）上のデータがバッファ２３〜２４内にラッチ
される。データが書き込まれたデータ線ＤＬ１ａ，ＤＬ
ｌａ上のパッファ２３には、書き込みデータがそのまま
ラッチされ、その他のバッファ２４〜２６には時刻ｔ３
にラッチされていた読み出しデータがラッチされる。さ
らに、第４図に示した書き込み履歴検知器２８が動作し
、書き込み履歴検知信号であるＷＦＬＧがハイレベルと
なる。３回目のＣＡＳ入力の際（時刻ｔ８）に行なわれ
るデータ線ＤＬ３ａＤＬ３ａへのデータ書き込みも同様
に行なわれるが、このときには第２図のパッファ２５へ
書き込みデータのラッチが行なわれる。以上のようにし
て全てのＣＡＳサイクルが完了した後、時刻ｔｌ２にお
いてＲＡＳがハイレベルとなり不活性状態となる。ここ
では、ＲＡＳの活性期間中にデータ書き込み動作が１回
以上行なわれていたため、書き込み履歴検知器２８の出
力信号ＷＦＬＧはハイレベルとなっている。そこで、第
４図の論理ゲートＧ１９及びパルス発生器２９が動作し
、ＲＡＳの立ち上がりに同期し，て一括書き込み用バッ
ファ駆動信号ＷＡが活性化し、ハイレベルとなる。一括
書き込み用バッファ駆動信号ＷＡが活性状態になると、
第１図，第２図のデータ線スイッチ２１が導通状態とな
り、それまで分離されていたデータ線が、列デコーダ７
、センスアンプ６等を介してデータ書き込みの最終目標
であるメモリセルアレイ５とつながる。さらに前述のよ
うに一括書き込み用バッファ２２は、パッファとしてデ
ータ線をロウインピーダンスで駆動する機能を有してい
るため、ここで初めてメモリセルアレイ５内のメモリセ
ルへのデータ書き込みが実行されることになる。その後
、第４図のクロック発生器２７により作り出された、デ
ータ書き込みに必要な時間か経過した後、時刻ｔｌ３に
おいて全ての動作が完了する（第５図，第６図）。

以上のように、本実施例によれば、Ｄ　Ｒ　Ａ　Ｍのニ
ブルモードを実現するための回路において、データ線分
離用のデータ線スイソチ２１及び、ＣＡＳサイクル毎の
データ書き込みの際にデータ線に転送された書き込みデ
ータを一時的にラッチし、さらにそのデータを選択され
たメモリセルへ一括転送するためのバッファとして動作
する一括書き込み用パッファ２２をデータ線上に備え、
さらに一連のＣＡＳサイクルの中でデータ書き込みサイ
クルがあったことを検知して記憶する書き込み履歴検知
器とその検知結果に基づきＲＡＳクロックの不活性化に
同期してデータ一括書き込み用バッファを駆動する回路
を備えたものである。このように構或すれば、従来の回
路おけるニプルモードのＣＡＳサイクル毎にメモリセル
までデータを書き込む方式に比べ、ＣＡＳサイクル毎の
書き込み時間の大幅短縮と、データを一括してメモリセ
ルに書き込むことにより、トータル的に書き込みに要す
る時間を短縮することができる。

なお、本発明の実施例において、ＤＲＡＭの二ブルモー
ドを例示して説明を行なったが、他の類似の高速モード
、例えばバイトモードやシリアルモード等においても本
発明が適用できることはいうまでもない。

第７図にバイトモードにおける主要なノードの電圧波形
を示す。

バイトモードも、基本的な構戊は第１の実施例とほぼ同
一であり、その動作も基本的には第１の実施例と同じで
ある。異なる点は、ニプルモードか４ビット単位のデー
タを扱うのに対し、パイトモードが８ビット単位のデー
タを扱う点である。

従って第７図に示すように、ＲＡＳの活性期間中にＣＡ
Ｓが８回入力される。第７図には、ＣＡＳの１．，３，
４．７回目の入力でデータの書き込みを行ない、２，５
．６．８回目の入力でデータの読み出しを行なう場合を
示している。

本発明をこのようなバイトモードの半導体メモリ装置に
応用する場合には、第１図．第２図に示したデータラッ
チ８として、８ビットに対応した８個のラッチ回路を設
ければよい。

一方、シリアルモード（拡張二ブルモードとも呼ばれる
）も、基本的な構戊及び動作は第１の実施例に示したニ
ブルモードと同一である。但し、ニブルモードが４ビッ
ト単位のデータを扱うのに対し、シリアルモードは一般
にメモ．リアドレス空間の行単位（たとえば６４ビット
，２５６ビット　１Ｋビット，２Ｋビット等）のデータ
を取り扱う点が異なる。従って、第１図，第２図に示し
たデータラッチ８として、メモリアドレス空間の行単位
に対応した数（上の例でいえば６４個，２５６個，１０
００個，２０００個等）のラッチ回路を設ければよい。

シリアルモードのタイミングチャートはあえて図示しな
いが、第７図のＲＡＳの活性期間内に６４回あるいは２
５６回等のＣＡＳ入力があり、各ＣＡＳ入力に同期して
データの書き込み、読み出しが行なわれる。

発明の効果 本発明は、ニブルモード．バイトモード，シリアルモー
ド等、半導体メモリ装置の高蓮化を実現するための回路
構或において、データ書き込み用の複数のラッチ回路と
、複数のラッチ回路へのデータの書き込み履歴を記憶し
、その結果に基づいて複数のメモリセルへのデータの書
き込み動作を制御する回路と、メモリ装置を駆動するた
めの基準クロック信号の不活性期間中に、前記複数のラ
ッチ回路にラッチされた書き込みデータを、前記復数の
メモリセルに一括して書き込む回路を備えたものである
から、データの読み出しのみならず、データの書き込み
動作も高速化することができ、その結果、トータル的に
メモリの高速動作を実現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体メモリ装
置のデータ読み出し及び書き込み回路のブロック図、第
２図は第１図の主要部の詳細な回路図、第３図は第１図
に示した各回路ブロソクの駆動信号を発生するための内
部クロック信号発生回路のブロック図、第４図は第３図
に示したクロック発生器の詳細な回路図、第５図は第１
図の各ノードの電圧波形図、第６図は第１図の各ノード
の電圧波形図、第７図は本発明の他の実施例の動作を説
明するための電圧波形図、第８図は従来の半導体メモリ
装置のデータ読み出し及び書き込み回路のブロック図、
第９図は第８図の主要部の詳細な回路図、第１０図は第
８図に示した各回路ブロックの駆動信号を発生するため
の内部クロック信号発生回路のブロック図、第１１図は
第８図の各７ードの電圧波形図である。 １・・・・・・行アドレスバッファ、２・・・・・・列
アドレスバッファ、３・・・・・・行デコーダ、４・・
・・・・ワード線ドライバ、５・・・・・・メモリセル
アレイ、６・・・・・・センスアンプ、７・・・・・・
列デコーダ、８・・・・・・データラッチ、９〜１２・
・・・・・ラッチ回路、１３・・・・・・データ人カバ
ッファ、１４・・・・・・１／４セレクタ、１５・・・
・・・データ出力バッファ、１６・・・・・・カウンタ
、１７〜１９・・・・・・クロック発生器、２０・・・
・・・アドレス遷移検出器、２１・・・・・・データ線
スイッチ、２２・・・・・・一括書き込み用パッファ、
２３〜２６・・・・・・バッファ、２７・・・・・・ク
ロック発生器、２８・・・・・・書き込み履歴検知器、
２９．３０・・・・・・パルス発生器。

Claims (12)

【特許請求の範囲】
1. （１）第１の基準クロック信号、第２の基準クロック信
   号、アドレス信号をそれぞれ入力する手段、複数のメモ
   リセルをアレイ状に配置したメモリセルアレイ、 前記アドレス信号に応答して前記複数のメモリセルのう
   ち任意の複数のメモリセルを選択する手段、 複数のデータ線にそれぞれ接続され、前記複数のメモリ
   セルへ書き込まれるデータを一時的にラッチする複数の
   ラッチ手段、 前記第１の基準クロック信号の活性期間中において、前
   記書き込み制御信号に応答し、かつ前記第２の基準クロ
   ック信号に同期して、前記書き込みデータを前記複数の
   ラッチ手段へ書き込む手段、 前記第１の基準クロック信号の活性期間中に前記複数の
   ラッチ手段へのデータの書き込みが一回以上行なわれた
   場合、その履歴を記憶する手段、 前記複数のラッチ手段への書き込み履歴が あった場合、前記第１の基準クロック信号の不活性期間
   中に、前記複数のラッチ手段に書き込まれたデータを、
   前記アドレス信号により、前記選択された複数のメモリ
   セルへ一括して書き込む手段、 を備えた半導体メモリ装置。
2. （２）ラッチ手段が４個のラッチ回路を有することを特
   徴とする特許請求の範囲第１項記載の半導体メモリ装置
   。
3. （３）ラッチ手段が８個のラッチ回路を有することを特
   徴とする特許請求の範囲第１項記載の半導体メモリ装置
   。
4. （４）ラッチ手段が、メモリアドレス空間の行単位のビ
   ット数に対応した数のラッチ回路を有することを特徴と
   する特許請求の範囲第１項記載の半導体メモリ装置。
5. （５）第１の基準クロック信号、第２の基準クロック信
   号、アドレス信号をそれぞれ入力する手段、 複数のメモリセルをアレイ状に配置したメモリセルアレ
   イ、 前記アドレス信号に応答して前記複数のメモリセルのう
   ち任意の複数のメモリセルを選択する手段、 複数のデータ線にそれぞれ接続され、前記複数のメモリ
   セルへ書き込まれるデータを一時的にラッチする複数の
   ラッチ手段、 前記第１の基準クロック信号の活性期間中において、前
   記第２のクロック信号の二回目以降の入力時に、前記第
   ２の基準クロック信号に同期して、上記複数のラッチ手
   段に書き込まれたデータを順次読み出す手段、 前記第１の基準クロック信号の活性期間中において、前
   記書き込み制御信号に応答し、かつ前記第２の基準クロ
   ック信号に同期して、前記書き込みデータを前記複数の
   ラッチ手段へ書き込む手段、 前記第１の基準クロック信号の活性期間中 に、前記複数のラッチ手段へのデータの書き込みが一回
   以上行なわれた場合、その履歴を記憶する手段、 前記複数のラッチ回路への書き込み履歴が あった場合、前記第１の基準クロック信号の不活性期間
   に、前記複数のラッチ手段に書き込まれたデータを、前
   記アドレス信号により、前記選択された複数のメモリセ
   ルへ一括して書き込む手段、 を備えた半導体メモリ装置。
6. （６）ラッチ手段が４個のラッチ回路を有することを特
   徴とする特許請求の範囲第５項記載の半導体メモリ装置
   。
7. （７）ラッチ手段が８個のラッチ回路を有することを特
   徴とする特許請求の範囲第５項記載の半導体メモリ装置
   。
8. （８）ラッチ手段が、メモリアドレス空間の行単位のビ
   ット数に対応した数のラッチ回路を有することを特徴と
   する特許請求の範囲第５項記載の半導体メモリ装置。
9. （９）複数のメモリセルをアレイ状に配置したメモリセ
   ルアレイ、 データ書き込み用の複数のラッチ手段、 前記複数のラッチ手段に対するデータの書き込み履歴を
   記憶し、その結果に基づいて前記メモリセルアレイ内の
   複数のメモリセルへのデータの書き込み動作を制御する
   手段、 メモリ駆動用の基準クロック信号の不活性期間中に、前
   記複数のラッチ手段にラッチされたデータを、前記複数
   のメモリセルに一括して書き込む手段、 を備えた半導体メモリ装置。
10. （１０）ラッチ手段が４個のラッチ回路を有することを
    特徴とする特許請求の範囲第９項記載の半導体メモリ装
    置。
11. （１１）ラッチ手段が８個のラッチ回路を有することを
    特徴とする特許請求の範囲第９項記載の半導体メモリ装
    置。
12. （１２）ラッチ手段が、メモリアドレス空間の行単位の
    ビット数に対応した数のラッチ回路を有することを特徴
    とする特許請求の範囲第９項記載の半導体メモリ装置。