KR910002963B1 - 고집적 밀도를 가능케하는 dram용 데이터 입출력 회로 - Google Patents

고집적 밀도를 가능케하는 dram용 데이터 입출력 회로 Download PDF

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Abstract

내용 없음.

Description

고집적 밀도를 가능케하는 DRAM용 데이터 입출력 회로
제1도는 본 발명에 따른 니블 모우드로 동작 가능한 데이터 입출력 회로를 포함하고 있는 MOS DRAMIC의 회로도.
제2도는 제1도에 도시된 메모리 회로의 판독 모우드의 제어신호의 타이밍도.
제3도는 제1도에 도시된 메모리 회로의 기록 모우드의 제어신호의 타이밍도
제4도는 본 발명의 데이터 입출력 회로도의 판독 모우드로 데이터 경로를 도시한 데이터 플로우 다이어그램의 세트.
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리 어레이 102 : X-디코우더
104 : 감지증폭기 106 : 타이밍 발생회로
108 : 데이터 입출력회로 110, 112 : 데이터 버스
114, 116, 118, 120, 126, 128 : 스위치회로 122, 124 : 래치회로
134, 136 : 스위치회로 138 : 데이터 입력버퍼
140 : 데이터 입력단자 142, 144 : 프리챠아지회로
본 발명은, MOS 다이나믹 RAM에 적합한, 멀티비트 모우드로 동작 가능한 데이터 입출력 회로에 관한것이다.
반도체 DRAM IC의 액세스 시간을 단축하기 위한 한 방법은, 예를 들어 4-비트(니블) 모우드와 같이, 멀티비트 모우드로 동작 가능한 데이터 입출력 회로를 사용하는 것이다.
메모리 어드레스가 한번 지정될때 입출력 회로는 메모리셀로부터 데이터 출력 버퍼로 또는 데이터 입력버터로부터 메모리셀로 고속으로 연속하여 4-비트 데이터를 전송할 수 있다.
니블 모우드로 동작하는 종래의 데이터 입출력 회로는 예를들면 1983년 2월호 ISSCC DIGEST OF TECHNICAL PAPERS, pp 228∼229, 케이. 시모또리 등의 다수에 의해 쓰여진 "A l00 ns 250K DRAM with Page-Nibble Mode"와 1983년 2월호 ISSCC DIGEST OF TECHNICAL PAPERS, pp 244∼225, 티이 나까노에 의한 "A sub l00 ns 256 Kb DRAM"에 발표되어 있다.
종래의 데이터 입출력 회로는 네개의 비트 라인들로부터 네개의 데이터 버스들로 동시에 4비트의 정보를 전송하도록 판독 모우드로 동작되며, 4비트의 정보는 4래치회로에 각각 증폭되어 래치된다. 그리고나서 4비트의 정보는 연속으로 1비트씩 래치회로들로 부터 데이터 출력 버퍼로 전송된다. 네개의 데이터 버스들의 모든 데이가 데이터 출력 회로에 전송된후, 다음 4-비트 정보가 데이터 버스들에 전송된다.
그러나 종래의 니블-모우드의 데이터 입출력 회로로, 데이터가 하나의 래치회로로부터 전송되는 동안, 다른 래치회로들은 단순히 스탠드바이 상태로 유지된다. 그러므로, 데이터 버스들 및 래치회로의 동작 효율은 높지 않다. 특히, 다수의 그러한 종래의 데이터 입출력 회로들이 다수의 데이터 출력 단자들로 병렬로 일련의 정보를 전송하도록 사용된 경우, 많은 데이터 버스들로서 프리챠아지회로를 필요로 하고 있고, 출력단자들로서 래치회로들을 필요로 하고 있다. 데이터 입출력 회로들에 의해 취해진 면적이 크게 증가 된다. 이러한 이유 때문에, 고 용량의 DRAM IC 장치를 제작하기가 어려웠다.
또한 종래의 회로 장치는, 멀티비트(4비트 이상) 데이터가 데이터 출력 단자들을 통해 연속하여 액세스 되도록 할때, 비트의 수에 의해 데이터 버스들의 수를 증가시키는 것이 필요하고, 그 결과 데이터 버스들에 의해 점유된 면적이 반도체 메모리 IC 칩들상에 고밀도 집적을 제공하는 것을 어렵게 하는 불리한 점이 있었다.
본 발명의 목적은, 멀티비트 모우드로 동작 가능한 고집적 밀도를 가능케하는 데이터 입출력 회로를 제공하는 것이다.
본 발명의 다른 목적은 두개의 데이터 버스들을 통해 고속으로 N-비트 직렬 데이터를 액세스 할 수는 데이터 입출력 회로를 제공하는 것이다.
본 발명에 의하면, 데이터 전송을 위하여 한쌍의 도체로 구성한 제1데이터 버스와; 데이터 전송을 위하여 한쌍의 도구체로 제2데이터 버스와; 제1타이밍 제어신호에 응하여 상기 제1데이터 버스를 충전하기 위한 제1프리챠아지회로와; 제2타이밍 제어신호에 응하여 상기 제2데이터 버스를 충전하기 위한 제2프리챠아지회로와; 각각 제3타이밍 제어신호 그룹에 의해 독립적으로 제어 가능하며, 각각의 제3타이밍 제어 신들에 응하여 비트라인들 상의 1비트 정보를 상기 제1데이터 버스로 전송하기 위하여 각각의 비트라인들과 제1데이터 버스 사이에 결합된 제1그룹의 N/2 스위치들과; 각각 제4타이밍 제어신호 그룹에 의해 독립적으로 제어 가능하며, 각각의 제4타이밍 제어신호들에 응하여 비트라인들상의 1비트 정보를 상기 제2데이터 버스로 전송하기 위하여 비트라인들 사이의 1비트 정보를 상기 제2데이터 버스로 전송하기 위하여 각각의 상기 비트라인들과 상기 제2데이터 버스 사이에 결합된 제2그룹의 N/2 스위치들과; 제5타이밍 제어신호의 제어하에 상기 제1데이터 버스상의 정보를 래칭하고, 증폭하기 위한 제1래치회로와, 제6타이밍 제어신호의 제어하에 상기 제2데이터 버스상의 정보를 래칭으로 하고 증폭하기 위한 제2래치회로와; 제7타이밍 제어신호의 제어하기에 상기 제1레치회로의 출력정보를 선택적으로 전송하기 위한 제3스위치 수단과; 제8타이밍 제어신호의 제어하에 상기 제2래치회로의 출력정보를 선택적으로 전송하기 위한 제4스위치 수단과; 상기 제3 또는 제4스위치 수단으로 부터의 출력정보를 1비트 정보로 변환하고 인에이블 신호의 한 논리 레벨의 제어하에 1비트 정보를 전송하는 데이터 출력 버퍼와; 상기 제1, 제2, 제5, 제6, 제7, 제8타이밍 제어신호들과 상기 제3 및 제4타이밍 제어신호 그룹을 발생하기 위한 타이밍 신호 발생 회로로 구성하는 DRAM 회로용 N-비트 데이터(N≥4를 순차적으로 전송하기 위한 데이터 입출력 회로가 제공되어 있다.
본 발명의 상기 및 다른 목적들과 특징 및 장점들은 본 발명의 양호한 실시예가 예시된 첨부 도면을 참고로한 다음 설명으로부터 더욱 분명해질 것이다.
제1도는 본 발명에 의한 니블 모우드로 동작 가능한 데이터 입출력 회로를 포함하고 있는 MOS DRAM 회로를 도시하고 있다
제1도는 도시된 바와 같이, MOS DRAM 회로는 메모리 어레이(100)와, 상기 메모리 어레이(100)의 한 워어드 라인(WL)를 선택하도록 X어드레스 신호를 수신하기 위하여 스트로우브 신호
Figure kpo00002
에 응하는 X디코우더(102)와, 메모리 어레이(100)의 비트라인(BL)들로부터의 신호를 증폭학 위한 다수의 감지증폭기(104)들과, 제어신호(Ф3∼Ф10)들을 내보내도록 Y어드레스 신호를 수신하기 위한 스트로우브 신호
Figure kpo00003
에 응한 타이밍 발생회로(106)와, 데이터 입출력 단자들과 비트라인(BL)들 사이의 데이터(정보)의 전송을 제어하기 위한 데이터 입출력 회로(108)를 포함하고 있다. 타이밍 발생회로(106)는 타이밍 신호(Ф3∼Ф6)들을 발생하기 위한 Y어드레스 디코우더를 포함하고 있다.
메모리 어레이(100)는 스위칭 MOS 트랜지스터(Q) 및 메모리 커패시터(C)로 각각이 구성된 다수의 메모리셀들로 구성하고 있다.
데이터 입출력 회로(108)는 한쌍의 도체들로 구성된 데이터 버스(110)와, 상기 데이터 버스(110)와 비트라인(BL1,
Figure kpo00004
, BL3,
Figure kpo00005
)들을 선택적으로 결합시키고 제어신호(Ф3, Ф5)에 의해 제어되는 스위치회로(114, 118)들과, 한쌍의 도체들로 구성된 데이터 버스(112)와, 상기 데이터 버스(112)와 비트라인(BL2,
Figure kpo00006
, BL4및
Figure kpo00007
)들을 선택적으로 결합시키고 제어신호(Ф4, Ф6)에 의해 제어되는 스위치회로(116, 120)들을 포함하고 있다. 이들 각각의 스위치 회로(114, 116, 118, 120)는 MOS 트랜지스터들로 구성되어 있다.
더욱이, 데이터 입출력 회로(108)는 데이터 버스(110)의 데이터를 증폭하고 레칭하기 위하여 제어신호(Ф9)에 응답하는 레치회로(122)와, 데이터 버스(112)의 데이터를 증폭하고 래칭하기 위하여 제어신호(Ф10)에 응답하는 래치회로(124)와, 데이터 버스(110)의 데이터를 전송하기 위하여 제어신호(Ф7)에 응답하는 스위치회로(126)와, 데이터 버스(112)의 데이터를 전송하기 위하여 제어신호(Ф8)에 응답하는 스위치회로(128)와, 데이터 출력 단자(132)에 데이터 버스(110)로부터의 한 상보신호 또는 데이터 버스(112)로부터의 한 상보신호를 전송하기 위하여 "H"레벨 인에이블 신호(
Figure kpo00008
)에 응답하는 데이터 출력 버퍼(130)를 포함하고 있다. 스위치 회로(126, 128)들은 각각 MOS 트랜지스터(Q13, Q14)와 (Q15,Ql6)들로 구성되어 있다.
또한 데이터 입출력회로(108)은 데이터 버스(110)에 연결되어 있고 제어신호(Ф7)에 의해 제어되는 스위치회로(134)와, 데이터 버스(112)에 연결되어 있으며 제어신호(Ф8)에 의해 제어되는 스위치회로(136)와, 데이터 입력단자(140)로부터의 데이터를 상보신호로 변환하고, 이들 상보신호들을 스위치회로(134) 또는 (136)에 전송하기 위하여 "L" 레벨 인에이블 신호(
Figure kpo00009
)에 응답하는 데이터 입력버퍼(138)와, 제어신호(Ф1)에 응하여 전원전위(VDD)까지 데이터 버스(110)을 충전시키기 위한 프리챠아지회로(142)와 제어신호(Ф2)에 응하여 전원전위(VDD)까지 데이터 버스(112)을 충전시키기 위한 프리챠아지회로(144)를 포함하고 있다. 스위치회로(134, 136)들은 각각 MOS 트렌지스터(Q17, Q18) 및 (Q19, Q20)들로 구성되어 있다. 프리챠아지회로(142, 144)들은 각각 MOST 트랜지스터(Q1, Q2) 및 (Q3, Q4)들로 구성되어 있다.
본 발명에 따른 데이터 입출력 회로의 동작은 제2 및 제3도의 타이밍도를 참고로 하여 설명될 것이다.
[판독모우드]
제2로에 도시된 바와 같이, 제어신호(Ф1, Ф2)들이 "H"레벨일때, MOS 트렌지스터(Q1, Q2, Q3, Q4)들은 데이터 버스(110, 112)을 전원전위(VDD)로 충전하도록 도전하게 된다. 라이트 인에이블 신호(
Figure kpo00010
)가 "H"레벨이므로, 데이터 출력버퍼(130)는 인에블이 되고, 데이터 입력버퍼(138)는 디스에이블 된다.
스토로우브 신호(
Figure kpo00011
)가 주기 to 동안 "H"레밸에서 "L"레벨로 변할때, X어드레스 회로(102)는, 예를들어, 워어드 라인(WL1)을 선택하도록 X어드레스 신호를 수신한다. 동시에 감지증폭기(104)는, 각각, 비트라인(BL)들로 부터의 데이터를 검출하고 증폭한다.
스트로우브 신호(
Figure kpo00012
)가 다음 주기 t1동안 "H"레벨에서 "L"레벨까지 변화할때, Y어드레스 신호는 타이밍 발생회로(106)에 가해진다. 제어신호(Ф7)는 MOS 트랜지스터(Q13, Q14)들을 도전하도록 "L"레벨로부터 "H레벨까지 변화하게 된다 제어신호(Ф8)가 "L"레벨로 되므로서, MOS 트랜지스터(Q15, Ql6)들은 비전도성인 채로 남아 있다.
주기 t2동안, 제어신호(Фl, Ф2)들은 MOS 트렌지스터(Q1∼Q4)들이 도전하지 않게 하도록 "H"레벨에서 "L"레벨로 변화하고, 그리하여 비트라인(BL1,
Figure kpo00013
) 및 (BL2,
Figure kpo00014
)들로부터 각각 데이터 버스(110, 112)들에 정보를 전달하게 한다. 제어신호(Q5, Q6)들은 트랜지스터(Q9∼Q12)들이 비도전성으로 유지하도록 "L"레벨로 유지된다. 그러므로, 데이터 버스(110, 112)들은 각각 비트라인(BL3,
Figure kpo00015
) 및 (BL4,
Figure kpo00016
)들로부터 차단된다. 제어신호(Ф9, Ф10)들이 "L"레벨로부터 "H"레벨로 변화하면, 래치회로(112, 124)들은 데이터 버스(110, 112)들로부터의 데이터를 래치하고 중폭하도륵 활성화 된다. 이때에, 트랜지스터(Q3, Q4)들은 여기되고, 데이터 버스(110)로부터의 데이터는 데이터 출력버퍼(130)를 통하여 데이터 출력 단자(132)에 전송된다(제2도외 파형(0)에서 a를 참조).
스트로우브 신호(
Figure kpo00017
)가 주기 t3동안 "L"레벨에서 "H"레벨로 변화할때, 트랜지스터(Q5, Q6)들은 오프된다. 제어신호(Q1)가 "L"레벨에서 "H"레벨로 변화하면, 트랜지스터(Q1, Q2)들은 데이터 버스(l10)를 프리챠아지 하도록 여기된다. 제어신호(Ф9)가 "H"레벨에서 "L"레벨로 되므로서 래치회로(122)는 리세트되고, 데이터 출력버퍼(130)의 출력은 고임피던스 상태로 된다.
스트로우브 신호(
Figure kpo00018
)가 주기 t4동안 "H"레벨에서 "L"레벨로 될때, 제어신호(Ф7)는 "H"레벨에서 "L"레벨로 변화하고, 제어신호(Ф8)는 "L"레벨에서 "H"레벨로 변한다. 그러므로, 데이터 버스(122)로 부터의 데이터는 데이터 출력 버퍼(130)를 통해 데이터 출력 단자(132)에 전송된다(제2도의 파형(0)에서 b를 참조). 제어신호ФФ1) 가 "H"레벨에서 "L"레벨로 변화하는한, 트랜지스터(Q1, Q2)들은 오프된다. 제어신호(Ф5)는 "L"레벨에서 "H"레벨로 변화하여, 트랜지스터(Q9, Q10)들이 비트라인(BL3,
Figure kpo00019
)들로부터 데이터 버스(110)로 데이터를 전송하도록 여기되게 한다. 제어신호(Ф9)는 "L"레벨로부터 "H"레벨로 변화하고, 그리하여 데이터 버스(110)의 데이터를 래치하고 증폭하도록 래치회로(122)를 활성화 한다.
주기 t5에서, 스트로우브 신호(
Figure kpo00020
)는 "L"레벨에서 "H"레벨로 되고, 제어신호(Ф2)는 "L"레벨로부터 "H"레벨로 되며 그때 트랜지스터(Q3, Q4)들은 데이터 버스(112)를 프리챠아지 하도록 여기된다. 제어신호(Ф4)가 트랜지스터(Q7, Q8)들을 오프시키도록 "H"레벨에서 "L''레벨로 변화하면 비트라인(BL2,
Figure kpo00021
)들은 데이터 버스(112)로부터 단속된다. 제어신호(Ф10)가 "H"레벨에서 "L"레벨로 됨으로서, 래치회로(124)는 리세트 된다.
제어신호(Ф7)는 "L"레벨에서 "H"레벨로 변화하고, 제어신호(Ф8)는 주기 t6동안 "H"레벨에서 "L"레벨로 변화하고, 그 결과로 데이터 버스(110)로부터의 데이터는 데이터 출력버퍼(130)를 통하여 데이터 출력단자(132)에 전송된다(제2도의 파형(0)에서 C를 참조). 제어신호(Ф6)가 "L"레벨에서 "H"레벨로 변화하면, 트랜지스터(Q11, Q12)들은 비트라인(BL4,
Figure kpo00022
)들로부터 데이터 버스(112)로 데이터를 전송하도록 여기된다. 제어신호(Ф10)가 "L"레벨로부터 "H"레벨로 변화할때, 래치회로(124)는 데이터 버스(112)의 데이터를 래치하고 증폭하도록 활성화 된다.
유사하게, 데이터 버스(110, 112)로부터의 데이터 항목들은 제어신호(Ф3, Ф4, Ф5, Ф6, 및 Ф9, Ф10)들에 의하여 데이터 출력 단자(132)에 교대로 연속하여 전송된다.
제4도는 본 발명에 따른 데이터 입출력 회로의 판독 모우드의 데이터 플로우 다이어 그램을 도시하고 있다.
[기록 모우드]
본 발명의 데이터 입출력 회로의 기록 모우드는 제3도를 참고로 하여 설명될 것이다.
먼저, "L"레벨 인에이볼 신호(
Figure kpo00023
)는 데이터 출력 버퍼(130)를 디스인에이볼 시키고 데이터 입력버퍼(138)를 인에이볼 시키도록 가해진다.
스토로우브 신호(
Figure kpo00024
)가 주기 t7동안 "H"레벨에서 "L"레벨로 될때, X어드레스 회로(102)는, 예를 들어 워어드 라인연(WL1)을 선택하도록 X어드레스 신호를 수식한다. 동시에, 감지 증폭기(104)는 각각 비트라인(BL)들의 데이터를 검출하고 증폭한다.
스트로우브 신호(
Figure kpo00025
)가 주기 t8동안 "H"레벨에서 "L"레벨로 변할때, Y어드레스 신호는 타이밍 발생회로(106)에 인가된다. 제어신호(Ф7)는 "L"레벨에서 "H"레벨로 변화하여 MOS 트랜지스터(Q17, Q18)들을 여기하게 한다. 제어신호(Ф8)가 "L"레벨이면, MOS 토랜지스터(Q19, Q20)들은 오프상태로 남아 있다. 데이터 입력단자(140)에 가해진 1비트 신호는 상보 신호들을 전송하는 데이터 입력버퍼(138)로 도입된다(제3도파형(E)의 e를 참조). 제어신호(Ф7)가 이때에 "L"레벨에서 "H"레벨로 되면, 트랜지스터(Q17, Q18)들은 데이터 버스(110)에 데이터 입력버퍼(138)를 접속하도록 여기된다.
주기 t9에서, 제어신호(Ф1, Ф2)들은 데이터 버스(110, 112)들의 프리챠아지을 중단하기 위하여 트랜지스터 (Q1, Q2, Q3, Q4)들을 오프시키도록 "H"레벨로부터 "L"레벨로 변한다. 제어신호(Ф3, Ф4) 가 "L"레벨에서 "H"레벨로 되면, 비트라인(BLl,
Figure kpo00026
)들은 데이터 버스(110)에 접속되고, 비트 라인(BL2,
Figure kpo00027
)들은 데이터 버스(112)에 접속된다. 제어신호(Ф9) 가 "L"레벨이기 때문에, 래치회로(122)는 디스인에블 된다. 제어신호(Ф10)는 "L"레벨에서 "H"레벨로 되고, 래치회로(124)는 데이터 버스(112)의 데이터를 증폭시키고, 비트라인(BL2,
Figure kpo00028
)들의 메모리 커패시터(C21)에 정보를 리프래쉬 시킨다. 동시에 기록될 정보는 데이터 입력버퍼(138)로부터 데이터 버스(110)에 전달되고, 그리고나서 비트라인(BL1,
Figure kpo00029
) 의 메모리 셀(C11)에 기록된다.
다음 주기 t10동안, 스트로우브 신호(
Figure kpo00030
)는 "L"레벨로부터 "H"레벨로 변화하고, 제어신호(Ф1)는 "L"레벨로부터 "H"레벨로 된다. 이제 트랜지스터(Q1, Q2)들은 전원 전위로 데이터 버스(110)를 프리챠아지 하도록 여기된다. 동시에 제어신호(Ф3)는 "H"레벨에서 "L"레벨로 변환하여 트랜지스터(Q5, Q6)들을 오프시키도록 하고, 그리하여 데이터 버스(110)로 부터 비트라인(BL1,
Figure kpo00031
)들을 단속하게 한다.
주기 t11동안, 스트로우브 신호(
Figure kpo00032
)는 "H"레벨로부터 "L"레벨로 변화하고 제어신호(Ф1)는 "H"레벨로부터 "L"레벨로 되어, 데이터 버스(110)의 프리챠아지을 중단시키도록 한다. 그리고나서, 데이터는 입력단자(140)로부터 데이터 입력버퍼(138)로 도입된다(제3도 파형(E)의 f 참조). 제어신호(Ф7)는 "H"레벨로부터 "L"레벨로 되어 트랜지스터(Q17, Q18)들을 오프 시키도록 하고, 동시에 제어신호(Ф8)는 "L"레벨로부터 "H"레벨로 되어 트랜지스터(Q19, Q20)들을 여기 시키도록 한다. 그리고 나서 데이터 입력버퍼(138)로부터의 데이터는 데이터 버스(112)에 전달된다. 제어신호(Ф10)가 "L"레벨로 부터 "H"레벨로 되면, 래치회로(124)는 디스인에이블 된다. 제어신호(Ф4)는 메모리셀(C21)에서 데이터 버스(112)의 데이터를 기록하기 위하여 "H"레벨이 된다. 제어신호(Ф5)는 비트라인(BL3,
Figure kpo00033
)으로부터 데이터 버스(110)로 정보를 전송하기 위하여 트랜지스터(Q9, Q10)들을 여기하도록 "L"레벨로부터 "H"레벨로 변화한다. 제어신호(Ф9)가 "L"레벨로부터 "H"레벨로 되는한, 래치회로(122)는 데이터 버스(110)상의 정보를 래치하고, 증폭하고, 메모리 커패시터(C31)에서 정보를 리프레쉬 시킨다. 제어신호(Ф4)는 트랜지스터(Q7, Q8)들을 오프시키도록 "H"레벨로부터 "L"레벨로 변화한다. 제어신호(Ф2)는 데이터 버스(112)를 프리챠아지 시키도록 "H"레벨로 된다.
주기 t13동안, 스트로우브 신호(
Figure kpo00034
)는 데이터 입력단자(140)로 부터 데이터 입력버퍼(138)로 다음 데이터를 입력시키도록 "H"레벨로부터 "L"레벨로 된다(제3도 파형 (E)의 g 참조). 제어신호(Ф7)는 트랜지스터(Q17, Q18)들을 여기 시키도록 "L"레벨로부터 "H"레벨로 되고, 동시에 제어신호(Ф8)는 토랜지스터(Q19, Q20)들을 오프시도록 "H"레벨로부터 "L"레벨로 된다. 그리고나서 데이터 입력버퍼(138)로부터의 데이터는 데이터 버스(110)에 전달된다. 제어신호(Ф5)가 이때에 "H"레벨이므로, 데이터 버스(110)로부터의 데이터는 비트 라인(BL3,
Figure kpo00035
)들의 메모리 커패시터(C31)에 기록된다. 트랜지스터(Q3, Q4)들을 제어신호(Ф2)가 "H"레벨로부터 "L"레벨로 되어 오프된다. 제어신호(Ф6)는 "L"레벨로부터 "H"레벨로 변하여 트랜지스터(Q11, Q12)들을 여기하고, 그리하여 데이터 라인(BL4,
Figure kpo00036
)들로부터 데이터 버스(112)로 데이터를 전송한다. 제어신호(Ф10)가 "L"레벨에서 "H"레벨로 됨으로서, 래치회로(124)는 데이터 버스(112)상의 정보를 래치하고 증폭시키고 메모리 커패시터(C41)에서 정보를 리프래쉬 시키도록 활성화된다.
유사하게, 데이터 입력단자(140)에 가해진 테이터 항목들은 데이터 버스(110,112)들에 교대로 전송되고 메모리셀들에 기록된다.
상술한 바와 같이, 단일 어드레싱 동작에 응한 데이터 판독이 시분할 제어하에 실행될 경우, 본 발명의 데이터 입출력 회로는, 제1데이터 버스에 접속된 제1래치회로가 데이터 출력 버퍼에 1비트 정보 전송할때, 다음 1비트 정보가 제2데이터 버스에 접속된 제2래치회로에 래치되고 동시에 제1데이터 버스가 프리챠아지 되는 동작 사이클로 동작하고, 그리고 제2래치회로에 기억된 1비트 데이터가 데이터 출력 버퍼에 전송될때 다음 1비트 데이터가 제1래치회로에서 래치되고 동시에 제2데이터 버스가 프리챠아지 되는 동작사이클로 동작한다. 그러므로 본 발명의 데이터 입출력 회로는, 한 래치회로가 데이터 출력 버퍼에 데이터를 전송할때, 다른 래치회로가 데이터를 래치하고 스탠드바이(대기)상태에 있는 점에서 유리하고, 그리하여 비트 라인들로 부터 데이터 버스들로 데이터를 전송하는 액세스 시간은 단지 두개의 데이터 버스들이 사용되었음에도 불구하고, 크게 감소된다는 장점이 있다. 따라서 데이터 버스들에 의해 점유된 칩 면적은 아주 감소될 수 있다.
본 발명에 의한 데이터 입출력 회로는 대용량 반도체 DRAM IC 장치들과 사용될 때 아주 효율적이다.
데이터 입출력 회로는 다수의 버퍼들로 부터 일련의 데이터를 전송할때 필요한 데이터 버스들의 수가 크게 감소될 수 있기 때문에 IC 칩의 소형화를 가져온다. 더욱이, 비록 두개의 데이터 버스들에 접속된 비트 라인들의 수가 연속 데이터 비트 수를 증가시키도록 증가된다 할지라도, 대용량 고속 DRAM IC 장치는, 스위치 수단과 프리챠아지 수단과, 비트 라인들과 데이터 버스들 사이의 래치회로들의 타이밍 제어를 통하여, 데이터 버스들의 수의 증가 없이 본 발명에 따라 실현될 수 있다.
비록 특정의 양호한 실시예가 도시되고 기술 되었을지라도, 많은 변화 및 변형예들이 청구범위의 범위를 벗어남에 없이 그 안에서 만들어질 수 있는 것을 이해해야 한다.

Claims (5)

  1. 순차적으로 N-비트 데이터(N≥4)를 액세스 하는 DRAM용 데이터 입출력 회로로서, 한쌍의 도체를 구성된 제1데이터 버스(110) ; 데이터 전송 위하여 한쌍의 도체들로 구성된 제2데이터 버스(112)와, 제1타이밍 제어신호(Ф1)에 응하여 상기 제1데이터 버스(110)를 충전기 위한 제1프리챠아지회로(142)와, 제2타이밍 제어신호(Ф2)에 응하여 상기 제2데이터 버스(112)를 충전하기 위한 제2프리챠아지회로(144)와 ; 각각 제3타이밍 제어신호 그룹(Ф3, Ф5)에 의해 독립적으로 제어 가능하며, 각각 제3타이밍 제어신호 응하여 1비트 라인들상의 비트 정보를 상기 제 1 데이터 버스(l10)로 전송하기 위하여 각각의 상기 비트 라인들과 상기 제1데이터 버스(110) 사이에 결합된 제1그룹의 N/2 스위치들(114, 118)과 각각 제4타이밍 제어신호 그룹(Ф4, Ф6)에 의해 독립적으로 제어 가능하며, 각각의 제4타이밍 제어신호들에 응하여 비트라인들 상의 1비트 정보를 상기 제2데이터 버스(112)로 전송하기 위하여 각각의 상기 비트 라인들과 상기 제2데이터 버스(112)사이에 결합된 제2그룹의 n/2 스위치들(116, 120)과, 제5타이밍 제어신호(Ф9)의 제어하에 상기 제1데이터 버스(110) 상의 정보를 래칭하고 증폭시키기 위한 제l래치회로(122)와 ; 제6타이밍 제어신호(Ф10)의 제어하에 상기 제2데이터 버스(112) 상의 정보를 래칭하고 증폭하기 위한 제2래치회로(124)와 ; 제7타이밍 제어신호(Ф7)의 제어하에 상기 제1래치회로 (122)의 출력정보를 선택적으로 전송하기 위한 제3스위치 수단(126)과 ; 제8타이밍 제어신호 제어(Ф8)하에 상기 제2래치회로(124)의 출력정보를 선택적으로 전송하기 위한 제4스위치 수단(128)과 ; 상기 제3의(126) 또는 제4스위치 수단(l28)으로부터 출력 정보를 1비트 정보로 변환시키고 인에이블 신호의 한 논리 레벨의 제어하에 1비트 정보를 전송하기 위한 데이터 출력버퍼(132)와 ; 상기 제1, 제2, 제5, 제6, 제7, 제8타이밍 제어신호들과 상기 제3및 제4타이밍 제어신호 그룹을 발생하기 위한 타이밍 신호 발생회로(106)를 구비하는 것을 특징으로 하는 고집적 밀도를 가능케하는 DRAM용 데이터 입출력 회로.
  2. 제1항에 있어서, 상기 제1 및 제2프리챠아지회로(142, 144)와 상기 제l (114, 118) 및 제2그룹(116, 120)의 N/2스위치들과 상기 제3및 제4스위치 수단(126, 128)의 각각이 MOS 트랜지스터들로 구성되는 것을 특징으로하는 고집적 밀도를 가능케하는 DRAM용 데이터 입출력 회로.
  3. 제2항에 있어서, 상기 제1그룹의 N/2 스위치들(114, 118) 이 두개의 제1스위치들로 구성되고, 상기 제2그룹의 N/2 스위치들(116, 120) 이 두개의 제2스위치들로 구성되는 것을 특징으로 하는 고집적 밀도를 가능케하는 DRAM용 데이터 회로.
  4. 제2항에 있어서, 상기 제1래치회로(122)가 상기 제1데이터 버스(110)의 제2데이터를 레치할때 상기 제2래치회로(124)의 제1데이터가 상기 데이터 출력 버퍼(130)를 통하여 전송되고 상기 제2데이터 버스(112)가 프리챠아지되며, 그리고 상기 제2래치회로(124)가 제3데이터를 래치할 때 상기 제1래치회로(122)에 의해 래치된 제2데이터가 상기 출력 데이터 버터(130)를 통하여 전송되고 상기 제1데이터 버스(110)가 프리챠아지되는 판독 사이클을 가지고 있는 것을 특징으로 하는 고집적 밀도를 가능케하는 DRAM용 데이터 입출력 회로.
  5. 제1항에 있어서, 그 외에, 상기 제1데이터 버스(110)에 결합되고 상기 제7타이밍 제어신호(Ф7)에 의해 제어가능한 제5스위치 수단과(134)과, 상기 제2데이터 버스(112)에 결합되고 상기 제8타이밍 제어신호(Ф8)에 의해 제어가능한 제6스위치 수단(136)과 ; 1비트 입력 정보를 상보 신호들로 변환하고 상기 인에이블 신호의 다른 논리 레벨의 제어하에 상기 제(134) 및 제6스위치 수단(136)에 1비트 입력 정보를 전송하기 위한 데이터 입력버퍼(140)를 포함하고 있는 것을 특징으로 하는 고집적 밀도를 가능케하는 DRAM용 데이터 입출력 회로.
KR1019850001317A 1984-03-02 1985-03-02 고집적 밀도를 가능케하는 dram용 데이터 입출력 회로 KR910002963B1 (ko)

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