JPS6116098A - 半導体ダイナミツクメモリ装置 - Google Patents
半導体ダイナミツクメモリ装置Info
- Publication number
- JPS6116098A JPS6116098A JP59135928A JP13592884A JPS6116098A JP S6116098 A JPS6116098 A JP S6116098A JP 59135928 A JP59135928 A JP 59135928A JP 13592884 A JP13592884 A JP 13592884A JP S6116098 A JPS6116098 A JP S6116098A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- precharge
- memory device
- output
- systems
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アクティブ動作期間とプリチャージ期間を有
する半導体ダイナミックメモリ装置（ｄＲＡＭ）に関す
る。
する半導体ダイナミックメモリ装置（ｄＲＡＭ）に関す
る。
１個のＭＯＳＦＥＴと１個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ｄＲＡＭは、外部から見て
実際に読み書きを行なうアクティブ動作期間と、次のア
クティブ動作期間に備えて内部回路をリセットおよびプ
リチャージするプリチャージ期間を交互に設ける必要が
ある。このため、サイクルタイムがアクセスタイムの約
２倍である。
モリセルを構成するＭＯ８型ｄＲＡＭは、外部から見て
実際に読み書きを行なうアクティブ動作期間と、次のア
クティブ動作期間に備えて内部回路をリセットおよびプ
リチャージするプリチャージ期間を交互に設ける必要が
ある。このため、サイクルタイムがアクセスタイムの約
２倍である。
このことは、スタティックＲＡＭ （ｓＲＡＭ）に比べ
てｄＲＡＭを扱い難いものとしている。
てｄＲＡＭを扱い難いものとしている。
本発明は上記事情を考慮してなされたもので、外部から
見て見掛は上プリチャージ期間がないようにしたｄＲＡ
Ｍを提供することを目的とする。
見て見掛は上プリチャージ期間がないようにしたｄＲＡ
Ｍを提供することを目的とする。
本発明は、ｄＲＡＭを構成するコア回路、即ちメモリセ
ルアレイ、アドレス選択回路、センスアンプ、データ入
出力回路、データ転送回路等のうち、少なくともメモリ
セルアレイ、アドレス選択回路およびセンスアンプを、
互いに逆論理で動作する二系統に分けて１チップに集積
したことを特徴とする。
ルアレイ、アドレス選択回路、センスアンプ、データ入
出力回路、データ転送回路等のうち、少なくともメモリ
セルアレイ、アドレス選択回路およびセンスアンプを、
互いに逆論理で動作する二系統に分けて１チップに集積
したことを特徴とする。
本発明にかかるｄＲＡＭは、二系統に分けたコア回路の
一方がアクティブ動作期間にあるとき、他方がプリチャ
ージ期間にある、という動作をするとにより、外部から
見る限りで見掛は上プリチャージ期間がないのと等価に
なる。即ち、サイクルタイムがアクセスタイムに等しく
なり、従来の疑似ｓＲＡＭよりも更にＳ ＲＡ Ｍに近
い取り扱いが可能となる。
一方がアクティブ動作期間にあるとき、他方がプリチャ
ージ期間にある、という動作をするとにより、外部から
見る限りで見掛は上プリチャージ期間がないのと等価に
なる。即ち、サイクルタイムがアクセスタイムに等しく
なり、従来の疑似ｓＲＡＭよりも更にＳ ＲＡ Ｍに近
い取り扱いが可能となる。
従来の（ＪＲＡＭのクロック・ジェネレータは、コア回
路を活性化、するアクティブ系のものとこれらをリセッ
トおよびプリチャージするプリチャージ系のものとの二
系統があったが、両者ともクロック・ジェネレータとし
ては変わりがない。本発明ではこの点に着目している。
路を活性化、するアクティブ系のものとこれらをリセッ
トおよびプリチャージするプリチャージ系のものとの二
系統があったが、両者ともクロック・ジェネレータとし
ては変わりがない。本発明ではこの点に着目している。
本発明の基本構成を第１図に示す。コア回路は１１．１
２の二系統に別れて１チップに集積されており、クロッ
ク・ジェネレータ２１．２２により次のような制御が行
われる。即ち、（ａ）に示すように、一方のコア回路１
工をクロック・ジェネレータ２１で活性化する場合、そ
のクロック出力と逆論理の出力を利用して他のコア回路
１２およびクロック・ジェネレータ２２をリセットおよ
びプリチャージする。また（ｂ）に示すように、クロッ
ク・ジェネレータ２２がコア回路１２を活性化する時に
は、そのクロック出力と逆論理の出力を利用してコア回
路１五およびクロック・ジェネレータ２１をリセットお
よびプリチャージする。
２の二系統に別れて１チップに集積されており、クロッ
ク・ジェネレータ２１．２２により次のような制御が行
われる。即ち、（ａ）に示すように、一方のコア回路１
工をクロック・ジェネレータ２１で活性化する場合、そ
のクロック出力と逆論理の出力を利用して他のコア回路
１２およびクロック・ジェネレータ２２をリセットおよ
びプリチャージする。また（ｂ）に示すように、クロッ
ク・ジェネレータ２２がコア回路１２を活性化する時に
は、そのクロック出力と逆論理の出力を利用してコア回
路１五およびクロック・ジェネレータ２１をリセットお
よびプリチャージする。
こうして二つのコア回路１１．１２は、一方力アクティ
ブ動作の間他方がプリチャージを行なうという関係を持
って動作する。
ブ動作の間他方がプリチャージを行なうという関係を持
って動作する。
本発明のより具体化した実施例を第２図に示す。
この実施例はＣＡＳ系統についてコア回路を二系統■、
■に分けた場合である。１１はメモリセルアレイ、１２
は列デコーダ、１３は列アドレス・バッファ、１４はＲ
ＡＳ系クロック・ジェネレータ、１５はセンスアンプで
ある。メモリセルアレイ１１は図示しないが行方向に二
系統に分けられ、これに対応して行選択を行なうデコー
ダは１７１゜１７１に、同様に１１０回路は１６１．１
６２に、行アドレス・バッファは１８１．１８２にそれ
ぞれ分けられている。そしてコア回路の二つに分けられ
たＣＡＳ系■、■は、ＣＡＳバッファ２０からの相補出
力ＣＡＳ、ＣＡＳにより制御されるＣＡＳ系クロック・
ジェネレータ１９１，１９２によって交互に活性化とリ
セットおよびプリチャージが行われる。
■に分けた場合である。１１はメモリセルアレイ、１２
は列デコーダ、１３は列アドレス・バッファ、１４はＲ
ＡＳ系クロック・ジェネレータ、１５はセンスアンプで
ある。メモリセルアレイ１１は図示しないが行方向に二
系統に分けられ、これに対応して行選択を行なうデコー
ダは１７１゜１７１に、同様に１１０回路は１６１．１
６２に、行アドレス・バッファは１８１．１８２にそれ
ぞれ分けられている。そしてコア回路の二つに分けられ
たＣＡＳ系■、■は、ＣＡＳバッファ２０からの相補出
力ＣＡＳ、ＣＡＳにより制御されるＣＡＳ系クロック・
ジェネレータ１９１，１９２によって交互に活性化とリ
セットおよびプリチャージが行われる。
第３図はこの実施例のｄＲＡＭの動作を示すタイミング
チャートである。
チャートである。
こうしてこの実施例によれば、ＣＡＳ系の二系統■、■
について一方がアクティブ動作の時に他方をリセットお
よびプリチャージする、という動作が行われ、見掛は上
プリチャージ期間のない高速のページ・モードを実現す
ることができる。回路上の工夫により行アドレス・バッ
ファ、データ出力回路を一系統にまとめることもでき、
これによりパターン面積を小さくすることも可能である
。
について一方がアクティブ動作の時に他方をリセットお
よびプリチャージする、という動作が行われ、見掛は上
プリチャージ期間のない高速のページ・モードを実現す
ることができる。回路上の工夫により行アドレス・バッ
ファ、データ出力回路を一系統にまとめることもでき、
これによりパターン面積を小さくすることも可能である
。
第４図は本発明の別の実施例で、ＣＡＳ系だけでなく、
ＲＡＳ系についても二系統に分けた場合である。詳細な
説明は省略するが、第４図中に記入したように、ＣＡＳ
系はＡ、Ｂの二系統、ＲＡＳ系は■、■の二系統に分け
ている。これに伴いメモリセルアレイは（イ）、（ロ）
、（ハ）。
ＲＡＳ系についても二系統に分けた場合である。詳細な
説明は省略するが、第４図中に記入したように、ＣＡＳ
系はＡ、Ｂの二系統、ＲＡＳ系は■、■の二系統に分け
ている。これに伴いメモリセルアレイは（イ）、（ロ）
、（ハ）。
（ニ）の４領域に分けられている。
第５図はその動作タイミング・チャートである。
Ｄｌは列７６１２０２行アドレスＡ１で決まるアドレス
によるセルアレイ領域（イ）からのデータ、Ｄ２は列ア
ドレス０１行アドレスＢで決まるアドレスによるセルア
レイ領域（ロ）からのデータ、Ｄ３は列アドレス０１行
アドレスＢにより決まるアドレスによるセルアレイ類！
ｉ！（ニ）からのデータ、Ｄ４は列アドレス０９行アド
レスＡ２で決まるアドレスによるセルアレイ領域（ハ）
からのデータである。
によるセルアレイ領域（イ）からのデータ、Ｄ２は列ア
ドレス０１行アドレスＢで決まるアドレスによるセルア
レイ領域（ロ）からのデータ、Ｄ３は列アドレス０１行
アドレスＢにより決まるアドレスによるセルアレイ類！
ｉ！（ニ）からのデータ、Ｄ４は列アドレス０９行アド
レスＡ２で決まるアドレスによるセルアレイ領域（ハ）
からのデータである。
この実施例によっても、ｓＲＡＭと同様に取扱うことの
できる。高速動作可能なｄＲＡＭが得られる。
できる。高速動作可能なｄＲＡＭが得られる。
第１図は本発明のｄＲＡＭの基本構成を示す図、第２図
は本発明の一実施例のｄＲＡＭを示す図、第３図はその
動作タイミング図、第４図は本発明の他の実施例のｄＲ
ＡＭを示す図、第５図はその動作タイミング図である。 １１．１２・・・コア回路、２１．２２・・・クロック
・ジェネレータ、１１・・・メモリセルアレイ、１２・
・・列デコーダ、１３・・・列アドレス・バッファ、１
４・・・ＲＡＳ系クロック・ジェネレータ、１５・・・
センスアンプ、１６・・・１１０回路、１７・・・行デ
コーダ、１８・・・行アドレス・バッファ、１９・・・
ＣＡＳ系クロック・ジェネレータ、２０・・・ＣＡＳバ
ッファ、２１・・・ＲＡＳバッファ。 区 派 出願人代理人 弁理士 鈴江武彦 第２図 ・１４ ■
は本発明の一実施例のｄＲＡＭを示す図、第３図はその
動作タイミング図、第４図は本発明の他の実施例のｄＲ
ＡＭを示す図、第５図はその動作タイミング図である。 １１．１２・・・コア回路、２１．２２・・・クロック
・ジェネレータ、１１・・・メモリセルアレイ、１２・
・・列デコーダ、１３・・・列アドレス・バッファ、１
４・・・ＲＡＳ系クロック・ジェネレータ、１５・・・
センスアンプ、１６・・・１１０回路、１７・・・行デ
コーダ、１８・・・行アドレス・バッファ、１９・・・
ＣＡＳ系クロック・ジェネレータ、２０・・・ＣＡＳバ
ッファ、２１・・・ＲＡＳバッファ。 区 派 出願人代理人 弁理士 鈴江武彦 第２図 ・１４ ■
Claims (1)
- アクティブ動作期間とプリチャージ期間を有する半導
体ダイナミックメモリ装置において、コア回路のうち少
なくともメモリセルアレイ、アドレス入力回路およびセ
ンスアンプを、互いに逆論理で動作する二系統に分けて
１チップに集積したことを特徴とする半導体ダイナミッ
クメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135928A JPS6116098A (ja) | 1984-06-30 | 1984-06-30 | 半導体ダイナミツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135928A JPS6116098A (ja) | 1984-06-30 | 1984-06-30 | 半導体ダイナミツクメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116098A true JPS6116098A (ja) | 1986-01-24 |
Family
ID=15163124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135928A Pending JPS6116098A (ja) | 1984-06-30 | 1984-06-30 | 半導体ダイナミツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116098A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165091A (ja) * | 1987-12-21 | 1989-06-29 | Mitsubishi Electric Corp | メモリシステム |
| JPH07211064A (ja) * | 1993-12-24 | 1995-08-11 | Samsung Electron Co Ltd | メモリアドレシング方法および装置 |
| US6064710A (en) * | 1997-05-19 | 2000-05-16 | Singh; Krishna P. | Apparatus suitable for transporting and storing nuclear fuel rods and methods for using the apparatus |
| WO2013115080A1 (ja) | 2012-01-31 | 2013-08-08 | 国立大学法人群馬大学 | 結晶化用基板、結晶化用容器、結晶化装置、及び、結晶の製造方法 |
-
1984
- 1984-06-30 JP JP59135928A patent/JPS6116098A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165091A (ja) * | 1987-12-21 | 1989-06-29 | Mitsubishi Electric Corp | メモリシステム |
| JPH07211064A (ja) * | 1993-12-24 | 1995-08-11 | Samsung Electron Co Ltd | メモリアドレシング方法および装置 |
| US6064710A (en) * | 1997-05-19 | 2000-05-16 | Singh; Krishna P. | Apparatus suitable for transporting and storing nuclear fuel rods and methods for using the apparatus |
| WO2013115080A1 (ja) | 2012-01-31 | 2013-08-08 | 国立大学法人群馬大学 | 結晶化用基板、結晶化用容器、結晶化装置、及び、結晶の製造方法 |
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