KR19990036726A - 반도체 메모리 장치 - Google Patents

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Abstract

워드라인에 유입되는 노이즈가 일정한 범위 이내로 제한될 수 있는 오픈 비트라인을 갖는 DRAM을 제공하기 위하여, DRAM 은, 비트 시퀀스의 로직 밸런스가 일측으로 시프트되는 경우 각각의 비트 시퀀스의 소정 부분, 즉 홀수번째의 비트 또는 짝수번째의 비트의 로직을 반전시키기 위한 로직 반전 수단 (12) 및 각각의 비트 시퀀스에 대하여 소정 부분의 로직이 반전되었는가의 여부를 기록하기 위한 반전 기록 수단 (13 내지 16) 을 구비한다.

Description

반도체 메모리 장치
본 발명은 오픈 비트라인을 갖는 반도체 메모리 장치에 관한 것으로, 특히 기입될 비트 시퀀스의 로직이 일측으로 시프트되는 경우에도 충분한 동작마진 (margin) 을 유지할 수 있는 반도체 메모리 장치에 관한 것이다.
예를들어, 파일 데이터와 같은 직렬 데이터를 저장하는데 사용되는 고용량 반도체 메모리 장치로는, 오픈 (open) 비트라인을 갖는 DRAM 이 알려져 있다.
이러한 유형의 종래기술의 DRAM 에 대해서는 일본특허출원 제 97-82086 호 공보에 기재되어 있다.
도 8 은 종래기술에 따른 DRAM 의 구성을 개략적으로 나타낸 블록도이다.
도 8 의 DRAM 에서, 워드라인에 의하여 선택된 메모리 셀 (8) 의 전하는 비트라인을 통하여 서브 센스 증폭기 (이하 SSA 로 약칭함, 7) 로 전송되며, 이는 SSA (7) 에 접속되어지는 4 쌍의 비트라인에 의해 공유되고, 한 쌍의 메인 비트라인에 의하여 SSA (7) 에 접속된 메인 센스 증폭기 (이하 MSA 로 약칭함, 6) 에 의하여 증폭되어 감지된다. 이 감지된 MSA (6) 의 로직은 데이터 래치 (이하 DAL 로 약칭함, 5) 에 의하여 래치된다.
따라서, 각 SSA 의 4 쌍의 비트라인들 중의 하나의 라인에 접속된 메모리 셀에 기록된 데이터가 워드라인에 의해 선택되어, 칼럼으로 배열된 다수의 (예를들어 16 개) DAL 에 의하여 각각 래치된다.
DAL 에서 래치된 데이터는 선택신호 (YSW) 에 의해 제어되는 멀티플렉서 (이하 MUX 로 약칭함, 4) 에 의하여 각각 차례로 선택되어, 리드 증폭기 (이하 RAMP 로 약칭함, 3) 로 차례로 제공된 후, 리드/라이트 버스 (이하 RW 버스로 약칭함) 및 입/출력 버퍼 (100) 를 통하여 출력된다. DAL 에서 래치된 데이터가 차례로 판독되는 동안, 이어서, 각 SSA 의 다음 4 쌍의 비트라인에 접속된 메모리 셀에 기록된 데이터가 MSA 에 의하여 감지되어 DAL 에 의하여 래치된다.
각 SSA 에 접속될 비트라인의 쌍을 변경하여 이러한 과정을 4 회 반복함으로써, 예를들어 워드라인에 의하여 선택된 64 개의 메모리 셀에 기록된 데이터가 4 개의 서브 사이클로 분할되어 16 비트마다 판독되게 된다.
직렬 데이터가 DRAM 에 기록될 때, 입/출력 버퍼 (100) 에 제공된 직렬 데이터는 라이트 증폭기 (이하 WAMP 로 약칭함, 2) 에 의하여 증폭된 후, 선택신호 (YSW) 에 의하여 제어되는, MUX 에 의하여, 차례로 각각 선택된 DAL 에 의하여 각각 래치된다. 이 직렬 데이터의 각 비트의 로직이 DAL 에 의하여 각각 래치된 후, MSA 에 각각 병렬로 전송된다. 이 MSA (6) 는, SSA (7) 를 통하여 4 쌍의 비트라인들 중의 한 쌍의 비트라인에 접속되며 워드라인에 의하여 선택된 메모리 셀을 충전시킨다.
각 SSA 에 접속될 비트라인의 쌍을 변경하여 이러한 과정을 4 회 반복함으로써, 예를들어 64 비트의 직렬 데이터가 4 개의 서브 사이클로 분할되어 워드라인에 의해 선택된 64 개의 메모리 셀에 16 비트마다 기록되게 된다.
오픈 비트라인 DRAM 에서는, 그 메모리 셀이 비트라인과 워드라인의 매 교차점마다 제공될 수 있으므로, 대규모의 메모리 장치를 구성하는데 이점이 있다. 그러나, 이 오픈 비트라인 DRAM 의 단점은, 기록되어질 비트 시퀀스의 로직이 일측으로 '0' 또는 '1' 로 시프트되어질 때 워드라인과 비트라인 사이의 기생용량을 통하여 워드라인으로 유입된 노이즈로 인하여 메모리 셀의 전하가 누설되기 쉬워, 예를들어 메모리 셀의 리프레쉬에 요하는 동작마진이 감소하게 되는 점에 있다.
오픈 비트라인의 각 쌍이 상보적으로 사용되는 DRAM 에서는, 기록되어질 모든 비트의 로직이 예를들어 '0' 또는 '1' 인 경우에 그 오픈 비트라인들 중의 어느 일측의 전위가 모두 하이 (HIGH) 가 된다. 따라서, 일측의 비활성 워드라인의 전위가 도 7 에 나타낸 CP0, CP1, ... 과 같은 기생용량을 통하여 메모리 셀 MOS 트랜지스터들의 임계전압 가까이 상승될 수도 있어, 비트라인의 전하들이 이 메모리 셀 MOS 트랜지스터들을 통하여 메모리 셀 캐패시터로 누설되게 된다.
워드라인에 의하여 선택된 메모리 셀의 라이트 또는 리프레쉬가, 위에서 설명한 종래기술에서 수행되는 방식으로, 4 개의 서브 사이클로 분할되어 수행되는 경우, 그 워드라인으로 유입되는 노이즈가 1/4 로 감소될 수 있으며, 비활성화된 비트라인의 개수를 1/4 로 감소될 수 있다. 그러나, 이러한 1/4 의 노이즈 감축이, 높은 메모리 용량의 DRAM 에 필요한 동작마진을 확보하기에 충분치 않은 경우도 있다. 기록동작을 더 많은 서브 사이클로 분할함으로써, 워드라인으로의 노이즈가 더욱 감소될 수 있다. 그러나, 서브 사이클의 개수에 따라서 엑세스의 회수가 증가하게 되어, 일정한 개수의 메모리 셀을 라이트 또는 리프레쉬하는데 필요한 전체 사이클 시간이 증가하게 된다.
따라서, 본 발명의 목적은 기록되어질 비트 시퀀스의 로직이 일측으로 시프트되는 경우에도 워드라인으로 유입되는 노이즈가 동작마진을 확보하기 위한 일정한 범위내에서 제한될 수 있는 오픈 비트라인을 갖는 DRAM 을 제공하는 것이다.
도 1 은 본 발명의 제 1 실시형태에 따른 DRAM 의 부분적인 구성을 나타낸 기능블록도.
도 2a 는 도 1 의 데이터 반전신호 (REV) 가 인에이블된 경우를 나타낸 개략도.
도 2b 는 데이터 반전신호 (REV) 가 디스에이블된 채로 유지하고 있는 또 다른 경우를 나타낸 개략도.
도 3a 는 도 1 의 DRAM 의 데이터 라이트 (write) 를 나타낸 순서도.
도 3b 는 도 1 의 DRAM 의 데이터 리드 (read) 를 나타낸 순서도.
도 4 는 도 1 의 LRV (12) 의 구체적인 예를 나타낸 회로도.
도 5 는 도 1 의 입/출력 버퍼가 제공된 데이터 복원 수단의 구성을 나타낸 구체적인 회로의 예를 나타낸 회로도.
도 6 은 본 발명의 제 2 실시형태에 따른 부분적인 구성을 나타낸 개략도.
도 7 은 워드라인과 비트라인 사이의 기생용량 (CP0, CP1, ...) 을 나타낸 도면.
도 8 은 종래기술의 DRAM 의 구성을 개략적으로 나타낸 블록도.
※ 도면의 주요부분에 대한 부호의 설명
2 : 라이트 증폭기 (WAMP) 3 : 리드 증폭기 (RAMP)
4 : 멀티플렉서 (MUX) 5, 13 : 데이터 래치 (DAL)
6, 14 : 메인 센스 증폭기 (MSA) 7, 15 : 서브 센스 증폭기 (SSA)
8, 16 : 메모리 셀 11 : 카운터 (CTR)
12 : 로직 반전 수단 (LRV) REV : 데이터 반전 신호
REC : 데이터 복원 신호 YSW : 선택신호
WL : 워드라인
상기 목적을 달성하기 위하여, 본 발명의 반도체 장치는,
비트 시퀀스의 로직 밸런스가 일측으로 시프트되는 경우에 그 비트 시퀀스의 소정 부분의 로직을 반전하기 위한 로직 반전 수단, 및
그 소정 부분의 로직이 반전되었는가의 여부를 각 비트 시퀀스마다 기록하기 위한 반전 기록 수단을 구비하며,
한번에 메모리 셀에 기록되어질 일정 개수의 비트를 갖는 비트 시퀀스가 그 반도체 메모리의 워드라인에 의하여 선택된다.
로직 밸런스는, 각 비트 시퀀스의 주 (major) 로직을 갖는 비트의 비율이 3/4 보다 큰 경우에 일측으로 시프트되도록 판정되어지며, 그 로직 밸런스가 시프트될 때 예를들어 홀수 번째 비트의 로직이 반전된다. 따라서, 한번에 메모리 셀에 기록되어질 비트에 대한 주 로직을 갖는 비트의 비율이 3/4 미만으로 제한될 수 있어, 비트라인들 사이의 기생용량을 통하여 워드라인에 유입되는 노이즈가 감소될 수 있게 된다.
또한, 데이터 기록에 사용되는 비트라인의 평균전위가 비트라인의 예비충전전위 정도로 일정 범위내로 제한될 수 있게 된다. 따라서, 오픈 비트라인 쌍의 일측에 접속된 메모리 셀로 데이터가 기록되어질 때, 그 데이터 기록 후에 그 비트라인을 횡으로 단락시킴으로써, 예비충전시간을 크게 증가시키지 않고도, 오픈 비트라인 쌍의 다른 일측의 전위가 전류소모를 절약하기 위한 예비충전전위에 머무를 수 있게 된다.
본 발명에 관한 이상의 설명과 그 외의 목적, 특성 및 장점은, 이하의 설명, 첨부된 청구항, 및 동일한 기호를 사용하여 동일 또는 해당부분을 지칭하고 있는 첨부된 도면을 참조한 설명으로부터 명백하게 이해될 것이다.
도면을 참조하여 본 발명의 실시형태에 대하여 설명한다.
도 1 은 실시형태에 따른 DRAM 의 부분적인 구성을 나타낸 기능 블록도이다.
도 8 의 DRAM 과 마찬가지로, 도 1 의 DRAM 은, 입/출력 버퍼 (10), RW 버스를 통하여 이 입/출력 버퍼 (10) 에 접속된 WAMP (2) 및 RAMP (3), 및 칼럼으로 배열되며 각각이 선택신호 (YSW) 에 의하여 제어되는 MUX (4) 에 의하여 선택되는 WAMP (2) 또는 RAMP (3) 중의 하나와 서로 차례로 직렬로 접속된 다수의 (예를들어, 16 개) MSA 세트를 구비한다. 각 MSA 세트는 MUX (4), DAL (5), MSA (6), SSA (7), 및 SSA (7) 를 공유하는 4 쌍의 비트라인들 중의 하나의 비트라인에 접속된 메모리 셀 (8) 을 구비한다.
도 8 의 DRAM 과는 달리, 도 1 의 입/출력 버퍼 (1) 는, 데이터 복원 신호 (REC) 가 인에이블인 경우 출력 데이터를 복원하는 기능을 가지며, 또한 도 8 의 구성에 더하여, 도 1 의 DRAM 은,
RW 버스에 접속된 카운터 (이하 CTR로 약칭함, 11),
각 MSA 세트의 MSA (6) 과 DAL (5) 의 사이에 접속되며, 다수의 MSA 세트에 공통으로 제공된 로직 반전 수단 (이하 LRV로 약칭함, 12), 및
DAL (13), MSA (14), SSA (15), 및 SSA (15) 를 공유하는 4 쌍의 비트라인들 중의 하나의 비트라인에 접속된 메모리 셀 (16) 을 구비하는 부가적인 MSA 세트로 구성된 반전 기록 수단을 더 구비한다.
이하의 설명에서, 이 실시형태의 DRAM 은, MSA 세트, 첫번째 내지 16 번째 MSA 세트, 및 부가적인 MSA 세트를 갖는 것으로 가정하여 설명한다.
입/출력 버퍼 (10) 에 제공되어 WAMP (2) 에 의하여 증폭된 데이터의 각 비트의 로직이, 선택신호 (YSW) 에 따라서 MUX (4) 에 의하여 시퀀스로 차례로 각각 선택된 DAL (5) 에 의하여 비트마다 각각 래치된다.
또한, 16 비트의 비트 시퀀스가 RW 버스에 접속된 CTR (11) 에 제공된다. 이 CTR (11) 은 그 비트 시퀀스에서 동일한 로직, 예를들어 논리 '1' 을 갖는 비트의 개수 (n) 를 카운트하여, 그 개수 (n) 가 3 이하 또는 13 이상, 즉 n < N/4 또는 n > 3N/4 인 (여기서, N 은 MSA 세트의 개수 또는 하나의 서브 사이클에서 기록되어질 비트 시퀀스의 비트 폭) 경우에, CTR (11) 이 데이터 반전신호 (REV) 를 인에이블한다.
데이터 반전신호 (REV) 가 LRV (12) 및 DAL (13) 에 제공된다. 이 데이터 반전신호 (REV) 가 인에이블되는 경우, LRV (12) 는, 도 4 를 참조하여 설명된 바와 같이, DAL (5) 에 의하여 래치되어 MSA (6) 으로 전송되어질 비트 시퀀스의 매 홀수 번째 비트의 로직, 즉 첫번째, 세번째, ... , 15 번째 MSA 세트의 로직을 반전시킨다. 따라서, 한번에 메모리 셀 (8) 에 기록되어지는 동일한 로직을 갖는 비트 비율이 3N/4 미만으로, 즉 이 실시형태에서는 11/16 이하로 제한될 수 있게 된다.
데이터 반전신호 (REV) 가 인에이블되면, 부가적인 MSA 세트의 DAL (13) 이 로직 '1' 을 갖는 비트를 MSA (14) 에 반전 기록 플래그로서 전송한다.
그 후, 반전된 비트 시퀀스 및 반전 기록 플래그가 SSA (7 및 15) 및 이 SSA (7 및 15) 에 각각 접속된 비트라인 쌍을 통하여 워드라인에 의하여 선택된 메모리 셀 (8) 및 메모리 셀 (16) 에 각각 기록된다.
다음으로, 도 2a 및 2b 를 참조하여 LRV (12) 에 의하여 수행되는 비트 시퀀스의 반전에 대하여 설명한다.
도 2a 는 데이터 반전신호 (REV) 가 인에이블된 경우를 나타낸 개략도이며, 도 2b 는 데이터 반전신호 (REV) 가 디스에이블인 채로 유지하고 있는 경우를 나타낸 개략도이다.
도 2a 의 입력데이터에는, 세번째 비트만 로직 '1' 을 가지며, 나머지 15 개의 비트는 로직 '0' 을 갖는다. CTR (11) 이 로직 '1' 을 갖는 비트의 개수 (n)를 카운트한다. 개수 (n) 가 3 이하이면, CTR (11) 가 데이터 반전신호 (REV) 를 인에이블시킨다. LRV (12) 가 데이터 반전신호 (6) 를 수신하자마자, LRV (12) 가 DAL (5) 에서 래치된 데이터의 홀수 번째 비트의 로직을 반전시켜, DAL (5)에서 래치된 데이터를 MSA (6) 로 전송한다. 따라서, 도 2a 에 나타낸 바와 같이, 세번째 비트를 제외한 7 개의 홀수 번째 데이터 비트가 MSA (6)에서 로직 '1' 로 바뀌게 된다. 이 때, 로직 '1' 의 반전 기록 플래그가 SSA (15) 를 통하여 기록되어질 MSA (14) 로 전송되게 된다.
한편, 도 2b 의 입력데이터에는, 로직 '1' 을 갖는 비트가 5 개 있다. 동일한 로직을 갖는 비트의 개수 (n) 가 4 개 내지 12 개인 경우, CTR (11) 이 데이터 반전신호 (REV) 를 디스에이블시킨다. 따라서, DAL (15) 에서 래치된 입력데이터가 그대로 MSA (6) 로 전송되며 로직 '0' 의 반전 기록 플래그가 MSA (14) 로 전송되어, 메모리 셀 (8) 및 메모리 셀 (16) 에 각각 기록되게 된다.
데이터가 메모리 셀로부터 판독되게 될 때, 메모리 셀 (8) 내에 기록된 데이터가 MSA (6) 에 의하여 감지된 후 LRV (12) 를 통하여 그대로 DAL (5) 에 의하여 래치된 후, MUX (4) 에 의하여 각각 차례로 선택된 RAMP (3) 로 직렬로 전송되게 된다.
동시에, 메모리 셀 (16) 에 기록된 반전 기록 플래그가 MSA (14) 에 의하여 감지된 후, DAL (13) 에 의하여 래치된다. 반전 기록 플래그가 로직 '1' 을 갖는 경우, DAL (13) 가 데이터 복원 신호 (REC) 를 인에이블시킨다. 도 5 를 참조하여 설명한 바와 같이, 이 데이트 복원 신호 (REC) 가 인에이블될 때, 입/출력 버퍼 (10) 가 그 데이터의 홀수 번째 비트의 로직을 반전시킴으로써 메모리 셀 (8) 로부터 판독된 데이터의 로직을 복원한다.
다음으로, 도 3a 및 3b 의 순서도를 참조하여, 도 1 의 DRAM 의 데이터 라이트 및 데이터 리드의 동작단계에 대하여 설명한다.
입력데이터가 기록될 때, 입/출력 버퍼 (10) 에 제공된 입력데이터가 RW 버스를 통하여 WAMP (12) 및 CTR (11) 로 전달된다 (단계 S1). CTR (11) 가 동일한 로직, 예를들어 로직 '1' 을 갖는 비트의 개수 (n) 를 카운트한다 (단계 S2). 개수 (n) 가 3 이하 (n < N/4) 또는 13 이상 (n > 3N/4) 인 것으로 판정 (단계 S3) 되면, 데이터 반전신호 (REV) 가 인에이블된다 (단계 S4).
DAL (13) 가 인에이블된 데이터 반전신호 (REV) 를 수신하면, MSA (14) 로 전송되는 반전 기록 플래그를 로직 '1' 로 설정한다 (단계 S5).
단계 S1 에서 WAMP (2) 로 전달된 데이터는 증폭된 후, MUX (4) 에 의하여 차례로 직렬로 선택된 DAL (5)에서 래치된다. 데이터 반전신호 (REV) 가 인에이블될 때, LRV (12) 가 데이터의 하프 비트 (예를들어, 도 2a 에 나타낸 바와 같이, 홀수 번째 비트) 의 로직을 반전시켜, DAL (5)에서 래치된 데이터를 MSA (6) 로 전송한다 (단계 S6).
그 후, MSA (6) 및 MSA (14) 에 전송된 데이터가 SSA (7) 및 SSA (15) 를 통하여 메모리 셀 (8) 및 메모리 셀 (16) 로 각각 기록된다 (단계 S7).
동일한 로직을 갖는 비트의 개수 (n) 가 단계 S3 에서 N/4 ≤ n ≤ 3N/4 인 것으로 판정되면, 데이터 반전신호 (REV) 가 디스에이블되며 DAL (5) 에서 래치된 데이터가 단계 S7 에서 메모리 셀 (8) 에 기록되어질 MSA (6) 로 그대로 전송되며, 또한 메모리 셀 (16) 에 기록되어질 MSA (14) 으로는 로직 '0' 인 반전 기록 플래그가 전송된다.
워드라인에 의하여 선택된 메모리 셀 (8) 에 기록된 데이터가, DAL (5) 에 의하여 래치되는 SSA (7)를 통하여 판독 (단계 S11) 될 때, 동일한 워드라인에 의하여 선택된 메모리 셀 (16) 로부터 DAL (13) 에 의하여 래치되는 SSA (15) 를 통하여 반전 기록 플래그가 동시에 판독된다 (단계 S12).
반전 기록 플래그가 로직 '1' 인 것으로 판정 (단계 S13) 되면, DAL (13) 가 입/출력 버퍼 (10) 를 제어하기 위한 데이터 복원 신호 (REC) 를 인에이블한다. 입/출력 버퍼 (10) 가 인에이블된 복원 신호 (REC)를 수신한 후, 출력되어질 데이터의 하프 비트 (예를들어, 홀수 번째 비트) 의 로직을 반전시킴으로써, DAL (5) 로부터 MUX (4) 에 의하여 차례로 선택된 RAMP (3) 를 통하여 직렬로 전송된 데이터를 복원한다 (단계 S15).
반전 기록 플래그가 로직 '0' 으로 판정 (단계 S13) 되면, 데이터 복원 신호 (REC) 가 디스에이블인 채로 있게 되며, 입/출력 버퍼 (10) 가 RAMP 로부터 전달된 데이터를 그대로 출력한다 (단계 S15).
다음으로, 도 4 의 회로구성의 구체적인 예를 참조하여 LRV (12) 에 대하여 설명한다.
도 4 에 나타낸 바와 같이, 짝수 번째 MSA 세트의 DAL (5) 의 상보 출력이 MSA (6) 의 상보 입력에 직접적으로 접속되어 있다. 한편, 홀수 번째 MSA 세트의 DAL (5) 의 상보 출력은 데이터 반전 신호 (REV) 의 반전 로직에 의하여 제어된 2 개의 MOS 트랜지스터를 통하여 MSA (6) 의 상보 입력에 접속되어 있어며, 또한 데이터 반전 신호 (REV) 의 로직에 의하여 제어된 2 개의 MOS 트랜지스터를 통하여 MSA (6) 의 상보 입력에 교차접속되어 있다. 따라서, 데이터 반전 신호 (REV) 가 인에이블될 때, 홀수 번째 비트의 로직이 LRV (12) 에 의하여 반전되게 된다.
도 5 는 입/출력 버퍼 (10) 에 제공된 데이터 복원 수단의 구체적인 회로구성의 예를 나타낸 회로도이다.
클록신호에 동기되어 공급된 RAMP (3) 으로부터 입력단자 (IN) 로의 직렬 데이터가, 인버터 (22) 에 의하여 반전되어 제 1 전송 게이트 (25) 를 통하여 출력단자 (OUT) 에 접속된다. 또한, 인버터 (22) 의 출력이 인버터 (24) 에 의하여 반전되어, 제 2 전송 게이트 (26) 를 통하여 출력단자 (OUT) 에 접속된다.
플립플롭 (21) 이 클록신호 및 데이터 복원 신호 (REC) 에 공급되며, 데이터 복원 신호 (REC) 가 인에이블되면 클록신호의 1/2 주파수를 갖는 게이트 제어신호를 출력한다. 제 1 및 제 2 전송 게이트 (25 및 26) 가 인버터 (23) 에 의하여 얻어진 반전 게이트 제어 신호 및 게이트 제어 신호에 의하여 제어되어 차례로 ON 된다. 따라서, 데이터 복원 신호 (REC) 가 인에이블될 때, RAMP (3) 로부터 공급된 데이터의 홀수 번째 비트의 로직이 반전되게 된다. 데이터 복원 신호 (REC) 가 디스에이블될 때, 플립플롭 (21) 은 제 2 전송 게이트만을 ON 되도록 제어하기 위하여 게이트 제어 신호를 LOW 레벨로 유지한다.
따라서, 반전 기록 플래그가 '1' 이 될 때, 데이터 복원이 입/출력 버퍼 (10) 에 의하여 수행되게 된다.
위에서는 설명한 홀수 번째 비트의 로직 반전의 대신에 짝수 번째 비트의 로직도 당연히 반전될 수 있다.
이상 설명한 바와 같이, 본 실시형태에 의하면, MSA (6) 에 의하여 기록되어질 동일한 로직을 갖는 비트의 비율이 3/4 미만으로 제한될 수 있어, 이는 HIGH 레벨 (전압 Vcc 로 기록) 로 충전되는 비트라인의 비율이 반전 기록 플래그용의 비트라인을 포함하여 (3N/4 +1)/(N+1) 미만으로 제한될 수 있음을 의미하게 되어, 비트라인들 사이의 기생용량을 통하여 비선택 워드라인에 유입되는 노이즈를 감소하게 된다.
지금까지, 본 발명을 도 1 의 실시형태를 통하여 설명하였으며, 여기서 16 개의 MSA 세트는 4 쌍의 오픈 비트라인에 의하여 공유된 SSA를 각각 가지며, 64 비트의 데이터가 도 8 의 종래기술의 DRAM 과 동일한 방식으로 4 개의 서브 사이클로 분할되어 리드 및 라이트된다.
그러나, 본 발명의 범위가 본 실시형태에 한정되는 것은 아니다. 동작마진가 엄격하지 않다면, 예를들어 4 비트의 비트 시퀀스가 64 개의 MSA 의 각각에 직접적으로 접속된 64 개의 각각의 메모리 셀에 동시에 기록되어질 수도 있다.
도 8 의 종래기술의 DRAM 에 따르면, 리드/라이트 동작을 4 개의 서브 사이클로 분할함으로써, 오픈 비트라인들 중의 어느 일측의 평균 전위 (Va) 가 1/2Vcc 를 예비충전 전압으로 하여 Va ≤ 5/8Vcc = (16Vcc + 48×1/2Vcc) 로 제한된다.
본 발명에 따르면, 평균전위 (Va) 가 Va < 49/65 로 제한될 수 있어, 64 개의 비트가 서브 사이클로 나뉘어지지 않고 동시에 리드 또는 라이트되는 경우에도, 도 8 의 종래기술에서와 실질적으로 동일한 노이즈 감소를 가져오게 된다.
또한, 지금까지 설명한 오픈 비트라인은 각 쌍이 상보적으로 사용되어 그 오픈 비트라인의 쌍의 어느 일측에 연결된 메모리 셀을 기록하므로, 메모리 셀을 기록한 후 그 쌍의 2 개의 비트라인을 단락시킴으로써 그 비트라인의 전위를 예비충전 전압으로 빠른 속도로 초기화하는데 이점이 있게 된다. 그러나, 이러한 기록 방법은 워드라인에 의하여 아무런 메모리 셀도 선택되지 않은 측의 비트라인을 충전하게 되어 불필요한 전류를 소비하게 된다.
그러나, 본 발명에 따른 DRAM 에서는, 동작 속도를 감축시키지 않고서도, 워드라인에 의하여 선택된 메모리 셀이 접속된 일측의 비트라인의 오픈 비트라인만이 충전될 수 있게 된다.
도 6 은 본 발명의 제 2 실시형태에 따른 부분적인 구성을 나타낸 개략도이다.
도 6 의 실시형태에서, 오픈 비트라인의 쌍의 일측의 비트라인 (BL0, BL1, ...) 이 전송 게이트 신호 (TG0) 에 의하여 제어된 전송 게이트들을 통하여 SSA 에 접속되며, 오픈 비트라인의 쌍의 다른 일측의 상보 비트라인 ( , ...) 이 다른 게이트 신호 (TG1) 에 의하여 선택된 전송 게이트들을 통하여 SSA 에 접속된다.
데이터가 메모리 셀에 기록될 때, 워드라인에 의하여 선택되지 않은 메모리 셀의 어느 일측의 비트라인이 충전전류를 절약하기 위하여 SSA 로부터 잘려나가고, 충전된 비트라인이 메모리 셀의 기록 후 서로 횡으로 단락된다.
위에서 설명한 바와 같이, 메모리 셀을 기록하기 위한 비트라인의 평균 전압이 N/{4(N + 10}Vcc 에서 (3N/4 + 1)/(N + 1)Vcc 사이로 제한되게 된다. 따라서, 오픈 비트라인의 쌍들이 상보적으로 사용되지 않은 경우에도, 비트라인을 1/2Vcc 인 예비충전 전압으로 예비충전하기 전에 비트라인을 횡단으로 단락시킴으로써, 비트라인을 예비충전하기 위한 동작시간이 감소될 수 있게 되어, 전류소모를 줄일 수 있게 된다.
상술한 바와 같이, 본 발명에 따르면, 메모리 셀에 일제히 기록되어질 비트에 대한 주 로직을 갖는 비트의 비율이 3/4 미만으로 제한될 수 있어, 비트라인들 사이의 기생용량을 통하여 워드라인에 유입되는 노이즈가 감소되며, 데이터 기록에 사용되는 비트라인의 평균전위가 비트라인의 예비충전전위 정도의 일정 범위내로 제한될 수 있게 된다.
따라서, 데이터가 오픈 비트라인 쌍의 일측에 접속된 메모리 셀로 기록되어질 때, 그 데이터 기록 후에 그 비트라인을 횡으로 단락시킴으로써, 예비충전시간을 크게 증가시키지 않고서도, 오픈 비트라인 쌍의 다른 일측의 전위가 전류소모를 절약하기 위한 예비충전전위에 머무를 수 있게 된다.

Claims (9)

  1. 비트 시퀀스 각각의 로직 밸런스가 일측으로 시프트되는 경우 비트 시퀀스 각각의 소정 부분의 로직을 반전시키기 위한 로직 반전 수단, 및
    각 비트 시퀀스에 대하여 소정 부분의 로직이 반전되었는지의 여부를 기록하기 위한 반전 기록 수단을 구비하고,
    상기 일정 개수의 비트를 갖는 비트 시퀀스가 반도체 메모리의 워드라인에 의하여 선택된 메모리 셀에 한번에 기록되는 것을 특징으로 하는 오픈 비트라인을 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    오픈 비트라인 쌍들의 일측의 전위는 데이터가 오픈 비트라인 쌍들의 다른 일측에 접속된 메모리 셀에 기록될 때 예비충전 전위인 채로 유지하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    로직 밸런스는 각 비트 시퀀스에서 주 로직을 갖는 비트의 비율이 3/4 을 초과하는 경우에 일측으로 시프트되는 것으로 판정되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    로직 밸런스는 각각의 비트 시퀀스에서 로직 '1' 및 로직 '0' 중의 하나를 갖는 비트의 개수를 카운트함으로써 일측으로 시프트되는 것으로 판정되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 비트 시퀀스의 로직 '1' 및 로직 '0' 중의 하나를 갖는 비트의 개수를 카운트하여, 상기 로직 '1' 및 로직 '0' 중의 하나를 갖는 비트의 개수가 소정 범위내가 아닌 경우에 데이터 반전신호를 인에이블시키는 카운터,
    데이터 반전신호가 인에이블되는 경우, 기록되어질 각 비트 시퀀스의 소정 부분의 로직을 반전하는 로직 반전 수단,
    각 비트 시퀀스가 기록되어지는 메모리 셀에 접속된 부가적인 메모리 셀의 비트 시퀀스 각각에 대하여 소정 부분의 로직이 반전되는지의 여부를 기록하기 위한 반전 기록 수단, 및
    데이터 복원 신호가 인에이블될 때 그 데이터의 소정 부분을 반전시킴으로써 비트 시퀀스들 중의 하나가 기록되어 있는 메모리 셀로부터 판독된 데이터의 로직을 복원하기 위한 복원 수단을 구비하고,
    상기 비트 시퀀스는 일정 개수의 비트를 가지며 반도체 메모리의 워드라인에 의하여 선택된 메모리 셀에 제공되어 한번에 기록되며,
    상기 데이터 복원신호는 데이터가 판독되는 메모리 셀에 접속된 부가적인 메모리 셀의 로직이 그 데이터의 소정 부분의 로직이 반전되었음을 지시하는 경우 그 반전 기록 수단에 의하여 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 소정 부분은 홀수번째 비트인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 소정 부분은 짝수번째 비트인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 소정 부분은 홀수번째 비트인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 소정 부분은 짝수번째 비트인 것을 특징으로 하는 반도체 메모리 장치.
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