JPH0337715A - ビット順反転回路 - Google Patents
ビット順反転回路Info
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- JPH0337715A JPH0337715A JP1171887A JP17188789A JPH0337715A JP H0337715 A JPH0337715 A JP H0337715A JP 1171887 A JP1171887 A JP 1171887A JP 17188789 A JP17188789 A JP 17188789A JP H0337715 A JPH0337715 A JP H0337715A
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- Japan
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- data
- bit
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- circuit
- bit order
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- 238000006243 chemical reaction Methods 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101001042126 Linum usitatissimum Proteinase inhibitor Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
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- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
エンデイアン変換を行うビット順反転回路に関し、
高速でエンデイアン変換を行うと共に、ビット順反転回
路の占有面積を小さく抑えることを目的とし、 取り扱うデータを所定ビット単位毎で順反転するブロッ
クデータ順反転部と、該ブロックデータ順反転部で反転
された所定ビット単位毎のデータをそれぞれビット単位
で反転するビット順反転部とを具備するように構成する
。
路の占有面積を小さく抑えることを目的とし、 取り扱うデータを所定ビット単位毎で順反転するブロッ
クデータ順反転部と、該ブロックデータ順反転部で反転
された所定ビット単位毎のデータをそれぞれビット単位
で反転するビット順反転部とを具備するように構成する
。
本発明はビット順反転回路に関し、特に、エンデイアン
（ｅｎｄｊａｎ）変換を行うビット順反転回路に関する
。
（ｅｎｄｊａｎ）変換を行うビット順反転回路に関する
。
システムを構築するとき、使用するＬＳＩによって、扱
うデータのエンデイアンが違うことがある。このように
、データのエンデイアンが違う場合、扱うデータのエン
デイアンを一致させるためにデータのエンデイアンを変
換する必要がある。
うデータのエンデイアンが違うことがある。このように
、データのエンデイアンが違う場合、扱うデータのエン
デイアンを一致させるためにデータのエンデイアンを変
換する必要がある。
このエンデイアン変換は、例えば、周辺回路から供給さ
れたデータの全体または一部の重み付けを変更し、マイ
クロプロセッサに適合させ、該マイクロプロセッサにお
いて所定の処理を行う場合等に利用される。
れたデータの全体または一部の重み付けを変更し、マイ
クロプロセッサに適合させ、該マイクロプロセッサにお
いて所定の処理を行う場合等に利用される。
従来、扱うデータのエンデイアンが異なる場合には、ソ
フトウェアでプログラミングすることＧこよりエンデイ
アン変換を実行することが行われている。また、他のエ
ンデイアン変換を実行１“る手法としては、ハードウェ
アにまり全ビ・ントを一度に反転させる回路が知られて
いる。
フトウェアでプログラミングすることＧこよりエンデイ
アン変換を実行することが行われている。また、他のエ
ンデイアン変換を実行１“る手法としては、ハードウェ
アにまり全ビ・ントを一度に反転させる回路が知られて
いる。
〔発明が解決しようとする課題）
上述したように、従来、データのエンデイアン変換は、
ソフトウェアでプログラミングすることにより実行され
るか、または、全ビ・ントを一度Ｇこ反転させる回路に
より実行されていた。
ソフトウェアでプログラミングすることにより実行され
るか、または、全ビ・ントを一度Ｇこ反転させる回路に
より実行されていた。
ところで、エンデイアン変換をソフトウェアでプログラ
ミングすることにより行う場合、処理サイクル数が多く
なり、エンデイアン変換に要する時間（実行時間）が長
くなるという課題があった。
ミングすることにより行う場合、処理サイクル数が多く
なり、エンデイアン変換に要する時間（実行時間）が長
くなるという課題があった。
一方、エンデイアン変換を全ビ・ントを一度Ｇこ反転さ
せる回路により行う場合、多くの配線パターンが必要と
なるため、該変換回路が占有する面積（配線面積）が大
きくなるという課題があった。
せる回路により行う場合、多くの配線パターンが必要と
なるため、該変換回路が占有する面積（配線面積）が大
きくなるという課題があった。
本発明は、上述した従来のエンデイアン変換を行う技術
が有する課題に鑑み、高速でエンデイアン変換を行うと
共に、ビット順反転回路の占有面積を小さく抑えること
を目的とする。
が有する課題に鑑み、高速でエンデイアン変換を行うと
共に、ビット順反転回路の占有面積を小さく抑えること
を目的とする。
第１図は本発明に係るビット順反転回路の原理を示すブ
ロック図である。
ロック図である。
本発明によれば、取り扱うデータを所定ビ・ノド単位毎
で順反転するブロックデータ順反転部１と、該ブロック
データ順反転部で反転された所定ビ・ノド単位毎のデー
タをそれぞれビット単位で反転するビット順反転部２と
を具備するビット順反転回路が提供される。
で順反転するブロックデータ順反転部１と、該ブロック
データ順反転部で反転された所定ビ・ノド単位毎のデー
タをそれぞれビット単位で反転するビット順反転部２と
を具備するビット順反転回路が提供される。
本発明のピッ） Ｉ＋ＩＩ反転回路によれば、ブロック
データ順反転部１により取り扱うデータが所定ビット単
位毎で反転され、ビット順反転部２によりブロックデー
タ順反転部１で反転された所定ビット単位毎のデータが
それぞれビット単位で反転される。すなわち、本発明の
ビット順反転回路は、取り扱うデータをブロックデータ
順反転部１およびビット順反転部２で段階的に反転する
ことによって、高速でエンデイアン変換を行うと共に、
ビット順反転回路の占有面積を小さく ｉｎＪえること
ができる。
データ順反転部１により取り扱うデータが所定ビット単
位毎で反転され、ビット順反転部２によりブロックデー
タ順反転部１で反転された所定ビット単位毎のデータが
それぞれビット単位で反転される。すなわち、本発明の
ビット順反転回路は、取り扱うデータをブロックデータ
順反転部１およびビット順反転部２で段階的に反転する
ことによって、高速でエンデイアン変換を行うと共に、
ビット順反転回路の占有面積を小さく ｉｎＪえること
ができる。
以下、図面を参照して本発明に係るビット順反転回路の
一実施例を説明する。
一実施例を説明する。
第２図は本発明のビット順反転回路の一実施例を示すブ
ロック図である。同図に示されるように例えば、周辺回
路から人力バスを介して供給された３２ビツト（ｌワー
ド）の入力データは、シフトレジスタ（ブロックデータ
順反転部）１に供給され、第３図を参照して後述するよ
うな８ビツト毎のブロックデータを単位として順反転が
行われるようになされている。さらに、シフトレジスタ
ｌによりブロック毎の順反転が行われた４つの８ビツト
毎のデータは、人力ラッチ回路３に供給され、ラッチさ
れる。すなわち、人力ラッチ回路３には人力制御信号お
よびクロックが供給されており、この入力制御信号に応
して順反転が行われた８ビツト毎のブロックデータのラ
ッチが行われるようになされ”Ｃいる。入力ラッチ回路
３でランチされた８ビツト毎のブロックデータは、ビッ
ト順反転部２における対応する４個の８ビット順反転回
路２１〜２４に供給され、各８ビット順反転回路２Ｉ〜
２４におけるビット毎の順反転が行われるようになされ
ている。
ロック図である。同図に示されるように例えば、周辺回
路から人力バスを介して供給された３２ビツト（ｌワー
ド）の入力データは、シフトレジスタ（ブロックデータ
順反転部）１に供給され、第３図を参照して後述するよ
うな８ビツト毎のブロックデータを単位として順反転が
行われるようになされている。さらに、シフトレジスタ
ｌによりブロック毎の順反転が行われた４つの８ビツト
毎のデータは、人力ラッチ回路３に供給され、ラッチさ
れる。すなわち、人力ラッチ回路３には人力制御信号お
よびクロックが供給されており、この入力制御信号に応
して順反転が行われた８ビツト毎のブロックデータのラ
ッチが行われるようになされ”Ｃいる。入力ラッチ回路
３でランチされた８ビツト毎のブロックデータは、ビッ
ト順反転部２における対応する４個の８ビット順反転回
路２１〜２４に供給され、各８ビット順反転回路２Ｉ〜
２４におけるビット毎の順反転が行われるようになされ
ている。
８ビット順反転回路２１〜２４（ビット順反転部２）に
おいてビット毎の順反転が行われたデータ出力は、バス
出力回路４を介して出力バスに供給される。ここで、バ
ス出力回路４には、出力制御信号およびクロックが供給
されており、この出力制御信号に応じてビット順反転部
２の出力データが出カバスに供給されるようになされて
いる。このようにして順反転処理が行われ、重み付けが
変更された出力データは、例えば、マイクロプロセッサ
等に供給され、所定の処理が実行されることになる。
おいてビット毎の順反転が行われたデータ出力は、バス
出力回路４を介して出力バスに供給される。ここで、バ
ス出力回路４には、出力制御信号およびクロックが供給
されており、この出力制御信号に応じてビット順反転部
２の出力データが出カバスに供給されるようになされて
いる。このようにして順反転処理が行われ、重み付けが
変更された出力データは、例えば、マイクロプロセッサ
等に供給され、所定の処理が実行されることになる。
第３図は本発明のビット順反転回路におけるブロックデ
ータ順反転部（シフトレジスタ）１におけるブロックデ
ータ順反転部の動作を説明するための図である。同図（
ａ）〜（ｃ）に示されるように、ブロックデータ順反転
部１において行われる所定ビット単位毎（例えば、８ビ
ツト毎）の順反転処理は、全データまたはデータの一部
のブロックを反転するものである。
ータ順反転部（シフトレジスタ）１におけるブロックデ
ータ順反転部の動作を説明するための図である。同図（
ａ）〜（ｃ）に示されるように、ブロックデータ順反転
部１において行われる所定ビット単位毎（例えば、８ビ
ツト毎）の順反転処理は、全データまたはデータの一部
のブロックを反転するものである。
すなわち、第３図（ａ）に示されるように、■ワード（
３２ビツト）全部を反転する場合、ブロックデータ順反
転部１では、８ビツト毎の４つのプロソクデータ＾、
Ｂ、 Ｃ，Ｄの全てが反転され、Ｄ、 Ｃ，Ｂ、 Ａの
データが出力される。このとき、出力データにおける各
８ビツト毎のブロックデータＤ、 Ｃ，Ｂ、 Ａにおい
ては、ビットデータ自体の反転は行われていない。従っ
て、例えば、人力データにおける最上位のブロックデー
タＡと出力データにおける最下位のブロックデータＡと
は、８ビツトのブロックデータＡ自体は反転されておら
ず、同一のデータとされている。また、第３図（ｂ）に
示されるように、ハーフワード（１６ビツト）だけを反
転する場合、ブロックデータ順反転部１では下位２つの
ブロックデータＣ，Ｄだけが反転され、例えば、Ａ、
Ｂ。
３２ビツト）全部を反転する場合、ブロックデータ順反
転部１では、８ビツト毎の４つのプロソクデータ＾、
Ｂ、 Ｃ，Ｄの全てが反転され、Ｄ、 Ｃ，Ｂ、 Ａの
データが出力される。このとき、出力データにおける各
８ビツト毎のブロックデータＤ、 Ｃ，Ｂ、 Ａにおい
ては、ビットデータ自体の反転は行われていない。従っ
て、例えば、人力データにおける最上位のブロックデー
タＡと出力データにおける最下位のブロックデータＡと
は、８ビツトのブロックデータＡ自体は反転されておら
ず、同一のデータとされている。また、第３図（ｂ）に
示されるように、ハーフワード（１６ビツト）だけを反
転する場合、ブロックデータ順反転部１では下位２つの
ブロックデータＣ，Ｄだけが反転され、例えば、Ａ、
Ｂ。
Ｄ、Ｃのデータが出力される。さらに、第３図（ｃ）に
示されるように、バイト（８ビツト）だけを反転する場
合、ブロックデータ順反転部１からは、入力されたデー
タと同様なＡ、Ｂ、Ｃ，Ｄのデータが出力される。
示されるように、バイト（８ビツト）だけを反転する場
合、ブロックデータ順反転部１からは、入力されたデー
タと同様なＡ、Ｂ、Ｃ，Ｄのデータが出力される。
ブロックデータ順反転部１において、ブロックデータ毎
に反転されたデータは、第２図で説明したように、例え
ば、入力ラッチ回路３に供給され、その後、各８ビツト
毎のブロックデータに対応した４つの８ビット順反転回
路２１〜２４に供給されるようになされている。そして
、ビット順反転部２の所定のブロックデータに対応した
８ビット順反転回路２１〜２４だけがビットの反転を行
うようになされている。すなわち、第３図（ａ）のよう
に、１ワードを反転する場合、全ての８ビット順反転回
路２１〜２４においてビットの反転がおこなわれる。
に反転されたデータは、第２図で説明したように、例え
ば、入力ラッチ回路３に供給され、その後、各８ビツト
毎のブロックデータに対応した４つの８ビット順反転回
路２１〜２４に供給されるようになされている。そして
、ビット順反転部２の所定のブロックデータに対応した
８ビット順反転回路２１〜２４だけがビットの反転を行
うようになされている。すなわち、第３図（ａ）のよう
に、１ワードを反転する場合、全ての８ビット順反転回
路２１〜２４においてビットの反転がおこなわれる。
また、第３図（ｂ）のように、ハーフワードだけを反転
する場合、例えば、下位２つのブロックデータＤ、Ｃに
対応する８ビット順反転回路２３．２４でビットの反転
がおこなわれる。さらに、第３図（ｃ）のように、バイ
トを反転する場合、最下位のブロックデータＤに対応す
る８ビット順反転回路２４だけでビットの反転がおこな
われることになる。
する場合、例えば、下位２つのブロックデータＤ、Ｃに
対応する８ビット順反転回路２３．２４でビットの反転
がおこなわれる。さらに、第３図（ｃ）のように、バイ
トを反転する場合、最下位のブロックデータＤに対応す
る８ビット順反転回路２４だけでビットの反転がおこな
われることになる。
第４図は本発明のビット順反転回路におけるビット順反
転部の回路例を示す図である。同図に示されるビット順
反転部は、４つの８ビット順反転回路２１〜２４により
構成されている。
転部の回路例を示す図である。同図に示されるビット順
反転部は、４つの８ビット順反転回路２１〜２４により
構成されている。
各８ビット順反転回路、例えば、８ビット順反転回路２
４は、入力端子ＩＮ、〜ｌＮｆｆおよび出力端子０［Ｉ
Ｔｏ〜０１ＪＴ７を備えており、入力端子ＩＮＯ〜ＩＮ
７に供給されたデータが反転して出力端子０ＵＴｏ〜０
ＩＩＴｔから出力されるようになされている。例えば、
入力端子ＩＮ、には、４つのインバータ■１〜■４で構
成されたラッチ回路３が設けられ、アントゲ−）Ｇｇお
よびインバータ１．を介して供給される人力制御信号Ｃ
５ＩＮによりラッチ制御されるようになされている。す
なわち、アントゲ−１−０２の一方の人力には人力制御
信号Ｃ５ＩＮが供給され、アンドゲートＧ２の他方の入
力にはクロック信号ＣＬＫが供給され、アンドゲートＧ
２の出力はインバータ１５および端子ＬＵＴＩを介して
インパーク１１の入力およびインバータ１２の出力に供
給されている。そして、人力制御信号Ｃ５ＩＮおよびク
ロック信号ＣＬＫに応じて入力データの制御が行われる
ようになされている。
４は、入力端子ＩＮ、〜ｌＮｆｆおよび出力端子０［Ｉ
Ｔｏ〜０１ＪＴ７を備えており、入力端子ＩＮＯ〜ＩＮ
７に供給されたデータが反転して出力端子０ＵＴｏ〜０
ＩＩＴｔから出力されるようになされている。例えば、
入力端子ＩＮ、には、４つのインバータ■１〜■４で構
成されたラッチ回路３が設けられ、アントゲ−）Ｇｇお
よびインバータ１．を介して供給される人力制御信号Ｃ
５ＩＮによりラッチ制御されるようになされている。す
なわち、アントゲ−１−０２の一方の人力には人力制御
信号Ｃ５ＩＮが供給され、アンドゲートＧ２の他方の入
力にはクロック信号ＣＬＫが供給され、アンドゲートＧ
２の出力はインバータ１５および端子ＬＵＴＩを介して
インパーク１１の入力およびインバータ１２の出力に供
給されている。そして、人力制御信号Ｃ５ＩＮおよびク
ロック信号ＣＬＫに応じて入力データの制御が行われる
ようになされている。
ラッチ回路３（インバータＩ＋−１４）を通った信号は
、出力端子ＯＵＴ？に設けられたバス出力回路４に供給
され、出力制御信号Ｃ５ｏｕｔに応じて出力が取り出さ
れるようになされている。バス出力回路４は、ランチ回
路３の出力が一方の入力に供給されたノアゲートＧ１お
よび該ノアゲートＧ１の出力がゲートに供給されたトラ
ンジスタＴＩを備えている。そして、ソースが接地され
たトランジスタＴ、のドレイン（出力端子ＯＵＴ？）か
ら出力が取り出されるようになされている。すなわち、
アンドゲートＧ３の一方の入力には出力制御信号Ｃ３ｏ
ｕｙが供給され、アントゲ−）Ｇ２の他方の人力にはク
ロック信号ＣＬＫが供給され、アンドゲートＧ３の出力
はインバータ１６．ＩＴおよび端子ＲＯｔｌＴを介して
ノアゲートＧｌの他方の人力に供給されている。そして
、出力制御信号Ｃ３ｏｕアおよびクロンク信号ＣＬＫに
応じてバス出力の制御が行われるようになされている。
、出力端子ＯＵＴ？に設けられたバス出力回路４に供給
され、出力制御信号Ｃ５ｏｕｔに応じて出力が取り出さ
れるようになされている。バス出力回路４は、ランチ回
路３の出力が一方の入力に供給されたノアゲートＧ１お
よび該ノアゲートＧ１の出力がゲートに供給されたトラ
ンジスタＴＩを備えている。そして、ソースが接地され
たトランジスタＴ、のドレイン（出力端子ＯＵＴ？）か
ら出力が取り出されるようになされている。すなわち、
アンドゲートＧ３の一方の入力には出力制御信号Ｃ３ｏ
ｕｙが供給され、アントゲ−）Ｇ２の他方の人力にはク
ロック信号ＣＬＫが供給され、アンドゲートＧ３の出力
はインバータ１６．ＩＴおよび端子ＲＯｔｌＴを介して
ノアゲートＧｌの他方の人力に供給されている。そして
、出力制御信号Ｃ３ｏｕアおよびクロンク信号ＣＬＫに
応じてバス出力の制御が行われるようになされている。
以上において、この８ビット順反転回路２１〜２４の槽
底は、様々なものを使用することができる。
底は、様々なものを使用することができる。
さらに、ブロックデータ順反転部ｌは、知られている様
々なシフトレジスタを利用することができる。
々なシフトレジスタを利用することができる。
以上、詳述したように、本発明に係るビット順反転回路
は、取り扱うデータをブロックデータ順反転部およびビ
ット順反転部で段階的に反転することによって、高速で
エンデイアン変換を行うと共に、ビット順反転回路の占
有面積を小さく抑えることができる。
は、取り扱うデータをブロックデータ順反転部およびビ
ット順反転部で段階的に反転することによって、高速で
エンデイアン変換を行うと共に、ビット順反転回路の占
有面積を小さく抑えることができる。
第１図は本発明に係るビット順反転回路の原理を示すブ
ロック図、 第２図は本発明のビット順反転回路の一実施例を示すブ
ロック図、 第３図は本発明のビット順反転回路におけるブロックデ
ータ順反転部の動作を説明するための図、第４図は本発
明のビット順反転回路におけるビット順反転部の回路例
を示す図である。 （符号の説明） ■・・・ブロックデータ順反転部、 ２・・・ビット順反転部、 ３・・・入カラソヂ回路、 ４・・・バス出力回路、 ２１〜２４・・・８ビット順反転回路。 第 図 フード ハーフワード （ａ） （ｂ） Ａ、 Ｂ、 Ｃ，Ｄ、 ｌよ８ビツトデータ第 図 バイト （ｃ）
ロック図、 第２図は本発明のビット順反転回路の一実施例を示すブ
ロック図、 第３図は本発明のビット順反転回路におけるブロックデ
ータ順反転部の動作を説明するための図、第４図は本発
明のビット順反転回路におけるビット順反転部の回路例
を示す図である。 （符号の説明） ■・・・ブロックデータ順反転部、 ２・・・ビット順反転部、 ３・・・入カラソヂ回路、 ４・・・バス出力回路、 ２１〜２４・・・８ビット順反転回路。 第 図 フード ハーフワード （ａ） （ｂ） Ａ、 Ｂ、 Ｃ，Ｄ、 ｌよ８ビツトデータ第 図 バイト （ｃ）
Claims (1)
- 【特許請求の範囲】 １、取り扱うデータを所定ビット単位毎で順反転するブ
ロックデータ順反転部（１）と、該ブロックデータ順反
転部で反転された所定ビット単位毎のデータをそれぞれ
ビット単位で反転するビット順反転部（２）とを具備す
るビット順反転回路。 ２、前記ブロックデータ順反転部（１）は、前記取り扱
うデータにおいて前記所定ビット単位毎で反転するデー
タ長を任意に設定できるようになっている請求項第１項
に記載のビット順反転回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171887A JPH0337715A (ja) | 1989-07-05 | 1989-07-05 | ビット順反転回路 |
| US07/547,355 US5265259A (en) | 1989-07-05 | 1990-07-03 | Blocks and bits sequence reversing device using barrel shift |
| DE69031444T DE69031444D1 (de) | 1989-07-05 | 1990-07-05 | Bitfolge-Umsetzvorrichtung |
| EP90307333A EP0407177B1 (en) | 1989-07-05 | 1990-07-05 | Bit sequence reversing device |
| KR1019900010180A KR940005202B1 (ko) | 1989-07-05 | 1990-07-05 | 비트 순서 전환 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171887A JPH0337715A (ja) | 1989-07-05 | 1989-07-05 | ビット順反転回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0337715A true JPH0337715A (ja) | 1991-02-19 |
Family
ID=15931641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171887A Pending JPH0337715A (ja) | 1989-07-05 | 1989-07-05 | ビット順反転回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5265259A (ja) |
| EP (1) | EP0407177B1 (ja) |
| JP (1) | JPH0337715A (ja) |
| KR (1) | KR940005202B1 (ja) |
| DE (1) | DE69031444D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044409A1 (fr) * | 1997-04-03 | 1998-10-08 | Seiko Epson Corporation | Micro-ordinateur, dispositif electronique et procede de traitement d'information |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3187539B2 (ja) * | 1992-07-28 | 2001-07-11 | 株式会社東芝 | データ転送装置 |
| US5519842A (en) * | 1993-02-26 | 1996-05-21 | Intel Corporation | Method and apparatus for performing unaligned little endian and big endian data accesses in a processing system |
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| US5682340A (en) * | 1995-07-03 | 1997-10-28 | Motorola, Inc. | Low power consumption circuit and method of operation for implementing shifts and bit reversals |
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