JPH0247930A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH0247930A JPH0247930A JP63197171A JP19717188A JPH0247930A JP H0247930 A JPH0247930 A JP H0247930A JP 63197171 A JP63197171 A JP 63197171A JP 19717188 A JP19717188 A JP 19717188A JP H0247930 A JPH0247930 A JP H0247930A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 102220126604 rs199625892 Human genes 0.000 description 1
- 102220014026 rs397517292 Human genes 0.000 description 1
- 102220176144 rs759794906 Human genes 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49994—Sign extension
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体論理回路、特にマイクロプロセッサ等の
ＬＳＩ用の４ビット、８ビット、または１６ビットのデ
ータを３２ビットデータに拡張づる論理機能を有する半
導体論理回路に関するものである。
ＬＳＩ用の４ビット、８ビット、または１６ビットのデ
ータを３２ビットデータに拡張づる論理機能を有する半
導体論理回路に関するものである。
（従来の技術）
特定のビット長のデータを他のビット長のデータに拡張
してデータ処理を行なう必要のある場合がよくある。こ
のようなビット拡張を実現する従来の論理回路を第３図
に示す。
してデータ処理を行なう必要のある場合がよくある。こ
のようなビット拡張を実現する従来の論理回路を第３図
に示す。
すなわち第３図は４ビット、８ビット、あるいは１６ビ
ットのデータを３２ビットデータに拡張する論理回路で
ある。同図の論理回路において、入力データＤφ〜０３
１に対し、拡張したいビット長に応シテ制御信号ＥＸ４
．ＥＸ８．ＥＸ１６を加えることにより３２ビットデー
タＺＯ−Ｚ３１にして出力する構成となっている。
ットのデータを３２ビットデータに拡張する論理回路で
ある。同図の論理回路において、入力データＤφ〜０３
１に対し、拡張したいビット長に応シテ制御信号ＥＸ４
．ＥＸ８．ＥＸ１６を加えることにより３２ビットデー
タＺＯ−Ｚ３１にして出力する構成となっている。
ここで、例えば入力データとして１ｏ１１の４ビットデ
ータがＤ２８＝１．Ｄ２９＝Ｏ，Ｄ３０−１．Ｄ３１＝
１として与えられたとする。この場合、４ビットデータ
を３２ビットデータに拡張するのであるから制御信号は
ＥＸ４のみが“１″にされ、他の制御信号はすべて“Ｏ
”にされる。
ータがＤ２８＝１．Ｄ２９＝Ｏ，Ｄ３０−１．Ｄ３１＝
１として与えられたとする。この場合、４ビットデータ
を３２ビットデータに拡張するのであるから制御信号は
ＥＸ４のみが“１″にされ、他の制御信号はすべて“Ｏ
”にされる。
４人力セレクタ１００〜１１５．３人力セレクタ１１６
〜１２３、および２人力セレクタ１２４〜１２７は制御
信号ＥＸ４＝１により４ビット入力データのうちＭＳＢ
、すなわちＤ２８を選択し出力する。したがって出力Ｚ
φ〜Ｚ２７にはＤ２８の１″が出力されると共に２２８
〜Ｚ３１にはＤ２８〜Ｄ３１がそのまま出力されるので
、出力ＺＯ−２３１には［１１１・・・・・・１１０１
１Ｊ（２８個の１プラス１０１１）が現われ、４ビット
データの３２ビットデータへのビット拡張が行なわれる
。
〜１２３、および２人力セレクタ１２４〜１２７は制御
信号ＥＸ４＝１により４ビット入力データのうちＭＳＢ
、すなわちＤ２８を選択し出力する。したがって出力Ｚ
φ〜Ｚ２７にはＤ２８の１″が出力されると共に２２８
〜Ｚ３１にはＤ２８〜Ｄ３１がそのまま出力されるので
、出力ＺＯ−２３１には［１１１・・・・・・１１０１
１Ｊ（２８個の１プラス１０１１）が現われ、４ビット
データの３２ビットデータへのビット拡張が行なわれる
。
同様に、８ビット入カデータを３２ビットデータに拡張
する場合には、入力Ｄ２４〜Ｄ３１へ、例えばｒｌｏｏ
ｌｏｌｏｌＪを与えると共に、制御信号ＥＸ８のみを１
”にすれば２人力セレクタ１２４〜１２７が入力データ
Ｄ２４〜Ｄ２７を選択するので出力２２４〜Ｚ２７をそ
のまま出力する。一方、４セレクタ１００〜１１５およ
び３人力セレクタ１１６〜１２３は、８ビット人カデ１
（７）ＭＳＢ“１ ” を３１択ｂｒＺｏ−Ｚ２ａＧｌ
ｉ力する。したがって２４個の“１″と下位の８ビット
ｒｌ ０００１０１０１ Ｊがそのまま出力され８ビッ
トから３２ビットへの拡張が行なわれる。
する場合には、入力Ｄ２４〜Ｄ３１へ、例えばｒｌｏｏ
ｌｏｌｏｌＪを与えると共に、制御信号ＥＸ８のみを１
”にすれば２人力セレクタ１２４〜１２７が入力データ
Ｄ２４〜Ｄ２７を選択するので出力２２４〜Ｚ２７をそ
のまま出力する。一方、４セレクタ１００〜１１５およ
び３人力セレクタ１１６〜１２３は、８ビット人カデ１
（７）ＭＳＢ“１ ” を３１択ｂｒＺｏ−Ｚ２ａＧｌ
ｉ力する。したがって２４個の“１″と下位の８ビット
ｒｌ ０００１０１０１ Ｊがそのまま出力され８ビッ
トから３２ビットへの拡張が行なわれる。
１６ビット入カデータの３２ビットへの拡張についＣも
同様である。
同様である。
（発明が解決しようとする課題）
しかしながら従来技術によるビット拡張のための論理回
路は４人力セレクタ、３人力セレクタ、２人力セレクタ
回路を用いているためにハードウェアの点で寸法が大と
なり、チップ面積も必然的に大きくなるざるを得なかっ
た。
路は４人力セレクタ、３人力セレクタ、２人力セレクタ
回路を用いているためにハードウェアの点で寸法が大と
なり、チップ面積も必然的に大きくなるざるを得なかっ
た。
例えば第４図（ａ）、Ｃｂ）、（Ｃ）は第３図に示づ論
理回路を構成する各４人力セレクタ、３人力セレクタ、
２人力セレクタの具体的な回路例を示ずが、このような
セレクタ回路をＣＭＯＳトランジスタ回路で構成すると
、４人力セレクタの場合には第４図（ａ ）のように２
０素子、３人力セレクタの場合には第４図（ｂ）のよう
に１４素子、また２人力セレクタの場合には、第４図（
Ｃ）に示すように１０素子が必要であるため、論理回路
がハードウェア的に大となってしまっていた。
理回路を構成する各４人力セレクタ、３人力セレクタ、
２人力セレクタの具体的な回路例を示ずが、このような
セレクタ回路をＣＭＯＳトランジスタ回路で構成すると
、４人力セレクタの場合には第４図（ａ ）のように２
０素子、３人力セレクタの場合には第４図（ｂ）のよう
に１４素子、また２人力セレクタの場合には、第４図（
Ｃ）に示すように１０素子が必要であるため、論理回路
がハードウェア的に大となってしまっていた。
従って、本発明の目的は、素子数を大幅に低減すること
ができる拡張論理機能を有する半導体論理回路を提供す
ることである。
ができる拡張論理機能を有する半導体論理回路を提供す
ることである。
［発明の構成］
（課題を解決するための手段）
本発明の半導体論理回路においては、各Ｐチャンネルト
ランジスタおよびＮチャンネルトランジスタのソースど
うし、ドレインどうしを接続して各ＣＭＯＳトランスフ
ァゲート対を構成し、拡張すべきビット数に応じて直列
に接続して各段に配置すると共に特定段のトランスファ
ゲートのソース電極またはドレイン電極にその出力端子
が接続した複数のクロックドインバータを配置し、該各
クロックドインバータの入力端子を互に接続した構成に
している。
ランジスタおよびＮチャンネルトランジスタのソースど
うし、ドレインどうしを接続して各ＣＭＯＳトランスフ
ァゲート対を構成し、拡張すべきビット数に応じて直列
に接続して各段に配置すると共に特定段のトランスファ
ゲートのソース電極またはドレイン電極にその出力端子
が接続した複数のクロックドインバータを配置し、該各
クロックドインバータの入力端子を互に接続した構成に
している。
（作用）
上記のような回路構成としたことにより、ビット拡張を
行なう際、例えば８ビットデータから３２ビットデータ
へ拡張する場合などにおいて、拡張すべきビットを上位
ビット段に伝達するのにクロックドインバータを用いて
３ビット毎に並列に伝達させることによってビット拡張
動作を高速で行なうことができる。
行なう際、例えば８ビットデータから３２ビットデータ
へ拡張する場合などにおいて、拡張すべきビットを上位
ビット段に伝達するのにクロックドインバータを用いて
３ビット毎に並列に伝達させることによってビット拡張
動作を高速で行なうことができる。
また、本発明においては純粋にビット拡張／ゼロ拡張動
作のみを行なう部分の素子数は、同じビット拡張を行な
う従来技術による素子数と比較して約６０％程度に低減
することができる。
作のみを行なう部分の素子数は、同じビット拡張を行な
う従来技術による素子数と比較して約６０％程度に低減
することができる。
（実施例）
第１図（ａ ）および第１図（ｂ ）は本発明によるビ
ット拡張用の論理回路の構成を示し、第１図（ａ ）の
左側の各端子が第１図（ｂ）の右側の各端子に接続され
ているものとする。同図中１０゜１１．１２はマルチプ
レクサ、２００〜２１４゜３００〜３２２．４００〜４
２６．５００〜５２０．７００〜７１７．９００〜９１
１は各ＣＭＯＳトランスファゲートを示し、該各トラン
スファゲートはＰチャンネルトランジスタとＮチャンネ
ルトランジスタ対のソース電極どうし、ドレイン電極ど
うしが接続されている。
ット拡張用の論理回路の構成を示し、第１図（ａ ）の
左側の各端子が第１図（ｂ）の右側の各端子に接続され
ているものとする。同図中１０゜１１．１２はマルチプ
レクサ、２００〜２１４゜３００〜３２２．４００〜４
２６．５００〜５２０．７００〜７１７．９００〜９１
１は各ＣＭＯＳトランスファゲートを示し、該各トラン
スファゲートはＰチャンネルトランジスタとＮチャンネ
ルトランジスタ対のソース電極どうし、ドレイン電極ど
うしが接続されている。
そして、上記ＣＭＯＳトランスファゲートは、直列に接
続されて１つの段を構成しており、その段が拡張すべき
ビット数（この場合、３２ビット）に対応して配設され
ている。
続されて１つの段を構成しており、その段が拡張すべき
ビット数（この場合、３２ビット）に対応して配設され
ている。
また、６００〜６０４．８００〜８０４．１０００〜１
００２はりＯツクドインバータを示し、各段の各クロッ
クドインバータの入力端子は互に接続された構成になっ
ている。２０００〜２０３１は出力ドライバ、５０〜５
３はアンドゲート、６１．６２はオアゲート、残りの１
１〜Ｉ６は通常のインバータを示す。
００２はりＯツクドインバータを示し、各段の各クロッ
クドインバータの入力端子は互に接続された構成になっ
ている。２０００〜２０３１は出力ドライバ、５０〜５
３はアンドゲート、６１．６２はオアゲート、残りの１
１〜Ｉ６は通常のインバータを示す。
なお、各マルチプレクサ１０〜１２の詳細な構成は第２
図（ａ ）に示すようにＳ入力はＰチャンネルトランジ
スタＰ＋ 、Ｐ２およびＮチャンネルトランジスタＮｌ
、Ｎ２のゲート電極にそれぞれ接続され、選択人力Ａ
φはＰ３ 、Ｎ３および選択入力Ａ１はＰ４ 、 Ｎ４
、それにＰＩ 、Ｎｌのドレイン電極の出力はＰｓ
、Ｎｓのゲート電極に接続され、Ｐ２とＮ５およびＮ２
とＰｓのドレイン電極の出力はＰ６とＮ６のゲート電極
に接続され、後者のドレイン電極から最終出力２が取出
されるようになっている。
図（ａ ）に示すようにＳ入力はＰチャンネルトランジ
スタＰ＋ 、Ｐ２およびＮチャンネルトランジスタＮｌ
、Ｎ２のゲート電極にそれぞれ接続され、選択人力Ａ
φはＰ３ 、Ｎ３および選択入力Ａ１はＰ４ 、 Ｎ４
、それにＰＩ 、Ｎｌのドレイン電極の出力はＰｓ
、Ｎｓのゲート電極に接続され、Ｐ２とＮ５およびＮ２
とＰｓのドレイン電極の出力はＰ６とＮ６のゲート電極
に接続され、後者のドレイン電極から最終出力２が取出
されるようになっている。
また各りＯツクドインバータ６００〜６０４の詳細な構
成は第２図（ｂ ）に示すように、その入力端子ＡＩｆ
ｉＰチャンネルトランジスタＰＩおよびＮチャンネルト
ランジスタＮｌのゲート電極に接続され、各クロック人
力φがＰ２のゲート電極にφがＮ２のゲート電極に入力
され、咳Ｐ２およびＮ２の共通接続点から出力２が取出
されるようになっている。
成は第２図（ｂ ）に示すように、その入力端子ＡＩｆ
ｉＰチャンネルトランジスタＰＩおよびＮチャンネルト
ランジスタＮｌのゲート電極に接続され、各クロック人
力φがＰ２のゲート電極にφがＮ２のゲート電極に入力
され、咳Ｐ２およびＮ２の共通接続点から出力２が取出
されるようになっている。
第１図（ａ）、（ｂ）および第２図（ａ）。
（ｂ）を参照してその動作を説明する。制御信号５ＧＮ
Ｘは符号拡張を行なうとき“１”、ゼロ拡張のとき“０
”、制御信号ＥＰは拡張動作のとき“１″、そうでない
とき“Ｏ″が与えられる。ＥＸ１６は１６ビット入力を
３２ビットに拡張するとき“１″、そうぐないとき“Ｏ
”とし、同様にＥＸ８またはＥＸ４はそれぞれ８ピツト
入力、４ビット入力を３２ビットに拡張するときのみ“
１”、他は“０″が与えられる。
Ｘは符号拡張を行なうとき“１”、ゼロ拡張のとき“０
”、制御信号ＥＰは拡張動作のとき“１″、そうでない
とき“Ｏ″が与えられる。ＥＸ１６は１６ビット入力を
３２ビットに拡張するとき“１″、そうぐないとき“Ｏ
”とし、同様にＥＸ８またはＥＸ４はそれぞれ８ピツト
入力、４ビット入力を３２ビットに拡張するときのみ“
１”、他は“０″が与えられる。
さて、８ビット入カデータを３２ビットデータに符号拡
張する場合には、５ＧＮＸ＝１．ＥＰ＝１、ＥＸ８＝１
となり他の制御信号は全て０にされる。
張する場合には、５ＧＮＸ＝１．ＥＰ＝１、ＥＸ８＝１
となり他の制御信号は全て０にされる。
したがって今、ｒｌｏｏｌｏｌｏｌＪの８ビットデータ
が入力ＳＥφに与えられたとする。
が入力ＳＥφに与えられたとする。
ＳＥφ０−８Ｅφ２３は無視され、第１図（ａ）の出力
ＥＰφ２８〜ＥＰφ３１には入力ＳＥφ２８〜３１がそ
のまま現われる。この場合、ＥＸ８＝１のため、ノード
Ｎ２７０は低レベル（０レベル）となりマルチプレクサ
１０のＳ入力はＯとなるので、ＡＯ端子入力ＳＥφ２７
が選択され、出力ＥＰφ２７は入力ＳＥφ２７の信号が
伝達される。
ＥＰφ２８〜ＥＰφ３１には入力ＳＥφ２８〜３１がそ
のまま現われる。この場合、ＥＸ８＝１のため、ノード
Ｎ２７０は低レベル（０レベル）となりマルチプレクサ
１０のＳ入力はＯとなるので、ＡＯ端子入力ＳＥφ２７
が選択され、出力ＥＰφ２７は入力ＳＥφ２７の信号が
伝達される。
また、ＥＸ４＝ＯによりＣＭＯＳトランスファゲート４
２４〜４２６がオンする一方、前記ゲート５１８〜５２
０がオフのため、出力ＥＰφ２４〜２６は入力ＳＥφ２
４〜２６の信号が伝達される。したがって下位８ビット
出力ＥＰφ２４〜３１には対応する入力がそのまま伝達
される。
２４〜４２６がオンする一方、前記ゲート５１８〜５２
０がオフのため、出力ＥＰφ２４〜２６は入力ＳＥφ２
４〜２６の信号が伝達される。したがって下位８ビット
出力ＥＰφ２４〜３１には対応する入力がそのまま伝達
される。
一方マルチプレクサ１１は、ＥＸｌ ６＝Ｏ，ＥＰ＝１
からノードＮ２３０は高いレベル（ルベル）となるので
、そのＳ入力端子には１が入力されるので、そのＡ１端
子側入力が選択され、ＳＥφ２４信号がノードＮ２３に
出力される。
からノードＮ２３０は高いレベル（ルベル）となるので
、そのＳ入力端子には１が入力されるので、そのＡ１端
子側入力が選択され、ＳＥφ２４信号がノードＮ２３に
出力される。
このとぎＥＸ４＝Ｏからトランスファゲート４２３はオ
ンになる一方、トランスファゲート５１７はオフしクロ
ックドインバータ６０４はハイ・インピーダンス出力を
発生づるのでノードＴ２３にはノードＮ２３の信号が瑛
われる。したがって、ＥＰφ２３には出力ドライバ２３
を介して入力ＳＥφ２４の信号が伝達され、これより上
位ビット０〜２２はＥＸ８＝１のため、トランスファゲ
ート３００〜３２２がオフするので入力ＳＥφ０〜２２
の信号はＥＰ４）Ｏ〜２２には伝達されない。
ンになる一方、トランスファゲート５１７はオフしクロ
ックドインバータ６０４はハイ・インピーダンス出力を
発生づるのでノードＴ２３にはノードＮ２３の信号が瑛
われる。したがって、ＥＰφ２３には出力ドライバ２３
を介して入力ＳＥφ２４の信号が伝達され、これより上
位ビット０〜２２はＥＸ８＝１のため、トランスファゲ
ート３００〜３２２がオフするので入力ＳＥφ０〜２２
の信号はＥＰ４）Ｏ〜２２には伝達されない。
しかし、トランスファゲート７００〜７１７がオンする
ので、クロックドインバータ８００〜８０４ Ｊｊよび
インバータ■４によりノードＴＯ〜Ｔ２２にはＴ２３の
信号すなわちＳＥφ２４が伝達されているので、出力Ｅ
ＰφＯ〜２３はすべてＳＥφ２４＝１と同じになる。し
たがって、出力ＥＰφＯ〜３１には２４個の“１”およ
びｒｌｏｏｌｏｌｏｌＪが現われ、８ビット入力を３２
ビットに拡張できる。
ので、クロックドインバータ８００〜８０４ Ｊｊよび
インバータ■４によりノードＴＯ〜Ｔ２２にはＴ２３の
信号すなわちＳＥφ２４が伝達されているので、出力Ｅ
ＰφＯ〜２３はすべてＳＥφ２４＝１と同じになる。し
たがって、出力ＥＰφＯ〜３１には２４個の“１”およ
びｒｌｏｏｌｏｌｏｌＪが現われ、８ビット入力を３２
ビットに拡張できる。
また、８ビット入力のゼロ拡張を行なうには、５ＧＮＸ
＝Ｏにすることによって、マルチプレクサ１１のＡ＋端
子がＯに固定されるので、そのＳ入力＝１によりＡ１端
子入力が選択されてノードＮ２３はＯ出力となりＴ２３
にそのまま伝達される。Ｔ２３の信号はＴｏ−Ｔ２２へ
伝達されるので出力ＥＰφ０〜２３は全て“０″となり
、結局２４個の“０″および１００１０１０１がＥＰφ
Ｏ〜３１に出力されゼロ拡張が実現される。
＝Ｏにすることによって、マルチプレクサ１１のＡ＋端
子がＯに固定されるので、そのＳ入力＝１によりＡ１端
子入力が選択されてノードＮ２３はＯ出力となりＴ２３
にそのまま伝達される。Ｔ２３の信号はＴｏ−Ｔ２２へ
伝達されるので出力ＥＰφ０〜２３は全て“０″となり
、結局２４個の“０″および１００１０１０１がＥＰφ
Ｏ〜３１に出力されゼロ拡張が実現される。
以上のようにして、他の各ビット拡張が行えることは明
らかであるので４ビット、１６ビットの３２ビットへの
拡張は説明を省略する。
らかであるので４ビット、１６ビットの３２ビットへの
拡張は説明を省略する。
なお、拡張動作を行なわない場合には、ＥＰ−０、ＥＸ
４＝Ｏ，ＥＸ８＝Ｏ，ＥＸ１６＝Ｏにａれるので入力Ｓ
ＥφＯ〜３１がそのままＥＰφＯ〜３１に出力される。
４＝Ｏ，ＥＸ８＝Ｏ，ＥＸ１６＝Ｏにａれるので入力Ｓ
ＥφＯ〜３１がそのままＥＰφＯ〜３１に出力される。
［発明の効果］
以上述べたように本発明による半導体論理回路において
は、純粋のビット拡張／ゼロ拡張動作のみを行なう部分
の素子数は、２８６素子となり従来のセレクタ回路を構
成する素子数４７２素子と比較して６１％程度に低減で
きる。
は、純粋のビット拡張／ゼロ拡張動作のみを行なう部分
の素子数は、２８６素子となり従来のセレクタ回路を構
成する素子数４７２素子と比較して６１％程度に低減で
きる。
またビット拡張／ゼロ拡張の選択を行なうアンドゲート
５０〜５１および出力ドライバ２０００〜２０３１を加
えて比較しても、本発明のものは４１４素子となり、８
８％まで素子数を低減できる。
５０〜５１および出力ドライバ２０００〜２０３１を加
えて比較しても、本発明のものは４１４素子となり、８
８％まで素子数を低減できる。
しかも拡張すべきビットを上位ビット段に伝達するのに
クロックインバータを用いて、４ピツト毎に並列に伝達
させることによって高速でビット拡張／ゼＯビット拡張
が行なえる。
クロックインバータを用いて、４ピツト毎に並列に伝達
させることによって高速でビット拡張／ゼＯビット拡張
が行なえる。
第１図（ａ ）および第１図（ｂ ）は本発明による半
導体論理回路の実施例、 第２図（ａ ）は第１図（ａ ） （ｂ ）の各マル
チプレクサの詳細な構成図、 第２図（ｂ ）は第１図（ａ）、（ｂ）の各クロックド
インバータの詳細な説明図、 第３図は従来技術による論理回路の構成図、第４図（ａ
＞は第３図の４人力セレクタの詳細図、 第４図（ｂ）は第３図の３人力セレクタの詳細図、 第４図（Ｃ）は第３図の２人力セレクタの詳細図、をそ
れぞれ示す。 １０〜１２・・・マルチプレクサ ２００〜２１４・・・トランスフ１ゲート６００〜６０
４・・・クロックドインバータ２０００〜２０３１・・
・出力ドライバー５０〜５３・・・アンドゲート ６１〜６２・・・オアゲート ■・・・インバータ
導体論理回路の実施例、 第２図（ａ ）は第１図（ａ ） （ｂ ）の各マル
チプレクサの詳細な構成図、 第２図（ｂ ）は第１図（ａ）、（ｂ）の各クロックド
インバータの詳細な説明図、 第３図は従来技術による論理回路の構成図、第４図（ａ
＞は第３図の４人力セレクタの詳細図、 第４図（ｂ）は第３図の３人力セレクタの詳細図、 第４図（Ｃ）は第３図の２人力セレクタの詳細図、をそ
れぞれ示す。 １０〜１２・・・マルチプレクサ ２００〜２１４・・・トランスフ１ゲート６００〜６０
４・・・クロックドインバータ２０００〜２０３１・・
・出力ドライバー５０〜５３・・・アンドゲート ６１〜６２・・・オアゲート ■・・・インバータ
Claims (5)
- （１）各ＰチャンネルトランジスタおよびＮチャンネル
トランジスタのソースどうしおよびドレインどうしを接
続して各ＣＭＯＳトランスファゲート対を構成し、該ト
ランスファゲートを直列に接続した少なくとも１つの段
を構成し、該段にトランスファゲートのソース電極にそ
の出力端子が接続されかつその入力端子が互いに接続さ
れたクロックドインバータを配設したことを特徴とする
半導体論理回路。 - （２）拡張すべきビット数を表示する信号に基いて前記
トランスファゲート対およびクロックドインバータを制
御することによって入力ビットデータのビット拡張が行
なわれることを特徴する請求項１に記載の半導体論理回
路。 - （３）上記入力ビットデータは４ビット、８ビット、お
よび１６ビットであり、これらのいずれかのビット長を
３２ビットデータに拡張することを特徴とする請求項２
に記載の半導体論理回路。 - （４）各ＰチャンネルトランジスタおよびＮチャンネル
トランジスタのソースどうしおよびドレインどうしを接
続して各ＣＭＯＳトランスファゲート対を構成し、該ト
ランスファゲート、を拡張すべきビット数に応じて直列
に接続して各段に配置すると共に特定段のトランスファ
ゲートのソース電極にその出力端子が接続されかつその
入力端子が互いに接続された複数のクロックドインバー
タを備え、上記拡張すべきビット数を指示する信号に従
って前記トランスファゲート対およびクロックドインバ
ータを制御して入力ビットデータのビット拡張を行なう
ことを特徴とする半導体論理回路。 - （５）入力ビットデータは４ビット、８ビット、および
１６ビットであり、これらのいずれかのビット長を３２
ビットデータに拡張することを特徴とする請求項４に記
載の半導体論理回路。
Priority Applications (5)
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|---|---|---|---|
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| US07/391,164 US5091660A (en) | 1988-08-09 | 1989-08-09 | Semiconductor logic circuit |
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|---|---|---|---|
| JP63197171A JPH07105727B2 (ja) | 1988-08-09 | 1988-08-09 | 半導体論理回路 |
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