JP3477963B2 - バレルシフタ - Google Patents

バレルシフタ

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JP3477963B2 JP32764595A JP32764595A JP3477963B2 JP 3477963 B2 JP3477963 B2 JP 3477963B2 JP 32764595 A JP32764595 A JP 32764595A JP 32764595 A JP32764595 A JP 32764595A JP 3477963 B2 JP3477963 B2 JP 3477963B2
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Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、CPUなどの半導
体集積回路において、データパスなどに組み込まれるバ
レルシフタに関する。 【0002】 【発明が解決しようとする課題】この種のものとして
は、例えば、特公平7−3653号公報に示されるよう
なものがある。すなわち、このものは、図4に示すよう
に、シフトした際の空きビットを「0」にするゼロ拡張
機能のみを有するバレルシフタであるシフタアレイ1
と、その入力部と出力部それぞれにデータを反転するこ
とができる入力反転器2,出力反転器3を有する構成と
されている。そして、被シフトデータのMSB(最上位
ビット)が入力反転器2と出力反転器3のそれぞれに制
御線として入力される構成となっている。 【0003】このようなバレルシフタにおいては、被シ
フトデータが正の数の場合には、被シフトデータのMS
Bは「0」であり、それを受ける入力反転器2と出力反
転器3は、被シフトデータに対してデータの反転を行わ
ない。シフタアレイ1は被シフトデータをシフトした際
の空きビットをゼロ拡張するので、全体としての出力
は、正の符号を拡張したことになる。 【0004】これに対して、逆に、被シフトデータが負
の数である場合には、被シフトデータのMSBが「1」
であり、それを受ける入力反転器2と出力反転器3とは
被シフトデータに対してデータ反転処理を行う。シフタ
アレイ1が被シフトデータをシフトした際の空きビット
をゼロ拡張し、先の出力反転器3で被シフトデータを反
転するため、全体としての出力は負の符号「1」を拡張
したことになるのである。 【0005】しかしながら、上述のようなシフタでは、
シフタアレイ1の前後に入力反転器2および出力反転器
3を設ける必要があるために回路規模が増大する。ま
た、信号の伝達時に多数のゲートを通過することによる
処理スピードの低下を招き、全体としての処理能力が低
下する不具合がある。 【0006】本発明は、上記事情に鑑みてなされたもの
で、その目的は、符号拡張機能を有する構成でありなが
ら1サイクルで命令を実行でき、しかも高速且つ小形化
が可能なバレルシフタを提供することにある。 【0007】 【課題を解決するための手段】請求項1のようにしたの
で、被シフトデータに対する命令を実行する際には、シ
フタ制御線にその命令に対応した1ビットのデータを与
えると、対応するカラムのデータ変換素子のみを動作さ
せるようになり、同時に、そのときの命令の内容に対応
して入力線に与えられている被シフトデータのうちのM
SBデータ,LSBデータおよび拡張データのうちの対
応するデータが選択されてエッジビット線に出力されて
いるので、これによって、シフト動作に伴って発生する
空きビットにエッジビット線から与えられたデータが付
されたシフトデータとして出力線に得ることができるよ
うになる。そして、これによって、1サイクルでその命
令を実行できるようになると共に、シフトに伴う符号拡
張やゼロ拡張等の複数の機能をそれぞれに対応したカラ
ムを設けることなく、兼用した構成とすることができる
ようになり、高速且つ小形化を図ることができるように
なる。 【0008】 【発明の実施の形態】以下、本発明を8ビットのバレル
シフタに適用した場合の一実施例について図1〜図3を
参照しながら説明する。なお、以下の電気的構成につい
ては、図示はしないが、半導体チップにIC(集積回
路)として形成された回路を示しており、これらは、通
常の半導体製造プロセスを経て作製されるものである。 【0009】図2は全体構成を示すもので、8本の入力
線11a〜11h(図1参照)は、8ビットのデータの
各ビットに対応して設けられており、これらは、入力線
11aがLSB(最下位ビット;0ビット目)に対応
し、入力線11hがMSB(最上位ビット;7ビット
目)に対応し、他の入力線11b〜11gは中間のビッ
トに対応している。 【0010】8本の出力線12a〜12h(図1参照)
は、上述の入力線11a〜11hのそれぞれに対応して
設けられており、それぞれ対をなすように構成されてい
る。そして、入力線11a〜11hと出力線12a〜1
2hとの間には、命令に対応して設けられたシフタアレ
イ13(図1,図3参照)が配設されている。出力線1
2a〜12hとは別に、キャリーアウト14が出力線の
ひとつとして導出されている。また、シフタアレイ13
には、7ビットのデータが各ビットに対応して入力され
るシフタ制御線15a〜15gが接続されていると共
に、1ビットのエッジビット線16が接続されている。 【0011】エッジビット生成手段としてのエッジビッ
ト生成回路17は、入力端子に与えられている4つのビ
ットデータに対して、エッジビット制御線18に与えら
れている2ビットのデータに応じて対応するデータを選
択してエッジビット線16に出力するものである。エッ
ジビット生成回路17の4つの入力端子のうちの2つに
は、前述の入力線11a〜11hのうちのLSBおよび
MSBに相当する入力線11aおよび11hがそれぞれ
接続され、他の2つの入力端子にはキャリーイン線19
およびグランド20がそれぞれ接続されている。 【0012】そして、エッジビット生成回路17は、エ
ッジビット制御線18に与えられる4種類の2ビットの
データ「00」,「01」,「10」,「11」に対し
て、次のようにデータをエッジビット線16に出力する
ようになっている。 「00」…入力線11h(MSB)のデータを出力 「01」…入力線11a(LSB)のデータを出力 「10」…キャリーイン線19のデータを出力 「11」…グランドのデータ「0」を出力 【0013】図1はシフタアレイ13の電気的構成を示
すもので、7個のカラム21〜27が配設されている。
カラム21〜27は、それぞれ「スルー」,「LSB方
向へ1ビットシフト」,「LSB方向へ2ビットシフ
ト」,「LSB方向へ4ビットシフト」,「MSB方向
へ1ビットシフト」,「MSB方向へ2ビットシフ
ト」,「MSB方向へ4ビットシフト」のカラムとして
構成されている。 【0014】まず、「スルー」のカラム21において
は、データ変換素子としての8個のNMOSトランジス
タ(Nチャンネル形MOSFET;以下、単にNMOS
と称する)21a〜21hがそれぞれ入力線11a〜1
1hと出力線12a〜12hとの間に接続されている。 【0015】「LSBへ1ビットシフト」のカラム22
では、9個のNMOS22a〜22iが配設されてお
り、LSB(第0ビット)の入力線11aがNMOS2
2aのソース・ドレイン間を介してキャリーアウト線1
4に接続され、以下、入力線11b〜11hがそれぞれ
NMOS22b〜22hのソース・ドレイン間を介して
出力線12a〜12gに接続され、エッジビット線16
はNMOS22iを介して出力線12hに接続されてい
る。 【0016】「LSBへ2ビットシフト」のカラム23
では、9個のNMOS23a〜23iが配設されてお
り、第1ビットの入力線11bがNMOS23aのソー
ス・ドレイン間を介してキャリーアウト線14に接続さ
れ、以下、入力線11c〜11hがそれぞれNMOS2
3a〜23gのソース・ドレイン間を介して出力線12
a〜12fに接続され、エッジビット線16はNMOS
23hおよび23iを介して出力線12g,12hに接
続されている。 【0017】「LSBへ4ビットシフト」のカラム24
では、9個のNMOS24a〜24iが配設されてお
り、第3ビットの入力線11dがNMOS24aのソー
ス・ドレイン間を介してキャリーアウト線14に接続さ
れ、入力線11e〜11hがNMOS24b〜24eの
ソース・ドレイン間を介して出力線12a〜12dに接
続されている。そして、エッジビット線16は、NMO
S24f〜24iのソース・ドレイン間を介して出力線
12e〜12hに接続されている。 【0018】「MSBへ1ビットシフト」のカラム25
では、9個のNMOS25a〜25iが配設されてお
り、エッジビット線16はNMOS25aのソース・ド
レイン間を介して出力線12aに接続され、以下、入力
線11a〜11gがNMOS25b〜25hのソース・
ドレイン間を介して出力線12b〜12hに接続されて
いる。そして、入力線11hはNMOS25iのソース
・ドレイン間を介してキャリーアウト線14に接続され
ている。 【0019】「MSBへ2ビットシフト」のカラム26
では、9個のNMOS26a〜26iが配設されてお
り、エッジビット線16はNMOS26a,26bのソ
ース・ドレイン間を介して出力線12aおよび12bに
接続されている。以下、入力線11a〜11fはNMO
S26c〜26hのソース・ドレイン間を介して出力線
12c〜12hに接続されている。そして、入力線11
gはNMOS26iのソース・ドレイン間を介してキャ
リーアウト線14に接続されている。 【0020】「MSBへ4ビットシフト」のカラム27
では、9個のNMOS27a〜27iが配設されてお
り、エッジビット線16はNMOS27a〜27dのソ
ース・ドレイン間を介して出力線12a〜12dに接続
されている。以下、入力線11a〜11dはNMOS2
7e〜27hのソース・ドレイン間を介して出力線12
e〜12hに接続されている。そして、入力線11eは
NMOS27iのソース・ドレイン間を介してキャリー
アウト線14に接続されている。 【0021】次に本実施例の作用について図3も参照し
て説明するに、この構成により実施可能な命令の種類に
ついて以下に簡単に説明し、それらの命令のそれぞれに
対応する動作内容について説明する。 【0022】シフタ制御線15の7ビットのデータと対
応するシフト量とは、次のように設定されている。な
お、この場合において、7ビットのデータは、そのMS
Bがシフタ制御線15aに与えられ、LSBがシフタ制
御線15gに与えられるように各ビットデータがシフタ
制御線15a〜15gに与えられるように対応付けられ
ている。 【0023】 (a)「1000000」…スルー(0ビットシフト) (b)「0100000」…LSB方向へ1ビットシフト (c)「0010000」…LSB方向へ2ビットシフト (d)「0001000」…LSB方向へ4ビットシフト (e)「0000100」…MSB方向へ1ビットシフト (f)「0000010」…MSB方向へ2ビットシフト (g)「0000001」…MSB方向へ4ビットシフト 【0024】また、前述したように、エッジビット制御
線18に与える2ビットのデータに応じてエッジビット
線16から出力されるデータは下記のようになる。 「00」…入力線11h(MSB)のデータ 「01」…入力線11a(LSB)のデータ 「10」…キャリーイン線19のデータ 「11」…グランドのデータ「0」 【0025】そして、上記したシフタ制御線15へのシ
フタ制御データ(a)〜(g)とエッジビット制御線1
8へのエッジビット制御データ〜との組み合わせに
より、次に示すような命令を実行可能とされている。 【0026】 (1)LSB方向へ1ビットローテート …(b)& (2)LSB方向へ1ビットシフト,キャリー挿入 …(b)& (3)LSB方向へ1ビットシフト,ゼロ拡張 …(b)& (4)LSB方向へ1ビットシフト,符号拡張 …(b)& (5)LSB方向へ2ビットシフト,ゼロ拡張 …(c)& (6)LSB方向へ2ビットシフト,符号拡張 …(c)& (7)LSB方向へ4ビットシフト,ゼロ拡張 …(d)& (8)LSB方向へ4ビットシフト,符号拡張 …(d)& (9)スルー(0ビットシフト) …(a) (10)MSB方向へ1ビットローテート …(e)& (11)MSB方向へ1ビットシフト,キャリー挿入 …(e)& (12)MSB方向へ1ビットシフト,ゼロ挿入 …(e)& (13)MSB方向へ2ビットシフト,ゼロ挿入 …(f)& (14)MSB方向へ4ビットシフト,ゼロ挿入 …(g)& なお、上述の場合に、(9)のスルーでは、エッジビッ
ト制御データ〜に無関係に実行されるようになって
いる。 【0027】さて、上述の場合において、まず、シフタ
制御線15a〜15gに与えられるシフタ制御データ
(a)〜(g)のそれぞれについて説明する。この場
合、7ビットのシフタ制御データ(a)〜(g)の各ビ
ットのデータのうち、MSBからLSBに至る各ビット
データはシフタ制御線15aから15gに対応してそれ
ぞれ与えられるようになっている。 【0028】シフタ制御データ(a)は、MSBデータ
のみ「1」つまりシフタ制御線15aにのみ「1」が与
えられ、他のビットデータに対応するシフタ制御線15
b〜15gにはすべて「0」が与えられるから、カラム
21のNMOS21a〜21hをオンさせる。以下、シ
フタ制御データ(b)〜(g)はそれぞれ順次「1」の
データが下位のビットに移動すると共に、他のビットデ
ータはすべて「0」となっているので、各シフタ制御デ
ータ(b)〜(g)はそれぞれシフタ制御線15b〜1
5gにのみ「1」のデータを与えるようになり、したが
って各シフタ制御データ(b)〜(g)に対応してそれ
ぞれカラム22〜27のNMOS22a〜22i,…,
27a〜27iがオンされるようになっている。 【0029】この場合、シフタ制御データ(a)が与え
られたときには、入力線11a〜11hに与えられてい
る各データはNMOS21a〜21hのソース・ドレイ
ン間を介して出力線12a〜12hに出力されるように
なる。つまり、入力された被シフトデータがそのまま出
力されるのである。したがって、この場合には、エッジ
ビット線16に与えられるデータには無関係に出力線1
2a〜12hのデータはすべて決まるので、上述の
(9)に対応する「スルー」の命令を実行したことにな
る。 【0030】シフタ制御データ(b)が与えられたとき
には、被シフトデータのうちの入力線11aに与えられ
るデータはNMOS22aのソース・ドレイン間を介し
てキャリーアウト線14に出力され、以下、入力線11
b〜11hに与えられるデータはNMOS22b〜22
hを介して出力線12a〜12gに出力される。そし
て、エッジビット線16に与えられたデータはNMOS
22iを介して出力線12hに出力されるようになる。
この結果、被シフトデータは、LSB方向に1ビットシ
フトされたデータとして出力されることになる。 【0031】この場合、エッジビット線16に与えられ
ているデータが被シフトデータのMSBデータである場
合には、出力線12hのデータは被シフトデータのMS
Bデータが出力されるので、上述の(4)の「LSB方
向への1ビットシフト+符号拡張」が行われたことにな
る。また、エッジビット線16に与えられるデータが被
シフトデータのLSBデータである場合には、出力線1
2hにLSBデータが出力されることから、結果とし
て、上述の(1)の「LSB方向へ1ビットローテー
ト」を実行したことになる。 【0032】また、エッジビット線16に与えられてい
るデータがキャリーデータである場合には、出力線12
hにキャリーデータが出力されるので、上述の(2)の
「LSB方向へ1ビットシフト+キャリー挿入」が実行
されたことになる。そして、エッジビット線16に与え
られているデータがグランドレベル「0」である場合に
は、出力線12hには「0」が出力されるので、上述の
(3)の「LSB方向へ1ビットシフト+ゼロ拡張」が
行われたことになる。 【0033】シフタ制御データ(c)が与えられたとき
には、被シフトデータのうちの入力線11bに与えられ
るデータはNMOS23aのソース・ドレイン間を介し
てキャリーアウト線14に出力され、以下、入力線11
c〜11hに与えられるデータはNMOS23b〜23
gを介して出力線12a〜12fに出力される。そし
て、エッジビット線16に与えられたデータはNMOS
23h,23iを介して出力線12g,12hに出力さ
れるようになる。この結果、被シフトデータは、LSB
方向に2ビットシフトされたデータとして出力されるこ
とになる。 【0034】この場合、エッジビット線16に与えられ
ているデータが被シフトデータのMSBデータである場
合には、出力線12gおよび12hのデータは被シフト
データのMSBデータが出力されるので、上述の(6)
の「LSB方向への2ビットシフト+符号拡張」が行わ
れたことになる。また、エッジビット線16に与えられ
るデータがグランドレベル「0」である場合には、出力
線12gおよび12hに「0」が出力されることにな
り、結果として、上述の(5)の「LSB方向へ2ビッ
トシフト+ゼロ拡張」を実行したことになる。 【0035】同様にして、シフタ制御データ(d)が与
えられたときには、被シフトデータのうちの入力線11
dに与えられるデータはNMOS24aのソース・ドレ
イン間を介してキャリーアウト線14に出力され、以
下、入力線11e〜11hに与えられるデータはNMO
S24b〜24eを介して出力線12a〜12dに出力
される。そして、エッジビット線16に与えられたデー
タはNMOS24f〜24iを介して出力線12e〜1
2hに出力されるようになる。この結果、被シフトデー
タは、LSB方向に4ビットシフトされたデータとして
出力されることになる。 【0036】この場合、エッジビット線16に与えられ
ているデータが被シフトデータのMSBデータである場
合には、出力線12e〜12hのデータは被シフトデー
タのMSBデータが出力されるので、上述の(8)の
「LSB方向への4ビットシフト+符号拡張」が行われ
たことになる。また、エッジビット線16に与えられる
データがグランドレベル「0」である場合には、出力線
12e〜12hに「0」が出力されることになり、結果
として、上述の(7)の「LSB方向へ4ビットシフト
+ゼロ拡張」を実行したことになる。 【0037】次に、シフタ制御データ(e)が与えられ
たときには、エッジビット線16に与えられるデータは
NMOS25aのソース・ドレイン間を介して出力線1
2aに出力され、被シフトデータのうちの入力線11a
〜11gに与えられるデータはそれぞれNMOS25b
〜25hのソース・ドレイン間を介して出力線12b〜
12hに出力され、入力線11hに与えられるデータは
NMOS25iを介してキャリーアウト線14に出力さ
れるようになる。この結果、被シフトデータは、MSB
方向に1ビットシフトされたデータとして出力されるこ
とになる。 【0038】この場合、エッジビット線16に与えられ
ているデータが被シフトデータのMSBデータである場
合には、出力線12aのデータは被シフトデータのMS
Bデータが出力されるので、上述の(10)の「MSB方
向への1ビットローテート」が行われたことになる。ま
た、エッジビット線16に与えられているデータがキャ
リーデータである場合には、出力線12aにキャリーデ
ータが出力されるので、上述の(11)の「MSB方向へ
1ビットシフト+キャリー挿入」が実行されたことにな
る。そして、エッジビット線16に与えられているデー
タがグランドレベル「0」である場合には、出力線12
aには「0」が出力されるので、上述の(12)の「MS
B方向へ1ビットシフト+ゼロ挿入」が行われたことに
なる。 【0039】シフタ制御データ(f)が与えられたとき
には、エッジビット線16に与えられるデータはNMO
S26a,26bのソース・ドレイン間を介して出力線
12a,12bに出力され、被シフトデータのうちの入
力線11a〜11fに与えられるデータはそれぞれNM
OS26c〜26hのソース・ドレイン間を介して出力
線12c〜12hに出力され、入力線11gに与えられ
るデータはNMOS26iを介してキャリーアウト線1
4に出力されるようになる。この結果、被シフトデータ
は、MSB方向に2ビットシフトされたデータとして出
力されることになる。 【0040】そして、この場合には、エッジビット線1
6に与えられているデータがグランドレベル「0」であ
るから、出力線12a,12bには「0」が出力される
ので、上述の(13)の「MSB方向へ2ビットシフト+
ゼロ挿入」が行われたことになる。 【0041】そして、シフタ制御データ(g)が与えら
れたときには、エッジビット線16に与えられるデータ
はNMOS27a〜27dのソース・ドレイン間を介し
て出力線12a〜12dに出力され、被シフトデータの
うちの入力線11a〜11dに与えられるデータはそれ
ぞれNMOS27e〜27hのソース・ドレイン間を介
して出力線12e〜12hに出力され、入力線11eに
与えられるデータはNMOS27iを介してキャリーア
ウト線14に出力されるようになる。この結果、被シフ
トデータは、MSB方向に4ビットシフトされたデータ
として出力されることになる。 【0042】そして、この場合には、エッジビット線1
6に与えられているデータがグランドレベル「0」であ
るから、出力線12a〜12dには「0」が出力される
ので、上述の(14)の「MSB方向へ4ビットシフト+
ゼロ挿入」が行われたことになる。 【0043】このような本実施例によれば、エッジビッ
ト生成回路17によりエッジビット線を介してデータを
シフタアレイ13に与える構成とすることにより、14
個の命令(1)〜(14)に対応して7個のカラム21
〜27を設けるだけでバレルシフタの機能に符号拡張等
の多種の機能を付加した構成とすることができ、省スペ
ース,小形化が図れることから集積回路を構成する場合
にもチップ面積の小形化に貢献することができるように
なる。 【0044】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形また拡張できる。カラム2
1〜27は必要に応じて選択的に設けても良いし、これ
らに加えて他の命令に対応するカラムを付加した構成と
しても良い。NMOSに代えて、アナログスイッチある
いは組み合わせ回路によりシフタアレイを構成すること
もできる。8ビットで示したが、任意のビット数のもの
を構成することができる。
【図面の簡単な説明】 【図1】本発明の一実施例を示すシフタアレイの電気的
構成図 【図2】全体構成のブロック図 【図3】カラムの構成図 【図4】従来例を示す図2相当図 【符号の説明】 11a〜11hは入力線、12a〜12hは出力線、1
3はシフタアレイ、14はキャリーアウト線、15a〜
15gはシフタ制御線、16はエッジビット線、17は
エッジビット生成回路(エッジビット生成手段)、18
はエッジビット制御線、19はキャリーイン線、20は
グランド、21〜27はカラム、21a〜21h,22
a〜22i,23a〜23i,24a〜24i,25a
〜25i,26a〜26i,27a〜27iはNMOS
トランジスタ(データ変換素子)である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−21011(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 7/00

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 複数ビットデータに対応可能な複数の入
    力線と、 これら複数の入力線のそれぞれと対をなすように同数だ
    け設けられた複数の出力線と、 前記複数の入力線に与えられる被シフトデータのうちの
    MSB(最上位ビット)およびLSB(最下位ビット)
    に与えられるデータが入力されると共に拡張データが入
    力され、エッジビット制御線に与えられる制御データに
    応じて前記MSB,LSBデータあるいは拡張データの
    いずれかを選択的にエッジビット線に出力するエッジビ
    ット生成手段と、 前記対をなす入力線および出力線の間にそれぞれ対応し
    てデータ変換素子が設けられると共に前記エッジビット
    生成手段から前記エッジビット線を介してデータが与え
    られる構成で、シフタ制御線を介して与えられるデータ
    に応じてそれぞれ命令に対応したシフト動作を行う複数
    のカラムとを備え、 前記複数のカラムのうちには、シフト動作のひとつとし
    て符号拡張を行うように構成されたカラムを備え、その
    カラムは、前記シフタ制御線に与えられる命令のデータ
    および前記エッジビット線に与えられるデータに応じ
    て、シフトを行うと共に符号拡張を行って前記出力線に
    出力するように前記データ変換素子が接続されているこ
    とを特徴とするバレルシフタ。
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