JP3477963B2 - バレルシフタ - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵなどの半導
体集積回路において、データパスなどに組み込まれるバ
レルシフタに関する。 【０００２】 【発明が解決しようとする課題】この種のものとして
は、例えば、特公平７−３６５３号公報に示されるよう
なものがある。すなわち、このものは、図４に示すよう
に、シフトした際の空きビットを「０」にするゼロ拡張
機能のみを有するバレルシフタであるシフタアレイ１
と、その入力部と出力部それぞれにデータを反転するこ
とができる入力反転器２，出力反転器３を有する構成と
されている。そして、被シフトデータのＭＳＢ（最上位
ビット）が入力反転器２と出力反転器３のそれぞれに制
御線として入力される構成となっている。 【０００３】このようなバレルシフタにおいては、被シ
フトデータが正の数の場合には、被シフトデータのＭＳ
Ｂは「０」であり、それを受ける入力反転器２と出力反
転器３は、被シフトデータに対してデータの反転を行わ
ない。シフタアレイ１は被シフトデータをシフトした際
の空きビットをゼロ拡張するので、全体としての出力
は、正の符号を拡張したことになる。 【０００４】これに対して、逆に、被シフトデータが負
の数である場合には、被シフトデータのＭＳＢが「１」
であり、それを受ける入力反転器２と出力反転器３とは
被シフトデータに対してデータ反転処理を行う。シフタ
アレイ１が被シフトデータをシフトした際の空きビット
をゼロ拡張し、先の出力反転器３で被シフトデータを反
転するため、全体としての出力は負の符号「１」を拡張
したことになるのである。 【０００５】しかしながら、上述のようなシフタでは、
シフタアレイ１の前後に入力反転器２および出力反転器
３を設ける必要があるために回路規模が増大する。ま
た、信号の伝達時に多数のゲートを通過することによる
処理スピードの低下を招き、全体としての処理能力が低
下する不具合がある。 【０００６】本発明は、上記事情に鑑みてなされたもの
で、その目的は、符号拡張機能を有する構成でありなが
ら１サイクルで命令を実行でき、しかも高速且つ小形化
が可能なバレルシフタを提供することにある。 【０００７】 【課題を解決するための手段】請求項１のようにしたの
で、被シフトデータに対する命令を実行する際には、シ
フタ制御線にその命令に対応した１ビットのデータを与
えると、対応するカラムのデータ変換素子のみを動作さ
せるようになり、同時に、そのときの命令の内容に対応
して入力線に与えられている被シフトデータのうちのＭ
ＳＢデータ，ＬＳＢデータおよび拡張データのうちの対
応するデータが選択されてエッジビット線に出力されて
いるので、これによって、シフト動作に伴って発生する
空きビットにエッジビット線から与えられたデータが付
されたシフトデータとして出力線に得ることができるよ
うになる。そして、これによって、１サイクルでその命
令を実行できるようになると共に、シフトに伴う符号拡
張やゼロ拡張等の複数の機能をそれぞれに対応したカラ
ムを設けることなく、兼用した構成とすることができる
ようになり、高速且つ小形化を図ることができるように
なる。 【０００８】 【発明の実施の形態】以下、本発明を８ビットのバレル
シフタに適用した場合の一実施例について図１〜図３を
参照しながら説明する。なお、以下の電気的構成につい
ては、図示はしないが、半導体チップにＩＣ（集積回
路）として形成された回路を示しており、これらは、通
常の半導体製造プロセスを経て作製されるものである。 【０００９】図２は全体構成を示すもので、８本の入力
線１１ａ〜１１ｈ（図１参照）は、８ビットのデータの
各ビットに対応して設けられており、これらは、入力線
１１ａがＬＳＢ（最下位ビット；０ビット目）に対応
し、入力線１１ｈがＭＳＢ（最上位ビット；７ビット
目）に対応し、他の入力線１１ｂ〜１１ｇは中間のビッ
トに対応している。 【００１０】８本の出力線１２ａ〜１２ｈ（図１参照）
は、上述の入力線１１ａ〜１１ｈのそれぞれに対応して
設けられており、それぞれ対をなすように構成されてい
る。そして、入力線１１ａ〜１１ｈと出力線１２ａ〜１
２ｈとの間には、命令に対応して設けられたシフタアレ
イ１３（図１，図３参照）が配設されている。出力線１
２ａ〜１２ｈとは別に、キャリーアウト１４が出力線の
ひとつとして導出されている。また、シフタアレイ１３
には、７ビットのデータが各ビットに対応して入力され
るシフタ制御線１５ａ〜１５ｇが接続されていると共
に、１ビットのエッジビット線１６が接続されている。 【００１１】エッジビット生成手段としてのエッジビッ
ト生成回路１７は、入力端子に与えられている４つのビ
ットデータに対して、エッジビット制御線１８に与えら
れている２ビットのデータに応じて対応するデータを選
択してエッジビット線１６に出力するものである。エッ
ジビット生成回路１７の４つの入力端子のうちの２つに
は、前述の入力線１１ａ〜１１ｈのうちのＬＳＢおよび
ＭＳＢに相当する入力線１１ａおよび１１ｈがそれぞれ
接続され、他の２つの入力端子にはキャリーイン線１９
およびグランド２０がそれぞれ接続されている。 【００１２】そして、エッジビット生成回路１７は、エ
ッジビット制御線１８に与えられる４種類の２ビットの
データ「００」，「０１」，「１０」，「１１」に対し
て、次のようにデータをエッジビット線１６に出力する
ようになっている。 「００」…入力線１１ｈ（ＭＳＢ）のデータを出力 「０１」…入力線１１ａ（ＬＳＢ）のデータを出力 「１０」…キャリーイン線１９のデータを出力 「１１」…グランドのデータ「０」を出力 【００１３】図１はシフタアレイ１３の電気的構成を示
すもので、７個のカラム２１〜２７が配設されている。
カラム２１〜２７は、それぞれ「スルー」，「ＬＳＢ方
向へ１ビットシフト」，「ＬＳＢ方向へ２ビットシフ
ト」，「ＬＳＢ方向へ４ビットシフト」，「ＭＳＢ方向
へ１ビットシフト」，「ＭＳＢ方向へ２ビットシフ
ト」，「ＭＳＢ方向へ４ビットシフト」のカラムとして
構成されている。 【００１４】まず、「スルー」のカラム２１において
は、データ変換素子としての８個のＮＭＯＳトランジス
タ（Ｎチャンネル形ＭＯＳＦＥＴ；以下、単にＮＭＯＳ
と称する）２１ａ〜２１ｈがそれぞれ入力線１１ａ〜１
１ｈと出力線１２ａ〜１２ｈとの間に接続されている。 【００１５】「ＬＳＢへ１ビットシフト」のカラム２２
では、９個のＮＭＯＳ２２ａ〜２２ｉが配設されてお
り、ＬＳＢ（第０ビット）の入力線１１ａがＮＭＯＳ２
２ａのソース・ドレイン間を介してキャリーアウト線１
４に接続され、以下、入力線１１ｂ〜１１ｈがそれぞれ
ＮＭＯＳ２２ｂ〜２２ｈのソース・ドレイン間を介して
出力線１２ａ〜１２ｇに接続され、エッジビット線１６
はＮＭＯＳ２２ｉを介して出力線１２ｈに接続されてい
る。 【００１６】「ＬＳＢへ２ビットシフト」のカラム２３
では、９個のＮＭＯＳ２３ａ〜２３ｉが配設されてお
り、第１ビットの入力線１１ｂがＮＭＯＳ２３ａのソー
ス・ドレイン間を介してキャリーアウト線１４に接続さ
れ、以下、入力線１１ｃ〜１１ｈがそれぞれＮＭＯＳ２
３ａ〜２３ｇのソース・ドレイン間を介して出力線１２
ａ〜１２ｆに接続され、エッジビット線１６はＮＭＯＳ
２３ｈおよび２３ｉを介して出力線１２ｇ，１２ｈに接
続されている。 【００１７】「ＬＳＢへ４ビットシフト」のカラム２４
では、９個のＮＭＯＳ２４ａ〜２４ｉが配設されてお
り、第３ビットの入力線１１ｄがＮＭＯＳ２４ａのソー
ス・ドレイン間を介してキャリーアウト線１４に接続さ
れ、入力線１１ｅ〜１１ｈがＮＭＯＳ２４ｂ〜２４ｅの
ソース・ドレイン間を介して出力線１２ａ〜１２ｄに接
続されている。そして、エッジビット線１６は、ＮＭＯ
Ｓ２４ｆ〜２４ｉのソース・ドレイン間を介して出力線
１２ｅ〜１２ｈに接続されている。 【００１８】「ＭＳＢへ１ビットシフト」のカラム２５
では、９個のＮＭＯＳ２５ａ〜２５ｉが配設されてお
り、エッジビット線１６はＮＭＯＳ２５ａのソース・ド
レイン間を介して出力線１２ａに接続され、以下、入力
線１１ａ〜１１ｇがＮＭＯＳ２５ｂ〜２５ｈのソース・
ドレイン間を介して出力線１２ｂ〜１２ｈに接続されて
いる。そして、入力線１１ｈはＮＭＯＳ２５ｉのソース
・ドレイン間を介してキャリーアウト線１４に接続され
ている。 【００１９】「ＭＳＢへ２ビットシフト」のカラム２６
では、９個のＮＭＯＳ２６ａ〜２６ｉが配設されてお
り、エッジビット線１６はＮＭＯＳ２６ａ，２６ｂのソ
ース・ドレイン間を介して出力線１２ａおよび１２ｂに
接続されている。以下、入力線１１ａ〜１１ｆはＮＭＯ
Ｓ２６ｃ〜２６ｈのソース・ドレイン間を介して出力線
１２ｃ〜１２ｈに接続されている。そして、入力線１１
ｇはＮＭＯＳ２６ｉのソース・ドレイン間を介してキャ
リーアウト線１４に接続されている。 【００２０】「ＭＳＢへ４ビットシフト」のカラム２７
では、９個のＮＭＯＳ２７ａ〜２７ｉが配設されてお
り、エッジビット線１６はＮＭＯＳ２７ａ〜２７ｄのソ
ース・ドレイン間を介して出力線１２ａ〜１２ｄに接続
されている。以下、入力線１１ａ〜１１ｄはＮＭＯＳ２
７ｅ〜２７ｈのソース・ドレイン間を介して出力線１２
ｅ〜１２ｈに接続されている。そして、入力線１１ｅは
ＮＭＯＳ２７ｉのソース・ドレイン間を介してキャリー
アウト線１４に接続されている。 【００２１】次に本実施例の作用について図３も参照し
て説明するに、この構成により実施可能な命令の種類に
ついて以下に簡単に説明し、それらの命令のそれぞれに
対応する動作内容について説明する。 【００２２】シフタ制御線１５の７ビットのデータと対
応するシフト量とは、次のように設定されている。な
お、この場合において、７ビットのデータは、そのＭＳ
Ｂがシフタ制御線１５ａに与えられ、ＬＳＢがシフタ制
御線１５ｇに与えられるように各ビットデータがシフタ
制御線１５ａ〜１５ｇに与えられるように対応付けられ
ている。 【００２３】 （ａ）「１００００００」…スルー（０ビットシフト） （ｂ）「０１０００００」…ＬＳＢ方向へ１ビットシフト （ｃ）「００１００００」…ＬＳＢ方向へ２ビットシフト （ｄ）「０００１０００」…ＬＳＢ方向へ４ビットシフト （ｅ）「００００１００」…ＭＳＢ方向へ１ビットシフト （ｆ）「０００００１０」…ＭＳＢ方向へ２ビットシフト （ｇ）「００００００１」…ＭＳＢ方向へ４ビットシフト 【００２４】また、前述したように、エッジビット制御
線１８に与える２ビットのデータに応じてエッジビット
線１６から出力されるデータは下記のようになる。 「００」…入力線１１ｈ（ＭＳＢ）のデータ 「０１」…入力線１１ａ（ＬＳＢ）のデータ 「１０」…キャリーイン線１９のデータ 「１１」…グランドのデータ「０」 【００２５】そして、上記したシフタ制御線１５へのシ
フタ制御データ（ａ）〜（ｇ）とエッジビット制御線１
８へのエッジビット制御データ〜との組み合わせに
より、次に示すような命令を実行可能とされている。 【００２６】 （１）ＬＳＢ方向へ１ビットローテート …（ｂ）＆ （２）ＬＳＢ方向へ１ビットシフト，キャリー挿入 …（ｂ）＆ （３）ＬＳＢ方向へ１ビットシフト，ゼロ拡張 …（ｂ）＆ （４）ＬＳＢ方向へ１ビットシフト，符号拡張 …（ｂ）＆ （５）ＬＳＢ方向へ２ビットシフト，ゼロ拡張 …（ｃ）＆ （６）ＬＳＢ方向へ２ビットシフト，符号拡張 …（ｃ）＆ （７）ＬＳＢ方向へ４ビットシフト，ゼロ拡張 …（ｄ）＆ （８）ＬＳＢ方向へ４ビットシフト，符号拡張 …（ｄ）＆ （９）スルー（０ビットシフト） …（ａ） （10）ＭＳＢ方向へ１ビットローテート …（ｅ）＆ （11）ＭＳＢ方向へ１ビットシフト，キャリー挿入 …（ｅ）＆ （12）ＭＳＢ方向へ１ビットシフト，ゼロ挿入 …（ｅ）＆ （13）ＭＳＢ方向へ２ビットシフト，ゼロ挿入 …（ｆ）＆ （14）ＭＳＢ方向へ４ビットシフト，ゼロ挿入 …（ｇ）＆ なお、上述の場合に、（９）のスルーでは、エッジビッ
ト制御データ〜に無関係に実行されるようになって
いる。 【００２７】さて、上述の場合において、まず、シフタ
制御線１５ａ〜１５ｇに与えられるシフタ制御データ
（ａ）〜（ｇ）のそれぞれについて説明する。この場
合、７ビットのシフタ制御データ（ａ）〜（ｇ）の各ビ
ットのデータのうち、ＭＳＢからＬＳＢに至る各ビット
データはシフタ制御線１５ａから１５ｇに対応してそれ
ぞれ与えられるようになっている。 【００２８】シフタ制御データ（ａ）は、ＭＳＢデータ
のみ「１」つまりシフタ制御線１５ａにのみ「１」が与
えられ、他のビットデータに対応するシフタ制御線１５
ｂ〜１５ｇにはすべて「０」が与えられるから、カラム
２１のＮＭＯＳ２１ａ〜２１ｈをオンさせる。以下、シ
フタ制御データ（ｂ）〜（ｇ）はそれぞれ順次「１」の
データが下位のビットに移動すると共に、他のビットデ
ータはすべて「０」となっているので、各シフタ制御デ
ータ（ｂ）〜（ｇ）はそれぞれシフタ制御線１５ｂ〜１
５ｇにのみ「１」のデータを与えるようになり、したが
って各シフタ制御データ（ｂ）〜（ｇ）に対応してそれ
ぞれカラム２２〜２７のＮＭＯＳ２２ａ〜２２ｉ，…，
２７ａ〜２７ｉがオンされるようになっている。 【００２９】この場合、シフタ制御データ（ａ）が与え
られたときには、入力線１１ａ〜１１ｈに与えられてい
る各データはＮＭＯＳ２１ａ〜２１ｈのソース・ドレイ
ン間を介して出力線１２ａ〜１２ｈに出力されるように
なる。つまり、入力された被シフトデータがそのまま出
力されるのである。したがって、この場合には、エッジ
ビット線１６に与えられるデータには無関係に出力線１
２ａ〜１２ｈのデータはすべて決まるので、上述の
（９）に対応する「スルー」の命令を実行したことにな
る。 【００３０】シフタ制御データ（ｂ）が与えられたとき
には、被シフトデータのうちの入力線１１ａに与えられ
るデータはＮＭＯＳ２２ａのソース・ドレイン間を介し
てキャリーアウト線１４に出力され、以下、入力線１１
ｂ〜１１ｈに与えられるデータはＮＭＯＳ２２ｂ〜２２
ｈを介して出力線１２ａ〜１２ｇに出力される。そし
て、エッジビット線１６に与えられたデータはＮＭＯＳ
２２ｉを介して出力線１２ｈに出力されるようになる。
この結果、被シフトデータは、ＬＳＢ方向に１ビットシ
フトされたデータとして出力されることになる。 【００３１】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ｈのデータは被シフトデータのＭＳ
Ｂデータが出力されるので、上述の（４）の「ＬＳＢ方
向への１ビットシフト＋符号拡張」が行われたことにな
る。また、エッジビット線１６に与えられるデータが被
シフトデータのＬＳＢデータである場合には、出力線１
２ｈにＬＳＢデータが出力されることから、結果とし
て、上述の（１）の「ＬＳＢ方向へ１ビットローテー
ト」を実行したことになる。 【００３２】また、エッジビット線１６に与えられてい
るデータがキャリーデータである場合には、出力線１２
ｈにキャリーデータが出力されるので、上述の（２）の
「ＬＳＢ方向へ１ビットシフト＋キャリー挿入」が実行
されたことになる。そして、エッジビット線１６に与え
られているデータがグランドレベル「０」である場合に
は、出力線１２ｈには「０」が出力されるので、上述の
（３）の「ＬＳＢ方向へ１ビットシフト＋ゼロ拡張」が
行われたことになる。 【００３３】シフタ制御データ（ｃ）が与えられたとき
には、被シフトデータのうちの入力線１１ｂに与えられ
るデータはＮＭＯＳ２３ａのソース・ドレイン間を介し
てキャリーアウト線１４に出力され、以下、入力線１１
ｃ〜１１ｈに与えられるデータはＮＭＯＳ２３ｂ〜２３
ｇを介して出力線１２ａ〜１２ｆに出力される。そし
て、エッジビット線１６に与えられたデータはＮＭＯＳ
２３ｈ，２３ｉを介して出力線１２ｇ，１２ｈに出力さ
れるようになる。この結果、被シフトデータは、ＬＳＢ
方向に２ビットシフトされたデータとして出力されるこ
とになる。 【００３４】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ｇおよび１２ｈのデータは被シフト
データのＭＳＢデータが出力されるので、上述の（６）
の「ＬＳＢ方向への２ビットシフト＋符号拡張」が行わ
れたことになる。また、エッジビット線１６に与えられ
るデータがグランドレベル「０」である場合には、出力
線１２ｇおよび１２ｈに「０」が出力されることにな
り、結果として、上述の（５）の「ＬＳＢ方向へ２ビッ
トシフト＋ゼロ拡張」を実行したことになる。 【００３５】同様にして、シフタ制御データ（ｄ）が与
えられたときには、被シフトデータのうちの入力線１１
ｄに与えられるデータはＮＭＯＳ２４ａのソース・ドレ
イン間を介してキャリーアウト線１４に出力され、以
下、入力線１１ｅ〜１１ｈに与えられるデータはＮＭＯ
Ｓ２４ｂ〜２４ｅを介して出力線１２ａ〜１２ｄに出力
される。そして、エッジビット線１６に与えられたデー
タはＮＭＯＳ２４ｆ〜２４ｉを介して出力線１２ｅ〜１
２ｈに出力されるようになる。この結果、被シフトデー
タは、ＬＳＢ方向に４ビットシフトされたデータとして
出力されることになる。 【００３６】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ｅ〜１２ｈのデータは被シフトデー
タのＭＳＢデータが出力されるので、上述の（８）の
「ＬＳＢ方向への４ビットシフト＋符号拡張」が行われ
たことになる。また、エッジビット線１６に与えられる
データがグランドレベル「０」である場合には、出力線
１２ｅ〜１２ｈに「０」が出力されることになり、結果
として、上述の（７）の「ＬＳＢ方向へ４ビットシフト
＋ゼロ拡張」を実行したことになる。 【００３７】次に、シフタ制御データ（ｅ）が与えられ
たときには、エッジビット線１６に与えられるデータは
ＮＭＯＳ２５ａのソース・ドレイン間を介して出力線１
２ａに出力され、被シフトデータのうちの入力線１１ａ
〜１１ｇに与えられるデータはそれぞれＮＭＯＳ２５ｂ
〜２５ｈのソース・ドレイン間を介して出力線１２ｂ〜
１２ｈに出力され、入力線１１ｈに与えられるデータは
ＮＭＯＳ２５ｉを介してキャリーアウト線１４に出力さ
れるようになる。この結果、被シフトデータは、ＭＳＢ
方向に１ビットシフトされたデータとして出力されるこ
とになる。 【００３８】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ａのデータは被シフトデータのＭＳ
Ｂデータが出力されるので、上述の（10）の「ＭＳＢ方
向への１ビットローテート」が行われたことになる。ま
た、エッジビット線１６に与えられているデータがキャ
リーデータである場合には、出力線１２ａにキャリーデ
ータが出力されるので、上述の（11）の「ＭＳＢ方向へ
１ビットシフト＋キャリー挿入」が実行されたことにな
る。そして、エッジビット線１６に与えられているデー
タがグランドレベル「０」である場合には、出力線１２
ａには「０」が出力されるので、上述の（12）の「ＭＳ
Ｂ方向へ１ビットシフト＋ゼロ挿入」が行われたことに
なる。 【００３９】シフタ制御データ（ｆ）が与えられたとき
には、エッジビット線１６に与えられるデータはＮＭＯ
Ｓ２６ａ，２６ｂのソース・ドレイン間を介して出力線
１２ａ，１２ｂに出力され、被シフトデータのうちの入
力線１１ａ〜１１ｆに与えられるデータはそれぞれＮＭ
ＯＳ２６ｃ〜２６ｈのソース・ドレイン間を介して出力
線１２ｃ〜１２ｈに出力され、入力線１１ｇに与えられ
るデータはＮＭＯＳ２６ｉを介してキャリーアウト線１
４に出力されるようになる。この結果、被シフトデータ
は、ＭＳＢ方向に２ビットシフトされたデータとして出
力されることになる。 【００４０】そして、この場合には、エッジビット線１
６に与えられているデータがグランドレベル「０」であ
るから、出力線１２ａ，１２ｂには「０」が出力される
ので、上述の（13）の「ＭＳＢ方向へ２ビットシフト＋
ゼロ挿入」が行われたことになる。 【００４１】そして、シフタ制御データ（ｇ）が与えら
れたときには、エッジビット線１６に与えられるデータ
はＮＭＯＳ２７ａ〜２７ｄのソース・ドレイン間を介し
て出力線１２ａ〜１２ｄに出力され、被シフトデータの
うちの入力線１１ａ〜１１ｄに与えられるデータはそれ
ぞれＮＭＯＳ２７ｅ〜２７ｈのソース・ドレイン間を介
して出力線１２ｅ〜１２ｈに出力され、入力線１１ｅに
与えられるデータはＮＭＯＳ２７ｉを介してキャリーア
ウト線１４に出力されるようになる。この結果、被シフ
トデータは、ＭＳＢ方向に４ビットシフトされたデータ
として出力されることになる。 【００４２】そして、この場合には、エッジビット線１
６に与えられているデータがグランドレベル「０」であ
るから、出力線１２ａ〜１２ｄには「０」が出力される
ので、上述の（14）の「ＭＳＢ方向へ４ビットシフト＋
ゼロ挿入」が行われたことになる。 【００４３】このような本実施例によれば、エッジビッ
ト生成回路１７によりエッジビット線を介してデータを
シフタアレイ１３に与える構成とすることにより、１４
個の命令（１）〜（１４）に対応して７個のカラム２１
〜２７を設けるだけでバレルシフタの機能に符号拡張等
の多種の機能を付加した構成とすることができ、省スペ
ース，小形化が図れることから集積回路を構成する場合
にもチップ面積の小形化に貢献することができるように
なる。 【００４４】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形また拡張できる。カラム２
１〜２７は必要に応じて選択的に設けても良いし、これ
らに加えて他の命令に対応するカラムを付加した構成と
しても良い。ＮＭＯＳに代えて、アナログスイッチある
いは組み合わせ回路によりシフタアレイを構成すること
もできる。８ビットで示したが、任意のビット数のもの
を構成することができる。
体集積回路において、データパスなどに組み込まれるバ
レルシフタに関する。 【０００２】 【発明が解決しようとする課題】この種のものとして
は、例えば、特公平７−３６５３号公報に示されるよう
なものがある。すなわち、このものは、図４に示すよう
に、シフトした際の空きビットを「０」にするゼロ拡張
機能のみを有するバレルシフタであるシフタアレイ１
と、その入力部と出力部それぞれにデータを反転するこ
とができる入力反転器２，出力反転器３を有する構成と
されている。そして、被シフトデータのＭＳＢ（最上位
ビット）が入力反転器２と出力反転器３のそれぞれに制
御線として入力される構成となっている。 【０００３】このようなバレルシフタにおいては、被シ
フトデータが正の数の場合には、被シフトデータのＭＳ
Ｂは「０」であり、それを受ける入力反転器２と出力反
転器３は、被シフトデータに対してデータの反転を行わ
ない。シフタアレイ１は被シフトデータをシフトした際
の空きビットをゼロ拡張するので、全体としての出力
は、正の符号を拡張したことになる。 【０００４】これに対して、逆に、被シフトデータが負
の数である場合には、被シフトデータのＭＳＢが「１」
であり、それを受ける入力反転器２と出力反転器３とは
被シフトデータに対してデータ反転処理を行う。シフタ
アレイ１が被シフトデータをシフトした際の空きビット
をゼロ拡張し、先の出力反転器３で被シフトデータを反
転するため、全体としての出力は負の符号「１」を拡張
したことになるのである。 【０００５】しかしながら、上述のようなシフタでは、
シフタアレイ１の前後に入力反転器２および出力反転器
３を設ける必要があるために回路規模が増大する。ま
た、信号の伝達時に多数のゲートを通過することによる
処理スピードの低下を招き、全体としての処理能力が低
下する不具合がある。 【０００６】本発明は、上記事情に鑑みてなされたもの
で、その目的は、符号拡張機能を有する構成でありなが
ら１サイクルで命令を実行でき、しかも高速且つ小形化
が可能なバレルシフタを提供することにある。 【０００７】 【課題を解決するための手段】請求項１のようにしたの
で、被シフトデータに対する命令を実行する際には、シ
フタ制御線にその命令に対応した１ビットのデータを与
えると、対応するカラムのデータ変換素子のみを動作さ
せるようになり、同時に、そのときの命令の内容に対応
して入力線に与えられている被シフトデータのうちのＭ
ＳＢデータ，ＬＳＢデータおよび拡張データのうちの対
応するデータが選択されてエッジビット線に出力されて
いるので、これによって、シフト動作に伴って発生する
空きビットにエッジビット線から与えられたデータが付
されたシフトデータとして出力線に得ることができるよ
うになる。そして、これによって、１サイクルでその命
令を実行できるようになると共に、シフトに伴う符号拡
張やゼロ拡張等の複数の機能をそれぞれに対応したカラ
ムを設けることなく、兼用した構成とすることができる
ようになり、高速且つ小形化を図ることができるように
なる。 【０００８】 【発明の実施の形態】以下、本発明を８ビットのバレル
シフタに適用した場合の一実施例について図１〜図３を
参照しながら説明する。なお、以下の電気的構成につい
ては、図示はしないが、半導体チップにＩＣ（集積回
路）として形成された回路を示しており、これらは、通
常の半導体製造プロセスを経て作製されるものである。 【０００９】図２は全体構成を示すもので、８本の入力
線１１ａ〜１１ｈ（図１参照）は、８ビットのデータの
各ビットに対応して設けられており、これらは、入力線
１１ａがＬＳＢ（最下位ビット；０ビット目）に対応
し、入力線１１ｈがＭＳＢ（最上位ビット；７ビット
目）に対応し、他の入力線１１ｂ〜１１ｇは中間のビッ
トに対応している。 【００１０】８本の出力線１２ａ〜１２ｈ（図１参照）
は、上述の入力線１１ａ〜１１ｈのそれぞれに対応して
設けられており、それぞれ対をなすように構成されてい
る。そして、入力線１１ａ〜１１ｈと出力線１２ａ〜１
２ｈとの間には、命令に対応して設けられたシフタアレ
イ１３（図１，図３参照）が配設されている。出力線１
２ａ〜１２ｈとは別に、キャリーアウト１４が出力線の
ひとつとして導出されている。また、シフタアレイ１３
には、７ビットのデータが各ビットに対応して入力され
るシフタ制御線１５ａ〜１５ｇが接続されていると共
に、１ビットのエッジビット線１６が接続されている。 【００１１】エッジビット生成手段としてのエッジビッ
ト生成回路１７は、入力端子に与えられている４つのビ
ットデータに対して、エッジビット制御線１８に与えら
れている２ビットのデータに応じて対応するデータを選
択してエッジビット線１６に出力するものである。エッ
ジビット生成回路１７の４つの入力端子のうちの２つに
は、前述の入力線１１ａ〜１１ｈのうちのＬＳＢおよび
ＭＳＢに相当する入力線１１ａおよび１１ｈがそれぞれ
接続され、他の２つの入力端子にはキャリーイン線１９
およびグランド２０がそれぞれ接続されている。 【００１２】そして、エッジビット生成回路１７は、エ
ッジビット制御線１８に与えられる４種類の２ビットの
データ「００」，「０１」，「１０」，「１１」に対し
て、次のようにデータをエッジビット線１６に出力する
ようになっている。 「００」…入力線１１ｈ（ＭＳＢ）のデータを出力 「０１」…入力線１１ａ（ＬＳＢ）のデータを出力 「１０」…キャリーイン線１９のデータを出力 「１１」…グランドのデータ「０」を出力 【００１３】図１はシフタアレイ１３の電気的構成を示
すもので、７個のカラム２１〜２７が配設されている。
カラム２１〜２７は、それぞれ「スルー」，「ＬＳＢ方
向へ１ビットシフト」，「ＬＳＢ方向へ２ビットシフ
ト」，「ＬＳＢ方向へ４ビットシフト」，「ＭＳＢ方向
へ１ビットシフト」，「ＭＳＢ方向へ２ビットシフ
ト」，「ＭＳＢ方向へ４ビットシフト」のカラムとして
構成されている。 【００１４】まず、「スルー」のカラム２１において
は、データ変換素子としての８個のＮＭＯＳトランジス
タ（Ｎチャンネル形ＭＯＳＦＥＴ；以下、単にＮＭＯＳ
と称する）２１ａ〜２１ｈがそれぞれ入力線１１ａ〜１
１ｈと出力線１２ａ〜１２ｈとの間に接続されている。 【００１５】「ＬＳＢへ１ビットシフト」のカラム２２
では、９個のＮＭＯＳ２２ａ〜２２ｉが配設されてお
り、ＬＳＢ（第０ビット）の入力線１１ａがＮＭＯＳ２
２ａのソース・ドレイン間を介してキャリーアウト線１
４に接続され、以下、入力線１１ｂ〜１１ｈがそれぞれ
ＮＭＯＳ２２ｂ〜２２ｈのソース・ドレイン間を介して
出力線１２ａ〜１２ｇに接続され、エッジビット線１６
はＮＭＯＳ２２ｉを介して出力線１２ｈに接続されてい
る。 【００１６】「ＬＳＢへ２ビットシフト」のカラム２３
では、９個のＮＭＯＳ２３ａ〜２３ｉが配設されてお
り、第１ビットの入力線１１ｂがＮＭＯＳ２３ａのソー
ス・ドレイン間を介してキャリーアウト線１４に接続さ
れ、以下、入力線１１ｃ〜１１ｈがそれぞれＮＭＯＳ２
３ａ〜２３ｇのソース・ドレイン間を介して出力線１２
ａ〜１２ｆに接続され、エッジビット線１６はＮＭＯＳ
２３ｈおよび２３ｉを介して出力線１２ｇ，１２ｈに接
続されている。 【００１７】「ＬＳＢへ４ビットシフト」のカラム２４
では、９個のＮＭＯＳ２４ａ〜２４ｉが配設されてお
り、第３ビットの入力線１１ｄがＮＭＯＳ２４ａのソー
ス・ドレイン間を介してキャリーアウト線１４に接続さ
れ、入力線１１ｅ〜１１ｈがＮＭＯＳ２４ｂ〜２４ｅの
ソース・ドレイン間を介して出力線１２ａ〜１２ｄに接
続されている。そして、エッジビット線１６は、ＮＭＯ
Ｓ２４ｆ〜２４ｉのソース・ドレイン間を介して出力線
１２ｅ〜１２ｈに接続されている。 【００１８】「ＭＳＢへ１ビットシフト」のカラム２５
では、９個のＮＭＯＳ２５ａ〜２５ｉが配設されてお
り、エッジビット線１６はＮＭＯＳ２５ａのソース・ド
レイン間を介して出力線１２ａに接続され、以下、入力
線１１ａ〜１１ｇがＮＭＯＳ２５ｂ〜２５ｈのソース・
ドレイン間を介して出力線１２ｂ〜１２ｈに接続されて
いる。そして、入力線１１ｈはＮＭＯＳ２５ｉのソース
・ドレイン間を介してキャリーアウト線１４に接続され
ている。 【００１９】「ＭＳＢへ２ビットシフト」のカラム２６
では、９個のＮＭＯＳ２６ａ〜２６ｉが配設されてお
り、エッジビット線１６はＮＭＯＳ２６ａ，２６ｂのソ
ース・ドレイン間を介して出力線１２ａおよび１２ｂに
接続されている。以下、入力線１１ａ〜１１ｆはＮＭＯ
Ｓ２６ｃ〜２６ｈのソース・ドレイン間を介して出力線
１２ｃ〜１２ｈに接続されている。そして、入力線１１
ｇはＮＭＯＳ２６ｉのソース・ドレイン間を介してキャ
リーアウト線１４に接続されている。 【００２０】「ＭＳＢへ４ビットシフト」のカラム２７
では、９個のＮＭＯＳ２７ａ〜２７ｉが配設されてお
り、エッジビット線１６はＮＭＯＳ２７ａ〜２７ｄのソ
ース・ドレイン間を介して出力線１２ａ〜１２ｄに接続
されている。以下、入力線１１ａ〜１１ｄはＮＭＯＳ２
７ｅ〜２７ｈのソース・ドレイン間を介して出力線１２
ｅ〜１２ｈに接続されている。そして、入力線１１ｅは
ＮＭＯＳ２７ｉのソース・ドレイン間を介してキャリー
アウト線１４に接続されている。 【００２１】次に本実施例の作用について図３も参照し
て説明するに、この構成により実施可能な命令の種類に
ついて以下に簡単に説明し、それらの命令のそれぞれに
対応する動作内容について説明する。 【００２２】シフタ制御線１５の７ビットのデータと対
応するシフト量とは、次のように設定されている。な
お、この場合において、７ビットのデータは、そのＭＳ
Ｂがシフタ制御線１５ａに与えられ、ＬＳＢがシフタ制
御線１５ｇに与えられるように各ビットデータがシフタ
制御線１５ａ〜１５ｇに与えられるように対応付けられ
ている。 【００２３】 （ａ）「１００００００」…スルー（０ビットシフト） （ｂ）「０１０００００」…ＬＳＢ方向へ１ビットシフト （ｃ）「００１００００」…ＬＳＢ方向へ２ビットシフト （ｄ）「０００１０００」…ＬＳＢ方向へ４ビットシフト （ｅ）「００００１００」…ＭＳＢ方向へ１ビットシフト （ｆ）「０００００１０」…ＭＳＢ方向へ２ビットシフト （ｇ）「００００００１」…ＭＳＢ方向へ４ビットシフト 【００２４】また、前述したように、エッジビット制御
線１８に与える２ビットのデータに応じてエッジビット
線１６から出力されるデータは下記のようになる。 「００」…入力線１１ｈ（ＭＳＢ）のデータ 「０１」…入力線１１ａ（ＬＳＢ）のデータ 「１０」…キャリーイン線１９のデータ 「１１」…グランドのデータ「０」 【００２５】そして、上記したシフタ制御線１５へのシ
フタ制御データ（ａ）〜（ｇ）とエッジビット制御線１
８へのエッジビット制御データ〜との組み合わせに
より、次に示すような命令を実行可能とされている。 【００２６】 （１）ＬＳＢ方向へ１ビットローテート …（ｂ）＆ （２）ＬＳＢ方向へ１ビットシフト，キャリー挿入 …（ｂ）＆ （３）ＬＳＢ方向へ１ビットシフト，ゼロ拡張 …（ｂ）＆ （４）ＬＳＢ方向へ１ビットシフト，符号拡張 …（ｂ）＆ （５）ＬＳＢ方向へ２ビットシフト，ゼロ拡張 …（ｃ）＆ （６）ＬＳＢ方向へ２ビットシフト，符号拡張 …（ｃ）＆ （７）ＬＳＢ方向へ４ビットシフト，ゼロ拡張 …（ｄ）＆ （８）ＬＳＢ方向へ４ビットシフト，符号拡張 …（ｄ）＆ （９）スルー（０ビットシフト） …（ａ） （10）ＭＳＢ方向へ１ビットローテート …（ｅ）＆ （11）ＭＳＢ方向へ１ビットシフト，キャリー挿入 …（ｅ）＆ （12）ＭＳＢ方向へ１ビットシフト，ゼロ挿入 …（ｅ）＆ （13）ＭＳＢ方向へ２ビットシフト，ゼロ挿入 …（ｆ）＆ （14）ＭＳＢ方向へ４ビットシフト，ゼロ挿入 …（ｇ）＆ なお、上述の場合に、（９）のスルーでは、エッジビッ
ト制御データ〜に無関係に実行されるようになって
いる。 【００２７】さて、上述の場合において、まず、シフタ
制御線１５ａ〜１５ｇに与えられるシフタ制御データ
（ａ）〜（ｇ）のそれぞれについて説明する。この場
合、７ビットのシフタ制御データ（ａ）〜（ｇ）の各ビ
ットのデータのうち、ＭＳＢからＬＳＢに至る各ビット
データはシフタ制御線１５ａから１５ｇに対応してそれ
ぞれ与えられるようになっている。 【００２８】シフタ制御データ（ａ）は、ＭＳＢデータ
のみ「１」つまりシフタ制御線１５ａにのみ「１」が与
えられ、他のビットデータに対応するシフタ制御線１５
ｂ〜１５ｇにはすべて「０」が与えられるから、カラム
２１のＮＭＯＳ２１ａ〜２１ｈをオンさせる。以下、シ
フタ制御データ（ｂ）〜（ｇ）はそれぞれ順次「１」の
データが下位のビットに移動すると共に、他のビットデ
ータはすべて「０」となっているので、各シフタ制御デ
ータ（ｂ）〜（ｇ）はそれぞれシフタ制御線１５ｂ〜１
５ｇにのみ「１」のデータを与えるようになり、したが
って各シフタ制御データ（ｂ）〜（ｇ）に対応してそれ
ぞれカラム２２〜２７のＮＭＯＳ２２ａ〜２２ｉ，…，
２７ａ〜２７ｉがオンされるようになっている。 【００２９】この場合、シフタ制御データ（ａ）が与え
られたときには、入力線１１ａ〜１１ｈに与えられてい
る各データはＮＭＯＳ２１ａ〜２１ｈのソース・ドレイ
ン間を介して出力線１２ａ〜１２ｈに出力されるように
なる。つまり、入力された被シフトデータがそのまま出
力されるのである。したがって、この場合には、エッジ
ビット線１６に与えられるデータには無関係に出力線１
２ａ〜１２ｈのデータはすべて決まるので、上述の
（９）に対応する「スルー」の命令を実行したことにな
る。 【００３０】シフタ制御データ（ｂ）が与えられたとき
には、被シフトデータのうちの入力線１１ａに与えられ
るデータはＮＭＯＳ２２ａのソース・ドレイン間を介し
てキャリーアウト線１４に出力され、以下、入力線１１
ｂ〜１１ｈに与えられるデータはＮＭＯＳ２２ｂ〜２２
ｈを介して出力線１２ａ〜１２ｇに出力される。そし
て、エッジビット線１６に与えられたデータはＮＭＯＳ
２２ｉを介して出力線１２ｈに出力されるようになる。
この結果、被シフトデータは、ＬＳＢ方向に１ビットシ
フトされたデータとして出力されることになる。 【００３１】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ｈのデータは被シフトデータのＭＳ
Ｂデータが出力されるので、上述の（４）の「ＬＳＢ方
向への１ビットシフト＋符号拡張」が行われたことにな
る。また、エッジビット線１６に与えられるデータが被
シフトデータのＬＳＢデータである場合には、出力線１
２ｈにＬＳＢデータが出力されることから、結果とし
て、上述の（１）の「ＬＳＢ方向へ１ビットローテー
ト」を実行したことになる。 【００３２】また、エッジビット線１６に与えられてい
るデータがキャリーデータである場合には、出力線１２
ｈにキャリーデータが出力されるので、上述の（２）の
「ＬＳＢ方向へ１ビットシフト＋キャリー挿入」が実行
されたことになる。そして、エッジビット線１６に与え
られているデータがグランドレベル「０」である場合に
は、出力線１２ｈには「０」が出力されるので、上述の
（３）の「ＬＳＢ方向へ１ビットシフト＋ゼロ拡張」が
行われたことになる。 【００３３】シフタ制御データ（ｃ）が与えられたとき
には、被シフトデータのうちの入力線１１ｂに与えられ
るデータはＮＭＯＳ２３ａのソース・ドレイン間を介し
てキャリーアウト線１４に出力され、以下、入力線１１
ｃ〜１１ｈに与えられるデータはＮＭＯＳ２３ｂ〜２３
ｇを介して出力線１２ａ〜１２ｆに出力される。そし
て、エッジビット線１６に与えられたデータはＮＭＯＳ
２３ｈ，２３ｉを介して出力線１２ｇ，１２ｈに出力さ
れるようになる。この結果、被シフトデータは、ＬＳＢ
方向に２ビットシフトされたデータとして出力されるこ
とになる。 【００３４】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ｇおよび１２ｈのデータは被シフト
データのＭＳＢデータが出力されるので、上述の（６）
の「ＬＳＢ方向への２ビットシフト＋符号拡張」が行わ
れたことになる。また、エッジビット線１６に与えられ
るデータがグランドレベル「０」である場合には、出力
線１２ｇおよび１２ｈに「０」が出力されることにな
り、結果として、上述の（５）の「ＬＳＢ方向へ２ビッ
トシフト＋ゼロ拡張」を実行したことになる。 【００３５】同様にして、シフタ制御データ（ｄ）が与
えられたときには、被シフトデータのうちの入力線１１
ｄに与えられるデータはＮＭＯＳ２４ａのソース・ドレ
イン間を介してキャリーアウト線１４に出力され、以
下、入力線１１ｅ〜１１ｈに与えられるデータはＮＭＯ
Ｓ２４ｂ〜２４ｅを介して出力線１２ａ〜１２ｄに出力
される。そして、エッジビット線１６に与えられたデー
タはＮＭＯＳ２４ｆ〜２４ｉを介して出力線１２ｅ〜１
２ｈに出力されるようになる。この結果、被シフトデー
タは、ＬＳＢ方向に４ビットシフトされたデータとして
出力されることになる。 【００３６】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ｅ〜１２ｈのデータは被シフトデー
タのＭＳＢデータが出力されるので、上述の（８）の
「ＬＳＢ方向への４ビットシフト＋符号拡張」が行われ
たことになる。また、エッジビット線１６に与えられる
データがグランドレベル「０」である場合には、出力線
１２ｅ〜１２ｈに「０」が出力されることになり、結果
として、上述の（７）の「ＬＳＢ方向へ４ビットシフト
＋ゼロ拡張」を実行したことになる。 【００３７】次に、シフタ制御データ（ｅ）が与えられ
たときには、エッジビット線１６に与えられるデータは
ＮＭＯＳ２５ａのソース・ドレイン間を介して出力線１
２ａに出力され、被シフトデータのうちの入力線１１ａ
〜１１ｇに与えられるデータはそれぞれＮＭＯＳ２５ｂ
〜２５ｈのソース・ドレイン間を介して出力線１２ｂ〜
１２ｈに出力され、入力線１１ｈに与えられるデータは
ＮＭＯＳ２５ｉを介してキャリーアウト線１４に出力さ
れるようになる。この結果、被シフトデータは、ＭＳＢ
方向に１ビットシフトされたデータとして出力されるこ
とになる。 【００３８】この場合、エッジビット線１６に与えられ
ているデータが被シフトデータのＭＳＢデータである場
合には、出力線１２ａのデータは被シフトデータのＭＳ
Ｂデータが出力されるので、上述の（10）の「ＭＳＢ方
向への１ビットローテート」が行われたことになる。ま
た、エッジビット線１６に与えられているデータがキャ
リーデータである場合には、出力線１２ａにキャリーデ
ータが出力されるので、上述の（11）の「ＭＳＢ方向へ
１ビットシフト＋キャリー挿入」が実行されたことにな
る。そして、エッジビット線１６に与えられているデー
タがグランドレベル「０」である場合には、出力線１２
ａには「０」が出力されるので、上述の（12）の「ＭＳ
Ｂ方向へ１ビットシフト＋ゼロ挿入」が行われたことに
なる。 【００３９】シフタ制御データ（ｆ）が与えられたとき
には、エッジビット線１６に与えられるデータはＮＭＯ
Ｓ２６ａ，２６ｂのソース・ドレイン間を介して出力線
１２ａ，１２ｂに出力され、被シフトデータのうちの入
力線１１ａ〜１１ｆに与えられるデータはそれぞれＮＭ
ＯＳ２６ｃ〜２６ｈのソース・ドレイン間を介して出力
線１２ｃ〜１２ｈに出力され、入力線１１ｇに与えられ
るデータはＮＭＯＳ２６ｉを介してキャリーアウト線１
４に出力されるようになる。この結果、被シフトデータ
は、ＭＳＢ方向に２ビットシフトされたデータとして出
力されることになる。 【００４０】そして、この場合には、エッジビット線１
６に与えられているデータがグランドレベル「０」であ
るから、出力線１２ａ，１２ｂには「０」が出力される
ので、上述の（13）の「ＭＳＢ方向へ２ビットシフト＋
ゼロ挿入」が行われたことになる。 【００４１】そして、シフタ制御データ（ｇ）が与えら
れたときには、エッジビット線１６に与えられるデータ
はＮＭＯＳ２７ａ〜２７ｄのソース・ドレイン間を介し
て出力線１２ａ〜１２ｄに出力され、被シフトデータの
うちの入力線１１ａ〜１１ｄに与えられるデータはそれ
ぞれＮＭＯＳ２７ｅ〜２７ｈのソース・ドレイン間を介
して出力線１２ｅ〜１２ｈに出力され、入力線１１ｅに
与えられるデータはＮＭＯＳ２７ｉを介してキャリーア
ウト線１４に出力されるようになる。この結果、被シフ
トデータは、ＭＳＢ方向に４ビットシフトされたデータ
として出力されることになる。 【００４２】そして、この場合には、エッジビット線１
６に与えられているデータがグランドレベル「０」であ
るから、出力線１２ａ〜１２ｄには「０」が出力される
ので、上述の（14）の「ＭＳＢ方向へ４ビットシフト＋
ゼロ挿入」が行われたことになる。 【００４３】このような本実施例によれば、エッジビッ
ト生成回路１７によりエッジビット線を介してデータを
シフタアレイ１３に与える構成とすることにより、１４
個の命令（１）〜（１４）に対応して７個のカラム２１
〜２７を設けるだけでバレルシフタの機能に符号拡張等
の多種の機能を付加した構成とすることができ、省スペ
ース，小形化が図れることから集積回路を構成する場合
にもチップ面積の小形化に貢献することができるように
なる。 【００４４】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形また拡張できる。カラム２
１〜２７は必要に応じて選択的に設けても良いし、これ
らに加えて他の命令に対応するカラムを付加した構成と
しても良い。ＮＭＯＳに代えて、アナログスイッチある
いは組み合わせ回路によりシフタアレイを構成すること
もできる。８ビットで示したが、任意のビット数のもの
を構成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すシフタアレイの電気的
構成図 【図２】全体構成のブロック図 【図３】カラムの構成図 【図４】従来例を示す図２相当図 【符号の説明】 １１ａ〜１１ｈは入力線、１２ａ〜１２ｈは出力線、１
３はシフタアレイ、１４はキャリーアウト線、１５ａ〜
１５ｇはシフタ制御線、１６はエッジビット線、１７は
エッジビット生成回路（エッジビット生成手段）、１８
はエッジビット制御線、１９はキャリーイン線、２０は
グランド、２１〜２７はカラム、２１ａ〜２１ｈ，２２
ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉ，２５ａ
〜２５ｉ，２６ａ〜２６ｉ，２７ａ〜２７ｉはＮＭＯＳ
トランジスタ（データ変換素子）である。
構成図 【図２】全体構成のブロック図 【図３】カラムの構成図 【図４】従来例を示す図２相当図 【符号の説明】 １１ａ〜１１ｈは入力線、１２ａ〜１２ｈは出力線、１
３はシフタアレイ、１４はキャリーアウト線、１５ａ〜
１５ｇはシフタ制御線、１６はエッジビット線、１７は
エッジビット生成回路（エッジビット生成手段）、１８
はエッジビット制御線、１９はキャリーイン線、２０は
グランド、２１〜２７はカラム、２１ａ〜２１ｈ，２２
ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉ，２５ａ
〜２５ｉ，２６ａ〜２６ｉ，２７ａ〜２７ｉはＮＭＯＳ
トランジスタ（データ変換素子）である。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−21011（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数ビットデータに対応可能な複数の入
力線と、 これら複数の入力線のそれぞれと対をなすように同数だ
け設けられた複数の出力線と、 前記複数の入力線に与えられる被シフトデータのうちの
ＭＳＢ（最上位ビット）およびＬＳＢ（最下位ビット）
に与えられるデータが入力されると共に拡張データが入
力され、エッジビット制御線に与えられる制御データに
応じて前記ＭＳＢ，ＬＳＢデータあるいは拡張データの
いずれかを選択的にエッジビット線に出力するエッジビ
ット生成手段と、 前記対をなす入力線および出力線の間にそれぞれ対応し
てデータ変換素子が設けられると共に前記エッジビット
生成手段から前記エッジビット線を介してデータが与え
られる構成で、シフタ制御線を介して与えられるデータ
に応じてそれぞれ命令に対応したシフト動作を行う複数
のカラムとを備え、 前記複数のカラムのうちには、シフト動作のひとつとし
て符号拡張を行うように構成されたカラムを備え、その
カラムは、前記シフタ制御線に与えられる命令のデータ
および前記エッジビット線に与えられるデータに応じ
て、シフトを行うと共に符号拡張を行って前記出力線に
出力するように前記データ変換素子が接続されているこ
とを特徴とするバレルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32764595A JP3477963B2 (ja) | 1995-12-15 | 1995-12-15 | バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32764595A JP3477963B2 (ja) | 1995-12-15 | 1995-12-15 | バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167079A JPH09167079A (ja) | 1997-06-24 |
| JP3477963B2 true JP3477963B2 (ja) | 2003-12-10 |
Family
ID=18201375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32764595A Expired - Fee Related JP3477963B2 (ja) | 1995-12-15 | 1995-12-15 | バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3477963B2 (ja) |
-
1995
- 1995-12-15 JP JP32764595A patent/JP3477963B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09167079A (ja) | 1997-06-24 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
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