KR900004024A - 반도체 논리회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도(a) 및 제 1 도(b)는 본 발명에 다른 반도체논리회로의 실시예
제 2도 (a)는 제 1도 (a),(b)에 도시된 각 멀티플렉서의 상세도. 제 2 도 (b)는 제 1 도 (a),(b)에 도시된 각 클럭제어형 인버터의 상세도.
제 3 도는 종래 기술에 다른 논리회로의구성도.
Claims (5)
- 각 P채널트랜지스터 및 N채널트랜지스터의 소오스끼리와 드레인끼리가 접속되어 다수의 CMOS전송게이트 쌍(200~214, 300~322, 400~426, 500~520, 700~717, 900~911)이 구성되고, 이들 전송게이트쌍(200~214, 300~322, 400~426, 500~520, 700~717, 900~911)이 직렬로 접속되어 적어도 1개의 단이 구성되며, 이 단에는 상기 전송게이트 쌍의 소오스전극에 그 출력단자가 접속되면서 그 입력단자가 서로 접속된 클릭제어형 인버터(600~605,800~804)가 배치된 것을 특징으로 하는 반도체논리회로.
- 제 1항에 잇어서, 확장할 비트수를 표시하는 신호(EX4~EX16)를 기초로 상기 전송게이트(200~214, 300~322, 400~426, 500~520, 700~717, 900~911)쌍 및 클릭제어형 인버터(600~605, 800~804)가 제어됨으로써 입력비트데이터의 비트확장이 행해지도록 된 것을 특징으로 하는 반도체논리회로.
- 제 2항에 있어서, 상기 입력비트데이터는 4비트, 8비트 및 16비트이고 이들 중 어느 것이든 비트길이를 32비트데이터로 확장하도록 된 것을 특징으로 하는 반도체논리회로.
- 각 P채널트랜지스터 및 N채널트랜지스터으 소오스끼리와 드레인끼리가 접속되어 다수의 CMOS전송게이트쌍(200~214, 300~322, 400~426, 500~520, 700~717, 900~911)이 구성되고, 이들 전송게이트쌍(200~214, 300~322, 400~426, 500~520, 700~717, 900~911)이 확장할 비트수에 따라 직렬로 접속되어 각 단에 배치됨과 더불어 특정단의 전송 게이트의 소오스전극에 그 출력단자가 접속되면서 그 입력단자가 서로 접속된 다수의 클릭제어형 인버터(600~604, 800~804)가 구비되어, 상기 확정할 비트수를 표시하는 신호(EX4,EX8,EX16)에 따라서 상기 전송게이(200~214, 300~322, 400~426, 500~520, 700~717, 900~911)쌍 및 클럭세어형 인버터(600~604, 800~804)를 제어해서 입력비트데이터의 비트확장을 행하도록 된 것을 특징으로 하는 반도체논리회로.
- 제 4항에 있어서, 상기 입력비트데이터는 4비트 및 16비트이고 이들 중 어는 것이든 비트길이를 32비트데이터로 확장하도록 된 것을 특징으로 하는 반도체논리회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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