KR860009419A - 집적 전자 다중 회로 - Google Patents

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KR860009419A
KR860009419A KR1019860003415A KR860003415A KR860009419A KR 860009419 A KR860009419 A KR 860009419A KR 1019860003415 A KR1019860003415 A KR 1019860003415A KR 860003415 A KR860003415 A KR 860003415A KR 860009419 A KR860009419 A KR 860009419A
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크리티엔 마테우스 길라우메스 펜닝즈 레오나르두스
요셉푸스 마리아 빈드리크 헨드리쿠스
테우니스 반 잔텐 아드리아누스
Original Assignee
엔. 브이. 필립스 글로아이람펜파브리켄
이반 밀러 레르너
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
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Abstract

내용 없음

Description

집적 전자 다중 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 다중 회로도.
제3도는 신호 도표.
제4도는 본 발명의 실시예에 사용되는 플립-플롭 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 비디오 메모리 필드 20 : 다중 회로
118, 120, 122 : 플립-플롭 회로 128 : 마스터부
130 : 종속부 138 : 반전 회로

Claims (9)

  1. N(N＞1) 데이터 입력과, 다중화된 신호에 대한 데이터 출력과, 클럭 신호를 수신하는 클럭 입력과, 시작 신호를 수신하는 시작 입력을 포함하며, 2진 시작 신호의 제1상태의 발생후에 클럭 신호의 제어하에 데이터 입력상의 데이터가 데이터 출력상에 연속 발생되는 집적 전자 다중 회로에 있어서, 다중 회로가 마스터부와 종속부를 각각 갖는 N플립-플롭의 종속연결을 구비하는 시프트 레지스터를 구비하며, n째(1≤n≤N) 플립-플롭 회로의 마스터부는 시작 신호의 제1상태와 클럭 신호의 제1상태의 수신에 따라 n째 데이터 입력상의 데이터에 대응하는 2진 상태를 취하며, 반면에 n째 플립-플롭의 종속부는 n+1째 데이터 입력상으 LEP이터에 대응하는 2진 상태를 동시에 취하며, n째 플립-플롭의 종속부외에 N째 플립-플롭의 상태는 똑같이 유지되며, 그것의 출력이 데이터 출력에 연결되는 것을 특징으로 하는 집적 전자 다중 회로.
  2. 제1항에 있어서, 제1플립-플롭 회로의 마스터부가 시작신호의 제2상태와 클럭 신호의 제1상태의 수신에 따라 제1,2진상태를 취하는 것을 특징으로 하는 집적 전자 다중회로.
  3. 제1 또는 2항에 있어서, 모든 플립-플롭 회로가 연합 데이터 입력상의 데이터에 대응하는 상태를 취한 후에 시작 신호가 제2상태를 취하고, 클럭 신호의 N-1 연속 제1상태동안 시작신호가 제2상태로 유지되는 것을 특징으로 하는 집적 전자 다중 회로.
  4. 제1,2 또는 3항에 있어서, N플립-플롭 회로의 종속부는 물론 마스터부가 똑같은 클럭 신호를 수신하는 것을 특징으로 하는 집적 전자 다중 회로.
  5. 제3 또는 4항에 있어서, N째 플립-플롭 회로의 종속부를 제외하고 마스터부와 종속부가 적재신호를 수신하는 적재 입력을 포함하며, m째(1≤m≤N) 플립-플롭 회로의 종속부와 (m+1)째 플립-플롭 회로의 마스터부 적재 입력은 똑같은 적재신호를 수신하며, 시작 신호가 제1상태에 있으며 n째 플립-플롭 회로의 마스터부가 n째 데이터상의 데이터의 응답하는 것을 표시하는 n째 적재신호의 제1상태가 제1상태에서 제2 2진 상태로 스위치 되는 것을 특징으로 하는 집적 전자 다중 회로.
  6. 제5항에 있어서, n째 적재 신호가 시작 신호를 수신하는 제1입력과 n째 데이터 입력상의 데이터를 수신하는 제2입력을 구비한 n째 NOR-게이트에 의해 발생되는 것을 특징으로 하는 집적 전자 다중 회로.
  7. 제5 또는 6항에 있어서, 적어도 하나의 플립-플롭 회로가 제1, 제2, 제3 및 제4 인버팅 회로를 구비하며, 그것의 각각이 제1 및 제2공급 입력과, 입력 및 출력을 포함하며, 제1공급 입력이 제1공급 단자에 연결되어 있고, 제1인버팅 회로의 입력이 마스터부에 있는 제2인버팅 회로의 출력에 연결되어 있으며, 제2인버팅 회로의 입력이 마스터부에 있는 제1인버팅 회로의 출력에 연결되어 있고, 제2공급 입력이 제2공급 단자에 연결되어 있으며, 제1 및 제2와 제3 및 제4 절연 게이트 전계 효과 트렌지스터(IGFET)의 채널의 제1 및 제2 직렬 연결은 제1 및 제2 인버팅 회로의 출력을 제2 공급 터미널에 각각 연결시키며, 제2 및 제4 IGFET의 게이트가 클럭 신호를 수신하는 반면 제1 및 제3 IGFET의 게이트는 플립-플롭 회로에 대한 입력으로서 작동하며, 제5 IGFET의 채널이 제3 IGFET의 채널과 병렬로 연결되어 있고, 제5 IGFET의 게이트는 마스터부의 적재 입력을 구성하며, 제3 인버팅 회로의 출력이 종속부에 있는 제4 인버팅 회로의 입력에 연결되어 있고, 제4 인버팅 회로의 출력이 종속부에 있는 제3 인버팅 회로의 입력에 연결되어 있으며, 제6 및 7과 제8 및 9 IGFET의 채널의 제1 및 제2 병렬 연결은 제3 및 제4 인버팅 회로의 제2 공급 입력을 제2 공급 단자에 연결시키며, 제7 및 제8 IGFET의 게이트가 클럭 신호를 수신하고, 제6 및 제9 IGFET의 게이트가 제2 및 제1 인버팅 회로의 출력에 각각 연결되어 있으며, 제10 IGFET의 채널이 출력과 제4 인버팅 회로의 제2 공급 입력 사이에 연결되어 있으며, 그것의 게이트가 플립-플롭 회로의 출력을 구성하는 것을 특징으로 하는 집적 전자 다중 회로.
  8. 집적 전자 회로가 선행항중에 임의 한 항과 같은 다중 회로를 구비하는 것을 특징으로 하는 집적 전자 다중 회로.
  9. 제8항에 있어서, 데이터 입력이 똑같은 기판상에 집적된 메모리의 메모리 필드의 데이터 출력에 연결되어 있는 것을 특징으로 하는 집적 전자 다중 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860003415A 1985-05-03 1986-05-01 집적 전자 다중 회로 KR940009333B1 (ko)

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NL8501256 1985-05-03

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KR940009333B1 KR940009333B1 (ko) 1994-10-06

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CA1255824A (en) 1989-06-13
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