DE2543023C3

DE2543023C3 - Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern

Info

Publication number: DE2543023C3
Application number: DE2543023A
Authority: DE
Inventors: Dr.rer.nat. Ernst 8000 München Göttler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-09-26
Filing date: 1975-09-26
Publication date: 1981-07-09
Also published as: DE2543023A1; DE2543023B2; GB1567473A; FR2326007A1; US4094009A; NL7610534A

Description

Die Erfindung bezieht sich auf eine Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern gemäß dem Oberbegriff des Hauptanspruches.

Ladungsverschiebespeicher, die unter anderem vielfach als CCD-(Charge Coupled Devices-)Speicher bezeichnet werden, sind z. B. aus dem Aufsatz »Charge Coupled Semiconductor Devices« in »The Bell System Technical Journal«, VoI. 49, April 1970, Seiten 587-593 bekannt Bei Mehrphasen-CCD-Bausteinen sind zum Speichern eines Informationsbits mindestens zwei Speicherelektroden nötig, wobei sich das Informationsbit zu einem Zeitpunkt jeweils unter einer dieser Elektroden befindet Beim Weiterschieben wird das Informationsbit unter eine zweite, nicht besetzte Speicherelektrode verschoben.

Auf den Bausteinen sind die Speicherstelien in Form von Schieberegistern seriell hintereinander angeordnet und die einzelnen Schieberegister untereinander in unterschiedlicher Weise verbunden. Dabei sind zunächst zwei Grundschaltungen denkbar: In der einen verläuft der Datentransfer immer in einer Richtung, z. B. von links nach rechts, dies bedingt jedoch große Leitungslängen beim Ketten der Schieberegister entweder parallel zu den Kanälen mit den Speicherstellen oder um das Speicherfeld herum. Die andere Grundschaltung bedeutet einen Zick-Zack-Betrieb. Hier werden die aneinander grenzenden Enden der Schieberegister unmittelbar miteinander verbunden, so daß der Datentransfer in einem Schieberegister z, B. von links nach rechts und im darunterliegenden von rechts nach links verläuft. Dies aber erfordert ein Überkreuzen der Taktleitungen zwischen benachbarten Schieberegistern, d.h. die eigentliche Speicherfläche ist bei konstanter Bausteingröße geringer.

Diese topographischen Nachteile in Verbindung mit den Leitungsproblemen der Takttreiber haben zu einer anderen Struktur, der sogenannten Serien-Parallel-Serien-(SPS-)Anordnung geführt, die eine höhere Speicherdichte erlaubt. Sie ist unter anderem in »The journal of Vacuum Science and Technology«, Vol. 9, No. 4, 1972, Seiten 1166-1180, insbesondere in Kap. XII beschrieben und in F i g. 22 dargestellt.

Bei dieser bekannten Anordnung enthält ein CCD-Baustein je ein Eingabe- und ein Ausgabe-Schieberegister mit je drei Elektroden pro Bit und dementsprechend drei Takten. Diese Takte bestimmen die Datenrate des Bausteines. In den Schieberegistern werden die Daten seriell transportiert. Das eigentliche Speicherfeld enthält so viele parallele Schieberegister

wie die Ein- bzw. Ausgabe-Schieberegister Speicherstellen besitzen. Aus dem seriellen Eingaberegister werden die Daten parallel in das Speicherfeld übernommen und damit parallel bis zum Ausgabeschieberegister verschoben. Dadurch fallen Überkreuzungen von Taktleitungen fort, die bei einer Zick-Zack-Anordnung in bezug auf die Transferrichtung unvermeidlich sind.

Das auch hier durchweg angewandte Mehrphasenprinzip mit mindestens zwei Elektroden pro Bit ist räumlich jedoch sehr aufwendig. Man hat daher nach Wegen gesucht, eine Struktur mit einer Elektrode pro Bit, ein sogenanntes E/B-Pnnzip zu verwirklichen. Dies läßt sich annähernd durch eine Leerstelle in jedem Schieberegister erreichen, in die die jeweils davorstehende Information übertragen wird. ]e Schieberegister kann hier während einer Taktperiode nur ein Informationsbit verschoben werden. Die Leerstelle wandert dabei in entgegengesetzter Richtung wie die Information durch das Schieberegister.

Diese Anordnung hat jedoch den Nachteil, daß jede Speicherstelie durch einen individuellen Takt angesteuert werden muß. Das ist darauf zurückzuführen, daß ein vielfacher Umlauf der Leerstelle durch alle Speicherstellen des Schieberegisters erforderlich ist, bis ein beliebiges Informationsbit an der Schreib-Lesestation angekommen ist

Eine Lösung, mit der die Zahl der individuellen Taktleitungen bei Anwendung des £Xß-Prinzips zu verringern ist, ist aus »IEEE International Solid State Circuits Conference 1973«, Seiten 136, 137 und 210 bekannt. Dort ist ein MuItiplex-£/ß-Prinzip beschrieben, bei dem die homologen Speicherstellen der parallel zwischen Eingang und Ausgang liegenden Schieberegister zyklisch vertauscht angesteuert werden. Die notwendigen Taktleitungen sind diagonal durch das Speicherfeld geführt und werden daher mehrfach ausgenutzt Dabei tritt jedoch der Nachteil auf, daß entweder auf jeder Seite des Speicherfeldes ein eigener Taktgenerator erforderlich ist oder aber die Taktleitungen um das üpeicherfeld herumgeführt werden müssen, was jedoch bei zunehmender Länge des Schieberegisters wegen eines zu großen Platzbedarfs der Taktleitungen nicht realisierbar ist

Es bietet sich aber auch an, das Multiplex •E'ß-Prinzip in der Art zu realisieren, daß die parallelen Schieberegisterketten auf dem CCD-Baustein räumlich jeweils um eine Bitstelle verschoben angeordnet sind. Wenn man dann die Taktleitungen durch die einander parak'elliegenden Speicherstellen senkrecht zu den Schieberegistern hindurchzieht und itv jeder Zeile der Schieberegisterkette eine Leerstelle vorsieht, dann können die individuelle*! Takte verringert werden. Es ist leicht vorstellbar, daß dies eine Mischform zwischen dem reinen Mehrphascn-Prinzip und dem f/B-Prinzip ist

Diese Anordnung hat daher den Nachteil, daß nicht genutzte Bausteinflächen entstehen, die um so größer werden, je länger die einzelnen Schieberegister in der Kette werden, d. h. je konsequenter das E/B-Pr\nz\p angewendet wird bzw. je weniger Leerstellen auf die Speichefstellen in jeder Spalte des Speicherfeldes verteilt werden. Ein anderer Nachteil besteht darin, daß hier nur quadratische Speicherfeldanordnungen realisierbar sind, wenn man eine geschlossene Schleife auf dem Baustein verwirklichen will. Aus diesen Gründen wird die Realisierung des Multiplex-E/B-Prinzips in der beschriebenen Art nicht für günstig gehalten.

Zusammenfassend ist J jher festzustellen: Herkömm

liehe Bausteine von CCD-Speichern, die nach dem Mehrphasen-Prinzip aufgebaut sind, benötigen zum Speichern eines Informationsbits mindestens zwei Speicherelektroden, wobei sich zu einem Zeitpunkt die - Information unter einer dieser Elektroden befindet Durch Einführung des E/B- Prinzips kann die Speicherdichte auf dem Baustein z. B. im Gegensatz zum Zweiphasen-Prinzip nahezu verdoppelt werden, da dann zum Speichern eines Informationsbits nur noch

ι ο eine Elektrode benötigt wird. Allerdings ist zusäulich im Schieberegister noch eine Leerstelle erforderlich, die beim Verschieben die davorstehende Information aufnimmt. Das E/B-Pnnzip erfordert für jede einzelne Elektrode eines Schieberegisters einen eigenen Takt

ι- Durch den Platzbedarf der Taktleitungen wird der Platzgewinn, der sich aus dem £7ß-Prinzip an sich ergibt wieder zunichte gemacht

In dem älteren Patent 24 30 349 ist eine Serien-Parallel-Serienspeicheranordnung mit einem Eingabe- und einem. Ausgaberegister beschrieben, wobei zwischen den beiden seriell ein- bzw. ;<islesbaren Registern weitere vertikale Speicher angeordnet sind. Dabei ist jeweils einem ungeradzahligen Transistor des Ein- und Ausgaberegisters ein vertikaler Speicher

>^ mit π Speicherstellen zugeordnet Der Taktgenerator ist dabei ebenfalls als Schieberegister ausgebildet

Aufgabe der vorliegenden Erfindung ist es, eine Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern der eingangs genannten Art zu schaf-

^o fen, deren Aufbau das f/S-Prinzip bei gleichzeitiger Erhöhung der Speicherdichte mit Erfolg einzusetzen gestattet ohne daß wegen der benötigten individuellen Takte der Flächenvorteil wieder verloren geht

Bei einer Speicheranordnung mit Bausteinen aus

\s Ladungsverschiebespeichern der eingangs genannten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß 2 m Schieberegister mit η Speicherstellen das Speicherfeld (E/B-REG) bilden, und daß das als Taktgenerator (TG) ausgebildete Schieberegister (T-REG) über Schalttransistoren (5TnI) angeschaltet ist.

Der Platzbedarf für diese Takterzeugung ist von %'ergleichbarer Größe wie der Platzbedarf für einen herkömmlichen Treiber einer SPS-Anordnung, da bei einem Takt nur die Kapazität einer Taktelektrode umzuladen ist. Deshalb stellt der Fläcnenbedarf der Treiber und auch ihre Verlustleistung kein großes Problem mehr dar, so daß die parallel angeordneten, nach dem £/ö-Prinzip aufgebauten Schieberegister z. B.

ohne weiteres mit einer Frequenz von 10 MHz oder mehr betrieben werden können. Man kann also davon ausgehen, daß die Speicherdichte auf einem erfindungsgemäß ausgebildeten Speicherbaustein gegenüber einer herkömmlichen SPS-Anordnung, die nach dem Zwei phasen-Prinzip arbeitet, um 100% erhöht ist und trotzdem bei niedriger Verlustleistung ein«; für diesen Speichertyp ausreichende Datenratc ermöglicht Weiterbildungen der Erfindung sind in Unteransprüchen näher gekennzeichnet.

Ausführungsbeiifjiele der Erfindung sind zu deren Erläuterung im folgenden näher beschrieben. Dabei zeigt

Fig. 1 das Blockschaltbild eines Speicherbausteines mit einem Serien-Parallel-Serien-Speicherfeld, das nach

ι>λ dem Elektrode-pro-Bit-Prinzip arbeitet und durch einen, ein Schieberegister enthaltenden Taktgeber angesteuert wird,

F i g. 2 und F i g. 3 zwei Ausführungsformen für eine

Speicherstelle in einem CCD-Takt-Schieberegister,

Fig. 4 das Prinzipschaltbild für einen Taktgenerator mit einem als CCD-Baustein aufgebauten Taktschieberegister, der das Speicherfeld mit den nach dem E/B-Prinzip arbeitenden Schieberegistern ansteuert,

F i g. 5 eine Speicherstelle eines 4-Phasen-Schieberegisters in MOS-Technik,

F i g. 6 ein Diagramm der bei diesem Schieberegister benötigten nicht überlappenden Takte,

F i g. 7 das Prinzipschaltbild für einen Taktgenerator zum Ansteuern eines f/ß-Speicherfeldes, der aus 4-Phasen-MOS-Schieberegistern aufgebaut ist und

F i g. 8 das Blockschaltbild für einen Speicherbaustein, in dem das Speicherfeld in mehrere, in diesem Fall vier Serien-Parallel-Serien-Anordnungen aufgeteilt ist.

Fig. I zeigt einen integrierten Speicherbaustein, beispielsweise CCD-Baustein mit einer Serien-Parallel-Serien-(SPS-)Anordnung, in der zwischen einem Eingabe-Schiebcrc'istsr E-RECJ und **in'^liTi

Ausgabe-Schieberegister A-REG ein Speicherfeld E/B-REC aus einer Mehrzahl von Schieberegistern angeordnet ist. Enthalten das Eingabe-Schieberegister E-RECJ und das Ausgabe-Schieberegister A-REG jeweils m Speicherstellen, so liegen in dem Speicherfeld E/B-REG 2m Schieberegister parallel nebeneinander, die jeweils einer Speicherelektrode des Eingabe- bzw. des Ausgabe-Schieberegisters zugeordnet sind. Wenn diese jeweils η Speicherelektroden aufweisen, und nach dem sogenannten Elektrode-pro-Bit-(£/ß-)Prinzip arbeiten, so sind zum parallelen Verschieben der Informationsbits im Speicherfeld η individuelle Takte erforderlich.

Diese Takte werden den einzelnen homologen Speicherstellen der Schieberegister des Speicherfeldes E/B-REG über Taktleitungen 7*1 bis Tn aus einem Taktgeber TG zugeführt. Wie noch näher zu erläutern sein wird, enthält dieser Taktgeber TG selbst ein Schieberegister T-REG, das wie das Eingangs-Schieberegister E-REG bzw. das Ausgangs-Schieberegister A-REG als CCD-Baustein oder als Mehrphasen-Schieberegister in MOS-Technik ausgebildet sein kann. Im ersten Fall werden diese drei Schieberegister seriell im Zweiphasen-Betrieb betrieben und benötigen daher tür die Ansteuerung einer Speicherzelle zwei Takte, die ihnen über Taktleitungen Φ 1 und Φ 2 zugeführt werden.

Der Speicherbaustein enthält darüber hinaus eine Verstärkerstation VS, die am Eingang des Eingabe-Schieberegisters E-REG angeordnet ist. Diese Verstärkerstation dient als Lese/Schreib- und as sogenannte »Refresh«-Station. Für diesen Zweck ist der Eingang dieser Verstärkerstation VS mit dem Ausgang des Ausgabe-Schieberegisters A-REG verbunden, weist darüber hinaus einen Anschluß DI/DA auf, aber den die Daten seriell ein- bzw. ausgegeben werder und besitzt einen Steuersignaleingang L/S zum Zuführen von l.ese- bzw. Schreibsteuersignalen.

Auf dem Speicherbaustein ist weiterhin in herkömmlicher Weise eine Bausteinsteuereinheit SS enthalten, die hier aus diesem Grunde nicht näher erläutert wird. Ihr wird über eine Taktleitung Φ ein Generalta'kt zugeführt, aus dem die auf den Taktleitungen Φ 1 und Φ 2 ausgegebenen Takte abgeleitet werden. Darüber hinaus enthält sie Eingänge, die mit CS bzw. CE bezeichnet sind, über die ihr ein aus Adressensignalen abgeleitetes Auswahlsignal bzw. ein Freigabesignal für den Speicherbaustein zugeführt werden.

Es wurde bereits angedeutet, daß der Taktgenerator TG selbst ein n-stelliges Schieberegister T-REG enthält.

In den F i g. 2 und 3 sind zwei Beispiele gezeigt, wie die Speicherstellen dieses Schieberegisters aufgebaut sein können. Das Schieberegister T-REG arbeitet nach dem Zweiphasen-Prinzip, jeder Speicherstelle sind daher für den Informationstransport zwei Taktleitungen Φ 1 und Φ 2 zuzuführen, die abwechselnd an Betriebsspannung gelegt sind. Die Ausbildung eines Schieberegisters nach diesen beiden Ausfuhrungsformen ist aus einem Aufsatz in »IEEE Journal of Solid-State Circuits«, Oct. 1973, Seiten 388 bis 391 bereits bekannt und hier daher nur noch zusammenfassend erläutert.

Das Schieberegister ist auf einem p-Substrat aufgebaut und enthält in der Kanalzone eine SiOrSchicht. die auf ihrer Oberseite aufeinanderfolgende, mit den Taktleitungen Φ 1 bzw. Φ 2 verbundene Speicherelektroden aus Aluminium Al und Polysilizium enthält. Schließlich ist unterhalb des Aluminium-Teiles Al der Speicherelektrode an der Oberfläche des p-Substrats ein n-!ei!endes Diffusionsgibi·*· angpordnet. Dir*?* ist seinerseits an die Steuerelektrode eines Schalttransistors ST angeschlossen, so daß eine Ladung im Diffusionsgebiet den Schalttransistor .97" leitend steuert.

F i g. 3 zeigt eine zweite Ausfühningsform für den Aufbau des Taktregisters T-REG als CCD-Baustein. Im Gegensatz zu der bereits beschriebenen Ausführungsform sind hier die Diffusionsgebiete unterhalb des Siliziu^r.^s-Teiles der Elektroden angeordnet. Diese Anordnung ist zwar technologisch schwieriger, hätte aber den Vorteil, daß der Ausgang über den Schalttransistor ST nur während eines Taktes gültig wäre.

Da die Wirkungsweise einer derartigen CCD-Anordnung im einzelnen bekannt ist, wird nachfolgend sofort das anhand von F i g. 4 dargestellte Blockschaltbild für die Taktsteuerung mit einem CCD-Schieberegister beschrieben. Dort ist das Takt-Schieberegister T-REG als Block dargestellt, in dem die Schieberichtung durch einen Pfeil angegeben ist. Am Ausgang des Takt-Schieberegisters T-REG ist ein Verstärker angeordnet, der als »Refreshw-Slation VR dient und dessen Ausgang über eine Schleifenleitung SL mit dem Eingang des ι aKt-scnieDeregisters F-REG verbunden ist. Schiieoiich sind noch schematisch die beiden Taktleitungen Φ 1 bzw. Φ 2 angegeben.

Die in Fig. 2 bzw. Fig. 3 dargestellten Anschlüsse der Diffusionsgebiete sind hier mit 1 bis η bezeichnet. Zwei aufeinanderfolgende Ausgänge liegen jeweils an den Steuerelektroden zweier im Gegentakt geschalteter Schalttransistoren, z. B. STti bzw. S7"12. Der erste der beiden im Gegentakt betriebenen Schalttran'wtoren ST11 liegt mit seinen gesteuerten Elektroden an Betriebsspannung Ub bzw. an einer Taktleitung 7"1,der zweite Schalttransistor ST12 andererseits liegt mit seinen gesteuerten Elektroden an der Taktleitung Ti bzw. an Masse M.

Zwischen jedem der Ausgänge 1 bis π des Takt-Schieberegisters T-REG und einer der zugeordneten Taktleitungen Tl bis Tn ist ein derartiges Paar von im Gegentakt geschalteten Schalttransistoren angeordnet. Wenn das dem Ausgang 1 zugeordnete Diffusionsgebiet im Takt-Schieberegister T-REG die umlaufende Ladung aufnimmt, dann wird dadurch der angeschlossene Schalttransistor STIl leitend gesteuert und damit die Taktleitung Tl an Betriebsspannung Ub gelegt Nach einer Taktzeit ist die im Takt-Schieberegister T-REG umlaufende Ladung im anschließenden Diffusionsgebiet so daß die beiden angeschlossenen Schalt-

transistoren STM bzw. ST2\ angesteuert werden. Der eine Schalttransistor entlädt die Taktleitung Ti, während der andere gleichzeitig an die benachbarte zweiteTak(leiti<ng T2die Betriebsspannung Ub\egt. So schaltet eine einzelne im Takt-Schieberegister T-REC umlaufende Ladung über die Schalttransistoren nacheinander die verschiedenen Taktleitungen Ti bis Tndes Spe^herfeldes E/B-REG an die Versorgungsspannung Ub. Gleichzeitig wird immer die vorherige Taktleitung über die zugehörige Gegentaktstufe entladen.

Der aus dem Takt-Schieberegister TREG und den In Schalttransistoren STn 1 bzw. STn 2 bestehende Taktgeber ist von vergleichbarer Größe wie der Treibertransistor, der den Takt für ein Speicherfeld in einer herkömmlichen SPS-Anordnung mit Mehrphasen-Betrieb liefert, so daß der Flächengewinn, der sich aus der Anwendung des E/B-Prinzips im Speicherfeld ergibt, voll erhalten bleibt. Der geringe Flächenbedarf dieser Taki.geberanordnung ist unter anderem darauf zurückzuführen, daß bei einem Takt nur die Kapazität einer Taktelektrode umzuladen ist. Daher stellt die Größe der Schalttransistoren und auch die Verlustleistung kein großes Problem dar. Das bedeutet weiterhin, daß die Schieberegister im Speicherfeld E/B-REG mit einer hohen Schiebefrequenz, beispielsweise mehr als 10 MHz, betrieben werden können, d.h. die Leerstelle mit dieser Frequenz umläuft.

Von der Struktur her ist die beschriebene Takterzeugung für das Speicherfeld E/B-REG zwar bestechend, da eine einheitliche Technologie verwendet wird. Diese Terhnologie stellt aber an die Fertigungstechnik sehr hone Anforderungen. Es ist daher heute noch vorzuziehen, für das Speicherfeld E/B-REG etwas einfacher aufgebaute CCD-Bausteine zu verwenden, die fertigungstechnisch durchaus beherrschbar sind, und die Takterzeugung in einer anderen Schaltungstechnik zu realisieren. Dafür bietet sich die MOS-Technik an. die heute bereits so weit ausgereift ist, daß Schaltungen in dieser Technik rechnerunterstützt entworfen werden können. Hier wird man den Taktgenerator TG in Form eines MOS-Schieberegisters realisieren.

In Fig. 5 ist die Speicherstelle eines Vier-Phasen-

KioUaroflirlerr Mim&t·* λΙΙ* Ate Λ·\ ft"» ■· r*oo>r>n a«

ist. Derartige Schieberegister sind ζ. B. aus »The Electronic Engineer« März 1970. Seiten 59 bis 73 in allen Details bekannt, so daß Fig. 5 hier nur kurz erläutert wird. Die Speicherstelle besteht aus zwei Inverterstufen, die aus jeweils drei hintereinandergeschalteten. zwischen Betriebsspannung Ubund Masse Mangeordneten MOS-Transistoren Qi, Q 2. Q5 bzw. Q 3. Q 4 und Q 6 bestehen. Die Steuerelektrode des ersten an Masse M liegenden MOS-Transistors Q 5 bildet den Eingang E und der Verbindungspunkt zwischen Drain und Source der beiden hintereinandergeschalteten MOS-Transistoren Q 3 und (?4 des zweiten Inverters den Ausgang A der Speicherstelle. Ebenso bildet die Steuerelektrode des dritten MOS-Transistors Q 6 des zweiten Inverters dessen Eingang, der an Drain und Source der beiden getakteten MOS-Transistoren Q\ bzw. Q 2 des ersten Inverters angeschlossen ist Jeweils zwei MOS-Transistoren Q1 und Q 2 bzw. Q 3 und Q 4 der beiden Inverter werden die Takte Φ 11. Φ 21, Φ 31 bzw. Φ 41 zugeführt.

Die Phasenlage dieser Takte ist in F i g. 6 in einem Diagramm wiedergegeben. Daraus ist zu erkennen, daß dieses MOS-Schieberegister mit nicht überlappenden Takten gesteuert wird, dies ist erforderlich, um die Betriebsspannung Ub nicht zeitweilig unmittelbar an Masse M zu legen.

Zur Taktzeit Φ 11 wird die Gatekapazität des dritten MOS-Transistors ζ) 6 im zweiten Inverter über den leitend gesteuerten ersten MOS-Transistor Qi des ersten Inverters aufgeladen und zur Taktzeit Φ 21 über den leitend gesteuerten zweiten MOS-Transistor Q 2 wieder entladen, wenn die Gatekapazität des dritten Transistors Q5 im ersten Inverter ebenfalls aufgeladen ist. Ist dieser Eingang Eder Speicherstelle jedoch nicht angesteuert, so bleibt auch der dritte Transistor Q% im

ίο zweiten Inverter leitend. Zur Taktzeit Φ 31 wird die hier nicht mehr dargestellte, an den Ausgang A angeschaltete Gateelektrode der nächsten Speicherstelle über den ersten MOS-Transistor Q3 des zweiten Inverters geladen und zur Taktzeit Φ 41 über die beiden MOS-Transistoren ζ)4 und (?6 entladen, wenn letzterer leitend gesteuert ist. In F i g. 5 ist noch angedeutet, daß der Ausgang dieser Speicherstelle an die Steuerelektrode eines Steuertransistors STangeschlossen ist, der den Treiber für eine Taktleitung Ti bildet und dessen Drain

an einem Takt Φ 3Ϊ angeschlossen ist.

In F i g. 7 ist eine Anordnung dargestellt, bei der dem Speicherfeld FJBREG ein Taktgenerator TG in MOS-Technik zugeordnet ist. Wie ein Vergleich von Fig. 5 mit Fig. 7 zeigt, ist das zur Anpassung an das

is Raster im Speicherfeld E/B-REG zu dessen bsiden Seiten mit je einer Hälfte angeordnete Vier-Phasen-MOS-Schiebcregister aus den anhand der F i g. 5 näher erläuterten Speicherstellen aufgebaut. Die aufeinanderfolgenden Zeilen des Speicherfeldes E/B-REG werden von unten nach oben betrachtet abwechselnd von rechts und von links über die Taktleitungen 77 mit Schiebeimpulsen versorgt. Dies geschieht dadurch, daß in jeder Hälfte des MOS-Schieberegisters je eine singuläre »I« von Speicherstelle zu Speichcrstelle transportiert wird.

is Um dies im richtigen Zeitrastcr durchzuführen, arbeiten beide Hälften des MOS-Schieberegisters um eine halbe Taklperiode phasenverschoben. An der anhand der Fig. 5 erläuterten prinzipiellen Wirkungsweise ändert sich dadurch jedoch nichts.

Um nun sämtliche Informationsbits dieser beschriebenen Speicheranordnungen einmal an der in Fig. : dargestellten Verstärkerstation VS in einem Refresh-7..M.... .._r.-i,„:-...r:;u-~- :,. -;- ~'.^—,z'.:~zT U~!n*jf der Leerzeile in den parallelen Schieberegistern des Speicherfeldes E/B-REG notwendig. Derselbe Fall gilt natürlich ebenfalls für den Zugriff zu einem bestimmten Informationsbit bei Lese- bzw. Schreibvorgängen, die auch über diese Verstärkerstation durchgeführt werden.

Man kann diese Zeit für einen Refresh-Zyklus bzw.

-<■■■ die mittlere Zugriffszeit verkürzen, wenn man eine Speicheranordnung gemäß der Darstellung in Fig.8 wählt. Dort ist das Speicherfeld in vier Speicherbereiche aufgeteilt, die jeweils eine SPS-Anordnung der bisher beschriebenen Art. allerdings mit kleinerer Kapazität.

enthalten. Jeder dieser Speicherbereiche E/B-REG 1 bis E/B-REG 4 besitzt ein eigenes Eingangs- und Ausgangs-Schieberegister E-REG bzw. A-REG. Das Ausgangs-Schieberegister und das Eingangs-Schieberegister untereinanderliegender Speicherbereiche sind dabei mit-

f>o einander verbunden. Andererseits sind die Taktleitungen Π bis Tn durch die nebeneinanderliegenden Speicherbereiche durchgezogen.

Auch bei einer Aufteilung des Speicherfeldes in mehrere Speicherbereiche wird die Takterzeugung nur

'-< aus einem einzigen Taktgenerator TG aufgebaut Wie in F i g. 8 angedeutet ist, laufen im steuernden Takt-Schieberegister T-REG dabei an mehreren Stellen Ladungen um, und zwar genau im Abstand der Länge eines

Speicherbereiches, jeweils eine Ladung ist für die Takterzeugung aller nebeneinanderliegenden Speicherbereiche zuständig. In diesem Beispiel sind mit A, B, C und D vier Steuertransistoren nach Fig. 8 bzw. vier Gegenlaklslufen nach Fig.4 bezeichnet. Bei als Beispiel gewählten untereinanderliegenden Speicherbereichen sind zu einem bestimmten Zeitpunkt immer nur zwei dieser TakiMtifen, hier beispielsweise A und C, durchgeschaltet. Diese Aufteilung des Speicherfeldes in mehrere Speicherbereiche ist in ihrem zusätzlichen Platzhedarf, der durch die Auftrennung entsteht, gering. Wie leicht einzusehen ist, hängt die Verkürzung der mittleren Zugriffszeit dieser Anordnung von der Art der Aufteilung und der Größe der einzelnen Speicherbereiche ab. Es ist ohne weiteres einzusehen, daß die Zugriffszeit und auch die benötigte Zeit für einen Refresh-Zyklus bei dieser Unterteilung um Größenordnungen niedriger werden kann als bei einem nicht unterteilten Speich»rfeld gleicher Kapazität.

Wegen der verkürzten Zugriffszeit ist daher ein aus solchen Bausteinen aufgebauter Speicher ohne weiteres als Hauptspeicher in einem virtuellen Speichersystem zu verwenden. Bei einer geeigneten Unterteilung kann die Umlaufzeit so weit erniedrigt werden, daß ein Speicherbaustein auch nach dem Start-Stop-Prinzip betrieben werden kann. Wenn dann an den Ausgabe-Schieberegistern adressierbare Auslesemöglichkeiten für jedes einzelne Informationsbit einer Datenkette eingebaut werden, ähnlich wie dies im vorliegenden Fall für das Takt-Schieberegister beschrieben wurde, so ist ein solcher Speicherbaustein auch für den Einsatz im transparenten mehrstufigen Arbeitsspeichersystem gut geeignet. Es lassen sich nämlich dann die Ausgabe-Schieberegister insgesamt als eine Hierarchiestufe verwenden.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

1. Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern, die in Form einer Serien- -> Parallel-Serien-Anordnung aufgebaut sind, in der parallel arbeitende Schieberegister, die ein Speicherfeld bilden, mit einer Länge von η Speichersteilen, die nach dem Elektrode-pro-Bit-Prinzip aufgebaut sind, bei dem in einem Schieberegister mit u. Hilfe mindestens einer durchlaufenden Leerstelle nur je eine Speicherelektrode pro Speicherstelle erforderlich ist, zwischen einem Eingabe- und einem Ausgabeschieberegister mit m Speicherstellen angeordnet sind, wobei den Schieberegistern des is Speicherfeldes als Taktgenerator ein weiteres, als Schleife ausgebildetes Schieberegister mit π Speicherstellen zugeordnet ist, in dem eine umlaufende Ladung zyklisch eine der η Taktleitungen des Speicherfeldes an Versorgungsspannung legt, dadurch gekennzeichnet, daß 2 m Schieberegister mit η Speicherstelien das Speicherfeld (E/B-REG) bilden und daß das als Taktgenerator (TG) ausgebildete Schieberegister (T-REG) über Schalttransistoren (STn 1) angeschaltet ist

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Takt-Schieberegister (T-REG) als ein CCD-Schieberegister ausgebildet ist, in dem jede zweite Speicherelektrode ein Diffusionsgebiet im Substrat aufweist, das jeweils mit den Steuerelektroden zweier im Gegentakt arbeitender Schahtransistoren (STn 1 bzw. 5Tn 2) verbunden ist, die jeweils zwei~jfeinanderfolgenden Taktleitungen (Tm bzw. Tm+1) derart zugeordnet sind, daß im angesteuerten Zusto^d durch den einen Schalttransistor (z.B. St21) an die angeschlossene Taktleitung (T2) die Versorgungsspannung (Ub) gelegt und durch den anderen Schalttransistor (ST'12) die benachbarte, vorher das Taktsignal führende Taktleitung (Tl) entladen wird.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß in dem Takt-Schieberegister (T'REG) die Diffusionsgebiete jeweils unter dem Silizium-Teil der Speicherelektrode angeordnet sind (F ig. 3).

4. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß in dem Takt-Schieberegister (T-REG) die Diffusionsgebiete jeweils unter dem AluminiunvTeil (Al) der Speicherelektrode angeordnet sind (F i g. 2).

5. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß du Taktschieberegister in MOS-Technik aufgebaut ist und insbesondere als ein Vier-Phasen-Schieberegister ausgebildet ist, dessen Speicherstellen aus zwei aneinander geketteten Invertern mit je drei MOS-Transistoren (Qi, Q 2,

Q 5 bzw. Q 3, Q 4 und Q 6) bestehen, die zwischen Betriebsspannung (Ub) und Masse (M) angeordnet sind und daß der Ausgang jeder Speicherstelle mit der Steuerelektrode eines Steuertransistors (ST) (*> verbunden ist, über dessen Kanal jeweils eine Taktleitung (Ti) des Speicherfeldes (E/B-REG) an Versorgungsspannung (Φ 31 bzw. Φ 11) zu legen ist.

6. Speicheranordnung nach einem der Ansprüche

1 bis 5, dadurch gekennzeichnet, daß das Speicher- '«; feld mit den parallelen, nach dem Elektrode-pro-Bit-Prinzip betriebenen Schieberegistern auf dem Soeicherbaustein in mindestens zwei Speicnerberei che (E/B-REG 1 bis EJB-REGm) mit jeweils einer Serien-Parallel-Serien-Anordnung unterteilt ist

7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß den untereinanderliegenden Speicherbereichen (E/B-REGn) ein einziger Taktgenerator (TG) zugeordnet ist, in dessen Takt-Schieberegister (T-REG) eine der Anzahl dieser untereinander angeordneten Speicherbereiche entsprechende Anzahl von Ladungen umläuft.

8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß bei einer Aufteilung des Speicherfeldes in eine Anordnung von unter- und nebeneinanderliegenden Speicherbereichen (E/B-REGm)I die Taktleitungen (Ti bis Tn) quer über die nebeneinanderliegenden Speicherbereiche durchverbunden sind.