DE2748536C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Speicher aus ladungsgekoppelten Schaltungselementen (nachfolgend CCD-Speicher genannt) der im Oberbegriff des Anspruchs 1 genannten Art.

CCD-Speicher werden in digitalen Computersystemen dazu verwendet, Informationen in binärer Form zu speichern. Für diese Computersysteme gibt es nahezu unbegrenzte Anwendungsmöglichkeiten; der Bedarf für solche Speicher ist daher groß.

Derzeit verfügbare CCD-Speicher haben Zugriffszeiten von etwa 100 µs. Diese Zugriffszeit ist langsamer als die Zugriffszeit von MOS/TTL-Speichern, doch ist sie schneller als die Zugriffszeit von Platten/Bandspeichern. Für die zuerst genannten Speicher beträgt die Zugriffszeit beispielsweise etwa 50 bis 300 ns, während sie für die zuletzt genannten Speicher etwa 10 ms bis mehrere Sekunden beträgt. CCD-Speicher werden daher als schnelle Hilfsspeicher für Band- und Plattenspeicher eingesetzt. Sie werden in Computern, in denen die höheren MOS/TTL-Geschwindigkeiten nicht benötigt werden, auch als Schnellspeicher benutzt.

Ein kritischer Parameter für den den CCD-Speicher enthaltenden Halbleiter-Chip ist die Anzahl der Bits pro Chip. Dies ist deshalb der Fall, weil bei Computersystemen über Jahre hinweg die Tendenz nach einem immer größerem Umfang der Speicherkapazität bestand. Zur Erhöhung der Anzahl der Bits pro Chip sind daher zahlreiche Ausführungsmöglichkeiten angewendet worden. Als Folge davon sind derzeit 16 000 Bits pro Chip nicht ungewöhnlich. Dazu sei beispielsweise auf IEEE Journal of Solid-State Circuits, Februar 1976, Seiten 1 bis 74 verwiesen. Die Bemühungen zur Erhöhung dieser Zahl werden weiterhin fortgesetzt.

Ein gängiger Aufbau für den CCD-Speicher ist die Serien- Parallel-Serie-Organisation entsprechend dem Oberbegriff des Anspruchs 1, die aus der US 37 63 480 bekannt ist. Dabei werden binäre Bits zunächst seriell in ein Schieberegister geladen. Wenn das Schieberegister voll ist, werden die Bits parallel in einen Stapel geladen, bei dem zuerst eingegebene Bits auch zuerst wieder ausgegeben werden. Anschließend werden die Bits parallel durch Spaltenübertragungskanäle innerhalb des Stapels bewegt. Am Stapelausgang werden sie parallel in ein weiteres Schieberegister geladen. Die Bits werden dann seriell in eine Detektorvorrichtung geschoben.

Ein Hauptvorteil dieser Serien-Parallel-Serien-Struktur besteht darin, daß nur eine Detektorvorrichtung erforderlich ist, die daher relativ aufwendig sein kann und doch nur einen relativ kleinen Anteil der gesamten Fläche des Halbleiter-Chips besetzt. In diesem Zusammenhang sei beispielsweise auf das Buch "Charge Transfer Devices" von Carlo H. Sequin und Michael F. Tompsett, Seite 245 verwiesen, das 1975 erschienen ist. Ein Hauptnachteil besteht jedoch darin, daß zwischen den Spaltenübertragungskanälen des Stapels Chipfläche vergeudet wird. Dies gilt deshalb, weil die Spaltenübertragungskanäle in einer Linie mit den Parallel-Aus/Eingängen der zwei Register liegen müssen und weil der Abstand zwischen aufeinanderfolgenden Aus/Eingängen der Register größer als der Abstand ist, der für den tatsächlichen Aufbau der Spaltenübertragungskanäle erforderlich ist.

In der Vergangenheit bestand ein zur Reduzierung des Abstandes zwischen aufeinanderfolgenden Aus/Eingängen der Register angewendetes Verfahren darin, zwei Aus/Eingänge pro Stufe anstelle des üblichen einen Aus/Eingangs vorzusehen (vgl. DE-OS 25 51 797). Das bei diesem Verfahren auftretende Problem besteht jedoch darin, daß zur Steuerung des Betriebs ein kompliziertes Taktschema erforderlich ist. Das Eingangsregister muß zum Auffüllen der Spaltenübertragungskanäle zweimal geladen werden, und zum Leeren des Spaltenübertragungskanals muß das Ausgangsregister zweimal entladen werden.

Ein weiteres Verfahren zur Vergrößerung der Anzahl der Speicherbits pro Chip bestand darin, einen serpentinenartigen Aufbau anzuwenden. Bei diesem Aufbau werden mehrere Schieberegister angewendet, die in Serie geschaltet sind, so daß das Problem des Spaltenkanalabstands nicht mehr auftritt. Dabei entsteht jedoch ein neues Problem. Der serielle Weg für jedes Bit wird verlängert, so daß an Zwischenpunkten Auffrischstufen zum Regenerieren des Signals beim Durchlauf durch die serielle Kette hinzugefügt werden müssen.

Aus der DE-OS 21 07 022 ist ein mäanderförmiger Ladungsübertragungsweg bekannt, der angewendet wird, um die Topographie einer integrierten Schaltung im Hinblick auf Leitungsüberkreuzungen zu verbessern. Die Erzielung einer Verkürzung der Länge des Übertragungswegs ist dabei nicht beabsichtigt.

Der Erfindung liegt die Aufgabe zugrunde, einen Speicher der im Oberbegriff des Patentanspruchs 1 geschilderten Art so auszugestalten, daß sich der auf der Oberfläche eines Halbleiterplättchens benötigte Platz reduzieren läßt, so daß der Speicher unter Anwendung von Technologien hergestellt werden kann, die kleinere Abmessungen der Einzelkomponenten und insbesondere auch kleinere Mittenabstände der parallelen Ladungsübertragungsregister ermöglichen, ohne daß dadurch die Wirksamkeit der Ladungsübertragung bei deren Verschiebung längs der jeweiligen Bahnen beeinträchtigt wird.

Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Ausführungsformen der Erfindung werden nun an Hand der Zeichnung beispielshalber erläutert. Es zeigt

Fig. 1 ein Blockschaltbild eines 64 K-CCD-Speichers gemäß einer Ausführungsform der Erfindung,

Fig. 2 ein Blockschaltbild eines Serien-Parallel-Serien- Speicherblocks, der bei dem Speicher von Fig. 1 eingesetzt ist,

Fig. 3 ein Zeitdiagramm für den Serien-Parallel-Serien- Speicherblock von Fig. 2,

Fig. 4 eine stark vergrößerte Draufsicht auf einen Teil des Serien-Parallel-Registers, das von dem Serien-Parallel- Serien-Speicherblock von Fig. 2 benutzt wird,

Fig. 5A eine stark vergrößerte Querschnittansicht des zickzackförmigen Ladungsübertragungswegs des Serien-Parallel-Registers von Fig. 4,

Fig. 5B und 5C Diagramme des Potentialverlaufs längs des zickzackförmigen Ladungsübertragungswegs von Fig. 5A und

Fig. 6 eine stark vergrößerte Draufsicht auf einen Abschnitt des im Serien-Parallel-Serienspeicherblocks von Fig. 2 verwendeten Parallel-Serien-Registers.

In Fig. 1 ist eine Ausführungsform der Erfindung in einem Blockschaltbild dargestellt. Diese Ausführungsform wird als Speicher aus ladungsgekoppelten Bauelementen (CCD-Speicher) bezeichnet. Dieser spezielle Speicher weist eine Speicherkapazität von etwa 64 000 Bits an binärer Information auf. Der Speicher ist mit ladungsgekoppelten Schaltungselementen (CCD) ausgeführt, und er ist auf einem einzigen Halbleiter-Chip hergestellt.

Grundsätzlich besteht der CCD-Speicher aus einem Speicherfeld 10, einer Adressendecodierungslogik 20, einer Eingabe/Ausgabe-Logik 30, einer Taktlogik 40 und einer Bezugsspannungslogik 45. Diesen Bauelementen wird über die Leitungen 46 Versorgungsenergie zugeführt. Das Speicherfeld 10 enthält grundsätzlich 16 Serien-Parallel- Serien-Speicherblöcke 11. Für jeden Block ist eine Regenerierungslogik 12 vorgesehen. Jeder der 16 Blöcke weist eine Speicherkapazität für 4096 Bits an binärer Information auf.

Die Adressendecodierungslogik 20 wählt abhängig von Adressierungssignalen A 0 bis A 3, CE und einen der 16 Speicherblöcke 11 aus. Die Adressendecodierungslogik kann mit zuvor beschriebenen Logikelementen aufgebaut sein, wie sie beispielsweise in IEEE Transactions on Electron Devices, Band ED 23, Seiten 117 bis 126, Februar 1976, beschrieben sind. Die Adressierungssignale werden außerhalb des CCD-Speichers erzeugt und dem Speicher über Leitungen 21 zugeführt. Wenn das Signal CE einen hohen Spannungswert und das Signal einen niedrigen Spannungswert hat, dann ist die Adressendecodierungslogik 20 freigegeben. Die Decodierungslogik 20 empfängt die Signale A 0 bis A 3 an den Leitungen 21, sie decodiert diese Signale A 0 bis A 3 und sie erzeugt an Leitungen 22 Auswahlsignale. Die Leitungen 22 stellen in selektiver Weise eine Verbindung zu einem Speicherblock-Regenerierungspaar her, und die dabei erzeugten Signale werden als Auswahlsignale interpretiert.

Das Schreiben einer Binärinformation in einem ausgewählten Serien-Parallel-Serien-Speicherblock erfolgt in der folgenden Weise: Eine Leitung 31 führt zur Eingabe/Ausgabe-Logik 30; dieser Leitung wird aus einer Quelle außerhalb des CCD-Speichers eine binäre Information zugeführt. Die Eingabe/Ausgabe-Logik 30 gibt das Signal an der Leitung 31 gepuffert zu einer Leitung 32 weiter. Die Leitung 32 ist mit einem Eingang der Regenerationslogik für jeden der Speicherblöcke verbunden, doch wird das Signal an der Leitung 32 nur vom ausgewählten Block angenommen. Im Zusammenhang mit den Speicherblöcken können irgendwelche Regenerierungsstrukturen verwendet werden. Ein Beispiel für eine Regenerationsanordnung ist in der USA-Patentschrift 39 79 603 beschrieben.

In der gleichen Weise wird von einem ausgewählten Serien-Parallel-Serien-Speicherblock eine binäre Information über die Leitungen 33 und 34 gelesen. Die Leitungen 33 sind über die Regenerierungslogik 12 mit einem Ausgang jedes der Speicherblöcke verbunden. Ein ausgewählter Speicherblock benutzt von der Bezugsspannungslogik 45 gebildete Bezugsspannungssignale dazu, die ausgewählten Bits festzustellen und an der Leitung 33 Informationssignale zu erzeugen. Die Eingabe/Ausgabe-Logik 30 ist mit der Leitung 33 verbunden, und sie gibt die Signale an dieser Leitung 33 gepuffert zur Leitung 34 weiter. Die gepufferten Signale an der Leitung 34 werden von einer Logikschaltung außerhalb des CCD-Speichers abgetastet. Ein Beispiel einer zum Puffern der Signale an der Leitung 33 verwendeten Schaltung ist in Fig. 1 rechts unten dargestellt.

Der oben beschriebene Schreib- und Lesevorgang wird außerdem von Signalen R/, CK 1 und CK 2 gesteuert. Diese Signale werden dem CCD-Speicher über Leitungen 35, 41 bzw. 42 zugeführt. Die Leitung 35 ist an die Eingabe/Ausgabe-Logik 30 angeschlossen, und über sie wird auch eine Leitung 36 angesteuert, die an die Regenerierungslogik 12 jedes Blocks angeschlossen ist. Ein hoher Spannungswert an der Leitung 35 wird als Lesebefehl interpretiert, und ein niedriger Spannungswert wird als Schreibbefehl interpretiert. Die Leitungen 41 und 42 sind mit jedem der Speicherblöcke 11 und mit der Taktlogik 40 verbunden. Die Taktlogik 40 empfängt an den Leitungen 41 und 42 die Signale CK 1 und CK 2, und sie erzeugt abhängig davon Taktsignale SP 1, SP 2, P 1, P 2, P 3, P 4, PS 1 und PS 2. Mit Hilfe dieser Signale erfolgt die Taktsteuerung der Ladungsübertragungsvorgänge innerhalb der Serien-Parallel-Serien-Speicherblöcke 11. Mehrere Leitungen 43 verbinden die Taktlogik 40 mit den Speicherblöcken 11, und sie übertragen die erzeugten Taktsignale.

Ein wichtiges Merkmal des oben beschriebenen CCD-Speichers betrifft die Struktur der Serien-Parallel-Serien-Speicherblöcke 11. Auf Grund dieser Struktur wird der Anteil der Halbleiterfläche reduziert, der zur Verwirklichung jedes der Speicherblöcke benötigt wird. Dies ist ein äußerst erwünschtes Ergebnis, da ein fortgesetzter Bedarf nach Speichern mit hoher Speicherkapazität besteht und da eine Reduzierung der Fläche pro Block zu einer bedeutenden Vergrößerung des Speicheranteils führt, der auf einem Chip mit gegebener Größe untergebracht werden kann.

In Fig. 2 ist ein nicht maßstäbliches Blockschaltbild eines Serien-Parallel-Serien-Speicherblocks dargestellt, das die besondere Speicherstruktur veranschaulicht. Grundsätzlich besteht der Speicherblock aus einem N-stufigen Serien-Parallel-Register 50, einem M-stufigen Stapel 60 und einem N-stufigen Parallel-Serien-Register 70. Die Register 50 und 70 weisen zickzackförmige Ladungsübertragungswege 51 bzw. 71 auf. Auf Grund der Zickzack-Form werden die lineare Abmessung 52 der Register 50 und 70 und die Breite 67 des Serien-Parallel-Serien-Speicherblocks 60 und somit die Gesamtfläche des Blocks reduziert. Einzelheiten dieser Zickzackstruktur werden noch genauer erläutert.

Das Serien-Parallel-Register 50 besteht aus einem Ladungseingabeelement 53 und aus N in Serie geschalteten Stufen 54. Das Ladungseingabeelement 53 weist für den Empfang von Eingangsdatensignalen eine Eingangsleitung 55 auf. Das Ladungseingabeelement 53 erzeugt den Signalwert "0" oder "1" repräsentierende Ladungspakete abhängig von den Eingangssignalen an der Leitung 55. Diese Ladung wird längs des zickzackförmigen Ladungsübertragungswegs 51 von Stufe zu Stufe bewegt. Jede Stufe enthält Serienübertragungselektroden 56 einer ersten Phase und Serienübertragungselektroden 57 einer zweiten Phase zur Steuerung der Übertragung dieser Ladung. An die Elektroden 56 und 57 jeder Stufe sind Leitungen 58 und 59 angeschlossen. Das Taktsignal SP 1 ist an die Leitung 58 angelegt, und das Taktsignal SP 2 ist an die Leitung 59 angelegt.

Der Stapel 60 besteht aus mehreren Spaltenkanälen 61 und Spaltenkanalbegrenzungen 62; diese Spaltenkanalbegrenzungen sind als Doppellinie dargestellt. Jede Stufe 54 des Registers 50 weist eine Ausgangszone auf, die mit einem Eingang 68 eines der Spaltenkanäle gekoppelt ist. Die Kanäle 61 und die Kanalbegrenzungen 62 sind im Gegensatz zu einer Zickzackform geradlinig ausgebildet. Die Kanäle und die Kanalbegrenzungen, die sich parallel zueinander abwechseln, verlaufen senkrecht zum Register 50. Der Stapel 60 enthält eine Serien-Parallel-Übertragungselektrode 63, mehrere Parallelübertragungselektroden 64 der ersten Phase und Parallelübertragungselektroden 65 der zweiten Phase sowie eine Parallel-Serien-Übertragungselektrode 66 zum Bewegen einer Ladung durch die Spaltenkanäle. Diese Elektroden verlaufen senkrecht zu den Kanälen in Querrichtung über alle Kanäle. Außerdem liegt die Elektrode 63 teilweise über der Ausgangszone der Stufen 64 im Register 50. Leitungen 67 sind an die Elektroden 63, 64, 65 und 66 angeschlossen; zur Steuerung der Ladungsbewegung werden an diese Elektroden die Taktsignale P 1, P 2, P 3 bzw. P 4 angelegt.

Die zur Bildung des Stapels 60 erforderliche Fläche wird gemäß der Erfindung dadurch reduziert, daß die Spaltenkanalbegrenzungen 67 nicht breiter gemacht werden, als es zur Erzielung einer elektrischen Isolierung zwischen benachbarten Kanälen erforderlich ist. Dies ergibt jeweils eine Spaltenkanalbegrenzung, deren Breite geringer als die Breite der Spaltenkanäle ist. In einem speziellen Ausführungsbeispiel beträgt die Breite der Kanalbegrenzung etwa 5 µm (0,2 mil) bei einer Kanalbreite von etwa 10 µm (0,4 mil). Die Kanalbreite wird von der maximalen Ladungsmenge bestimmt, die der Spaltenkanal leiten muß. Bisher wurde der Mittenabstand der Spaltenkanäle von der Breite der Serienübertragungselektroden 56 und 57 am Register 50 bestimmt, doch wird auf Grund des hier beschriebenen zickzackförmigen Ladungsübertragungswegs diese Einschränkung beseitigt.

Das Parallel-Serien-Register 70 besteht aus N in Serie geschalteten Stufen 72 und einer Ladungsdetektorvorrichtung 73. Jede Stufe 72 weist eine Eingangszone auf, die mit dem Ausgang 69 eines Spaltenkanals gekoppelt ist. Die Übertragungselektrode 66 liegt teilweise über der Eingangszone des Registers 70. Jede Stufe 72 enthält eine Serienübertragungselektrode 74 der ersten Phase und eine Serienübertragungselektrode 75 der zweiten Phase zur Steuerung der Ladungsübertragung durch das Register. An die Elektroden 74 und 75 sind Leitungen 76 und 77 angeschlossen; an diese Leitungen sind die Taktsignale PS 1 und PS 2 angelegt. Die Ladungsdetektorvorrichtung 73 liest die Anwesenheit oder die Abwesenheit einer den Binärwert "1" oder "0" in der letzten Stufe repräsentierenden Ladung, und sie erzeugt an einer Leitung 78 ein Ausgangssignal, das den abgelesenen Ladungswert wiedergibt.

In Fig. 3 ist ein Zeitdiagramm des Serien-Parallel-Serien-Speicherblocks 11 dargestellt. Dieses Diagramm veranschaulicht eine Ablauffolge, in der Ladung durch die Baueinheiten des Speicherblocks bewegt wird.

Im Verlauf eines Zeitintervalls 81 injiziert die Eingabevorrichtung 53 Ladungspakete abhängig von sequentiellen digitalen Eingangssignalen an der Leitung 55. Die Taktsignale SP 1 und SP 2 wechseln sich ab, damit diese injizierten Ladungspakete durch die N Stufen des Registers 50 bewegt werden. Bei einer N-Kanal-Vorrichtung liegen alle Ladungspakete in Potentialsenken unter der Elektrode 56, wenn das Taktsignal SP 1 einen hohen Spannungswert und das Taktsignal SP 2 einen niedrigen Spannungswert hat. Wenn umgekehrt das Taktsignal SP 1 einen niedrigen Spannungswert hat und das Taktsignal SP 2 einen hohen Spannungswert hat, dann bewegen sich die Ladungspakete in Potentialsenken unter den Elektroden 57. Auf diese Weise ist nach N Zyklen dieser SP 1-SP 2-Taktsignalfolge in jeder Stufe des Registers 50 ein Ladungspaket gespeichert.

Während eines Zeitintervalls 82 hat das Taktsignal P 1 einen hohen Spannungswert und die Gruppe der Ladungspakete im Register 50 bewegt sich parallel aus jeder Stufe des Registers 50 in den Stapel 60 unter die Elektroden 63. Während dieses Zeitintervalls haben die beiden Taktsignale SP 1 und SP 2 einen niedrigen Spannungswert.

Im Verlauf eines anschließenden Zeitintervalls 83 nimmt das Taktsignal P 2 einen hohen Wert an, und die Ladungspakete unter der Elektrode 63 bewegen sich unter die benachbarte Elektrode 64. Dabei wird auch die Folge der Taktsignale SP 1 und SP 2 fortgesetzt, so daß sich das Register 50 wieder zu füllen beginnt.

Während eines weiteren Zeitintervalls 84 hat das Taktsignal P 2 einen niedrigen Wert, und das Taktsignal P 3 hat einen hohen Wert; die Ladungspakete im Stapel 60 bewegen sich dabei unter die Elektroden 65. Auch die Folge der Taktsignale SP 1 und SP 2 wird zum Auffüllen des Registers 50 fortgesetzt.

In einem weiteren Zeitintervall 85 hat das Taktsignal P 4 einen hohen Wert, und die Ladungspakete bewegen sich aus dem Bereich unter der Elektrode 65 unter die benachbarte Elektrode 66. Es sei bemerkt, daß es sich dabei nicht um die gleiche Gruppe der Ladungspakete handelt, die während des vorangehenden Zeitintervalls 82 aus dem Register 50 in den Stapel 60 bewegt wurde. Die Zeitintervalle 83 und 84 müssen für jede bestimmte Gruppe von Ladungspaketen zur Fortpflanzung durch den Stapel 60 M-mal wiederholt werden. Während des Zeitintervalls 85 kann auch eine neue Gruppe von Ladungspaketen aus dem Register 50 in den Stapel 60 bewegt werden.

Im Verlauf eines weiteren Zeitintervalls 86 werden die Taktsignale PS 1 und PS 2 so fortgeschaltet, daß sich die Ladungspakete aus dem Bereich unter der Elektrode 66 in das Register 70 und dann seriell durch das Register 70 in die Ladungsdetektorvorrichtung 73 bewegen. Die Folge der Taktsignale SP 1 und SP 2 wurde zum Auffüllen des Registers 50 fortgesetzt.

In Fig. 4 ist in einer Draufsicht ein Abschnitt des Registers 50 und des Stapels 60 stark vergrößert dargestellt. Diese Figur zeigt Einzelheiten des zickzackförmigen Ladungsübertragungswegs 51, der die verringerten Abmessungen des Speicherblocks 11 ermöglicht. Der Ladungsübertragungsweg 51 besteht aus mehreren eingebauten Ladungsspeichersenken 91. Die gestrichelten Linien in Fig. 4 geben die Form dieser Speichersenken an. Diese Speichersenken sind seitlich gegeneinander versetzt, und sie liegen längs einer gemeinsamen Mittellinie 92 im Register 50. In jeder Stufe 54 sind zwei Speichersenken enthalten, wobei eine Senke unter dem vorderen Abschnitt der Elektrode 56 liegt, während die andere Senke unter dem vorderen Abschnitt der Elektrode 57 liegt.

Jede Speichersenke weist einen Hauptabschnitt 93 und einen Endabschnitt 94 auf. Der Hauptabschnitt 93 ist relativ breit; er hält den Hauptteil der Ladung in der Speichersenke fest. Der Endabschnitt 94 ist relativ lang und schmal und er lenkt Ladung aus der benachbarten Speichersenke in den Hauptabschnitt.

Die Speichersenken unter den Elektroden 56 der ersten Phase liegen in einer Linie mit den Spaltenkanälen 61. Der Hauptabschnitt 93 dieser Speichersenken füllt den von benachbarten Spaltenbegrenzungen und der Elektrode 63 dreiseitig begrenzten Raum vollständig aus. Andrerseits liegen die Speichersenken unter den Elektroden 57 der zweiten Phase in einer Linie mit den Spaltenkanalbegrenzungen 62. Der Raum für den Abstand zwischen benachbarten Speichersenken wird auf Grund der Zickzackform des Ladungsübertragungswegs geschaffen. Auf Grund dieser geometrischen Gegebenheiten sind die lineare Abmessung 52 der Register 50 und 70 und die Breite 67 des Stapels 60 für eine gegebene Ladungsspeicherkapazität stark herabgesetzt.

Außerdem ist die Ladungsspeicherkapazität der Speichersenken für eine Fehlausrichtung der Senkenimplantierungsmasken in Bezug auf die Elektroden- und Kanalmasken relativ unempfindlich. Dies ist deshalb der Fall, weil beim bevorzugten Verfahren, das zur Herstellung des CCD-Speichers angewendet wird, die Spaltenkanalbegrenzungen 62 relativ früh gebildet werden, während die Ladungsspeichersenken 91 anschließend erzeugt werden. In einem P-leitenden Substrat bestehen die Spaltenkanalbegrenzungen aus P⁺-leitenden Implantierungszonen und einer darüberliegenden dicken Oxidschicht. Die P⁺-Zone und das dicke Oxid wirken als eingebaute Maske für die anschließende Implantation der Ladungsspeichersenken. Das bedeutet, daß zur Maskierung der Spaltenkanalbegrenzungen kein Photoresistmaterial benötigt wird, so daß alle Ladungsspeicherimplantate die Zone zwischen den Kanalbegrenzungen vollständig ausfüllen. Dieses Selbstjustierungsverfahren gleicht dem in der Patentanmeldung P 26 33 197.5 beschriebenen Verfahren.

In Fig. 5A ist ein Schnitt längs des zickzackförmigen Ladungsübertragungswegs 51 von Fig. 4 dargestellt. In einer Ausführungsform ist der Ladungsübertragungsweg 51 auf einem P-leitenden Halbleitersubstrat 101 gebildet, und die Ladungsspeichersenken 91 sind durch N-Implantate 103 gebildet. Auf der Oberseite des Substrats 101 liegt eine dünne Isolierschicht 102. Auf der Oberseite der Isolierschicht befinden sich längs des Ladungsübertragungswegs abwechselnd die Elektroden 56 der ersten Phase und die Elektroden 57 der zweiten Phase. An die Elektroden 56 und 57 sind die Leitungen 58 bzw. 59 angeschlossen.

Von den N-Implantaten 103 unter den Elektroden 56 und 57 wird an der Oberfläche eine feste Diffusionsspannung 104 erzeugt. Wenn die Taktsignale an den Leitungen 58 und 59 Werte nahe des Massepotentials haben, dann wird in der Implantationszone von der Diffusionsspannung eine Ladung eingefangen. Die Spannungsschwelle 105 zwischen benachbarten Elektroden kann mit Hilfe der Taktsignale an den Leitungen 58 und 59 verändert werden; sie ist etwa gleich der festen Diffusionsspannung abzüglich der Differenz der Taktspannungen. An Hand von Fig. 5B wird veranschaulicht, wie von der auf Grund der Implantate 103 erzeugten Diffusionsspannung eine Ladung eingefangen wird, wenn die Taktsignale an den Leitungen 58 und 59 nahezu Massepotential haben. Fig. 5C zeigt die Spannungsschwelle 105 zwischen zwei benachbarten implantierten Zonen, wenn das Taktsignal an der Leitung 59 auf einen hohen Spannungswert angehoben wird, während das Taktsignal an der Leitung 58 nahezu auf Massepotential bleibt.

In Fig. 6 ist in einer Draufsicht ein Abschnitt des Stapels 60 und des Parallel-Serien-Registers 70 stark vergrößert dargestellt. Ein Vergleich mit Fig. 4 zeigt, daß das Parallel-Serien-Register 70 einen ähnlichen Aufbau wie das Serien-Parallel-Register 50 hat.

Jede Stufe 72 des Registers 70 enthält zwei Potentialsenken 111; jede Potentialsenke weist einen breiten Hauptabschnitt 112 und einen langen schmalen Endabschnitt 113 auf. Die Potentialsenken 111 sind seitlich gegeneinander versetzt; die Endabschnitte 113 liegen längs einer gemeinsamen Mittellinie 59 innerhalb des Registers 70. Diese Anordnung der Potentialsenken erzeugt einen zickzackförmigen Ladungsübertragungsweg 71, so daß die lineare Abmessung des Registers 70 für eine gegebene Ladungsspeicherkapazität herabgesetzt wird; auch die Anforderungen an die Justierungstoleranzen werden verringert. Die herabgesetzte lineare Abmessung des Registers 70 ermöglicht einen kleinen Mittenabstand der Spaltenkanäle 61, so daß auf diese Weise die vom Stapel 60 besetzte Fläche reduziert wird.

Als zweite Ausführungsform kann ein CCD-Speicher mit eingebettetem Kanal gebaut werden. Die Ausführungsform mit eingebettetem Kanal ist der in Fig. 5A dargestellten Anordnung sehr ähnlich. Der einzige Unterschied besteht darin, daß in der Oberfläche 106 ein Implantat mit einer zum Substrat 101 entgegengesetzten Polarität enthalten ist. Dieses Implantat verschiebt die auftretenden Maximalpotentiale von der Oberfläche 106 in das Substrat 101, wodurch ein Ladungskanal geschaffen wird, der geringfügig unterhalb der Oberfläche 101 liegt.

Hier sind verschiedene Ausführungsformen der Erfindung genau beschrieben worden, es ist jedoch offensichtlich, daß diese beschriebenen Ausführungsbeispiele auch abgewandelt werden können. Beispielsweise ist für den Fachmann erkennbar, daß zum Aufbau des erfindungsgemäßen Speichers auch Substrate des Leitungstyps N mit P-Implantaten zur Bildung der Ladungsspeichersenken angewendet werden können. Auch anspruchsvollere Ladungsspeichersenken, bei denen sowohl von N-Implantaten als auch von P-Implantaten Gebrauch gemacht wird, könnten angewendet werden. Auch Änderungen der Taktfrequenz oder des Taktsignalverlaufs können zur Übertragung einer Ladung durch den Serien-Parallel-Serien-Speicherblock benutzt werden.

Claims (4)

1. Speicher aus ladungsgekoppelten Schaltungselementen mit zwei seriellen Ladungsübertragungsregistern, wobei jedes dieser Register mehrere Stufen aufweist, in die und aus denen Ladungen in ausgewählter Weise seriell in einer vorgegebenen Gesamtrichtung getaktet werden, mit mehreren parallelen Ladungsübertragungsregistern, von denen getaktet eines aus dem einen seriellen Ladungsübertragungsregister Ladungen parallel übernimmt und ein anderes an das andere serielle Ladungsübertragungsregister Ladungen parallel abgibt, wobei der Ladungsübertragungsweg durch die parallelen Ladungsübertragungsregister annähernd senkrecht zu der vorgegebenen Gesamtrichtung verläuft, dadurch gekennzeichnet, daß jeder Stufe der beiden seriellen Ladungsübertragungsregister (50, 70) eine erste und eine zweite Ladungsspeichersenke (91; 111) zugeordnet sind, die längs der vorgegebenen Gesamtrichtung liegen und seitlich gegeneinander versetzt sind, dergestalt, daß der Ladungsübertragungsweg (51; 71) durch die seriellen Ladungsübertragungsregister (50, 70) einer zickzackförmigen Bahn folgt, bei der kein Bahnabschnitt parallel oder senkrecht zur Richtung der Ladungsübertragung in den parallelen Ladungsübertragungsregistern oder parallel oder senkrecht zu der vorgegebenen Gesamtrichtung der Ladungsübertragung in den beiden seriellen Ladungsübertragungsregistern (50, 70) verläuft.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jede der Ladungsspeichersenken (91; 111) eine unregelmäßige Form mit einem relativ langen schmalen Endabschnitt (94; 113) und einem relativ breiten Hauptabschnitt (93; 112) hat.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die parallelen Ladungsübertragungsregister einen Stapel (60) bilden, der mehrere parallele zueinander verlaufende Spaltenkanalbegrenzungen (62) enthält, und daß der Hauptabschnitt (93; 112) jeder der ersten Ladungsspeichersenken (91; 111) selbstjustierend in bezug auf die Spaltenkanalbegrenzungen (62) angebracht ist und den Raum zwischen zwei benachbarten Spaltenkanalbegrenzungen (62) bis zu einer Tiefe vollständig ausfüllt, die zur Erzielung einer Parallelübertragung zwischen den seriellen Ladungsübertragungsregistern (50, 70) und dem Stapel (60) ausreicht.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Ladungsspeichersenken (91; 111) durch Ionenimplantate gebildet sind.