DE2311994C3 - Latenzbildspeicher - Google Patents

Description

Die Erfindung bezieht sich auf einen Latenzbildspeicher für wahlweisen Betrieb als Lese/Schreibspeicher

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oder als reiner Lesespeicher (Festwertspeicher).

Bekannte sügemeine Digitalrechner enthalten Steuerprogramme, sogenannte Betriebssysteme, welche Überwachungsprogramme, Programme zur Eingabe/ Ausgabe-Steuerung, ein Anfangsladeprogramm und Fehlersuchprogramme umfassen. Das Überwachungsprogramm steuert die Aufeinanderfolge der Anwendungsprogramme, die auf der Maschine ablaufen sollen und startet jedes nachfolgende Programm nach dem Ende des gerade laufenden Programms. Die Eingabe/ Ausgabesteuerung startet den Einsatz der peripheren Eingabe/Ausgabeeinheiten wie Drucker, Platten- und Bandmaschinen und der Kartenleser. Das Anfangsladeprogramm besteht aus einem einleitenden Instruktionssatz, der dafür benutzt wird, die Maschine zur Ausführung eines Programms vorzubereiten. Die Fehlersuchprogramme werden dafür benutzt, Störungen in der Maschine zu lokalisieren.

Häufig sind die Betriebssysteme auf Plattenspeichern gespeichert und werden dann bei Bedarf in den Hauptspeicher des Rechners eingelesen. Diese Anordnung ^;st insofern nachteilig, als sie Rechnerzeit verbraucht und Speicherplatz im Hauptspeicher belogt Bei neueren Rechnern wird ein Teil des Betriebssystems, wie z. B. das Anfangsladeprogramm und einige einfache Überwachungsroutinen, in Hilfs-Lese-, d.h. Festwertspeichern gespeichert. Diese können auch andere häufig benutzte Routinen und Mikroprogramme speichern, die Standardrechenoperationen ausführen. Diese Anordnung benötigt jedoch zwei Speichers) ste me: einen Hauptspeicher für Lese/Schreiboperationen und einen HilfsSpeicher für reine Leseoperationen.

Um diese Notwendigkeit von zwei Speichersystemen zu umgehen, wurde bereits aus der US-PS 36 18 052 ein Hauptspeicher in der Art eines Latenzbildspeichers bekannt, d. h. ein Speicher, der sowohl als Lese/Schreibspeicher wie auch als reiner Lese- oder Festwertspeicher betrieben werden kann. Bei dieser Anordnung kann ein einziger Speicher Lese/Schreibfunktionen ausführen und auch latente Informationen speichern, die beim Betrieb als reiner Lesespeicher wiedergewonnen werden.

In einem derartigen Latenzbildspeicher nimmt jede Speicherzelle der Anordnung automatisch einen vorgegebenen logischen Zustand ein, also entweder eine »0« oder »1«, wenn das Speichersystem erstmals an die Stromversorgung pngeschlossen wiH. Die somit permanent in der Anordnung latent gespeicherte Information kann adressiert und gelesen werden, so daß der Speicher als Festwertspeicher, d. h. als reiner Lesespeicher arbeitet. Eine andere Information kann dann in die Speicherzellenanordnung geschrieben werden, so daß derselbe Soeicher im Lese'Schreibhetrieb arbeitet.

Um daher die in solchen Speicheranordnu.igen gespeicherte latente Information adressieren zu können, muß das System zuerst stromlos gemacht und dann wieder an die Stromversorgung angeschlossen werden. Diese Notwendigkeit ist insofern ungünstig, als das Fin und Ausschalten relativ langsam vor sich geht und wertvolle Rechnerzeit verbraucht, und diese Schaltvorgänge außerdem andere Teile des Rechners stören können.

Ein weiterer wesentlicher Nachteil der bekannten Latenzbildspeicher besteht in der Tatsache, daß sie Speicherzellen enthalten, in denen mindestens zwei aktive Elemente zur Bildung einer bistabilen Schaltung oder eines sogenannten »Flipflop« zusammengeschaltet sind. Diese aus zwei Schaltelementen bestehenden Zellen erfordern bei Ausführung in monolithisch integrierten Schaltungen eine größere Chipfläche pro Bild als aus einem Element bestehende Speicherzellen, wie z.B. die in der US-PS 33 87 286 beschriebenen Feldeffekttransistoren. Die Latenzbildspeicherzellen aus zwei Elementen herkömmlicher Art resultieren daher in einer niedrigeren Schaltungsanordnungs- bzw. Packungsdichte und höheren Kosten pro Bit im Vergleich zu Speicherzellen mit nur einem Element.

lu Die herkömmlichen bistabilen Speicherzellen in Latenzbildspeichern sind ebenfalls insofern relativ ungünstig, als sie im statischen und nicht im dynamischen Betrieb arbeiten, d. h. einer von zwei Transistoren einer jeden Speicherzelle muß dauernd im leitenden

It Zustand gehalten werden, um eine gespeicherte Information zu halten. Das resultiert in einer größeren Verlustleistung im Vergleich zu Speicherzellen mit nur einem Element, die im dynamischen Betrieb arbeiten. Die größere Verlustleistung erschwert und verteuert die

2u Kühlung und bedingt eine relativ niedrigere Packungsdichte unci daher größere Kosten pro Bit.

Die Kosten der herkömmlichen .^tenzbildspeicher mit Zellen aus zwei Elementen werden i>/i Vergleich zu einem Speici.er mit nur einem einzigen Speicherelement

2j weiterhin erhöht durch die erforderliche komplexere Herstellungstechnologie und die daraus resultierende niedrigere Fabrikationsausbeute.

Wegen dieser relativ i.ohen Kosten der herkömmlichen Latenzbildspeicher ist es nicht weiter sinnvoll derartige Speicher als Lesespeicher noch ir, einem größeren Umfang ;m Betriebssystem zu verwenden.

Der Hrfindiing liegt die Aufgabe zugrunde, einen neuen und verbesserten Latenzbildspeicher der eingangs genannter. Art zu erstellen, der die oben erwähnten Nachteile herkömmlicher Latenzbildspei eher vermeidet jnd die Vorteile der Speicherzellen mit nur einem Speicherelement ausnutzt, die darin bestehen, daß sie in Form monolithisch integrierter Schaltungen eine höhere Speicherzellendichte, eine höhere Arbeitsgeschwindigkeit und im dynamischen Betrieb eine geringere Verlustleistung aufweisen wodurch eine größere Packungsdichte pro Chip und eine einfachere una wirtschaftlichere Kühlung ermöglicht wird.

Diese Aufgabe wird dadurch gelöst, daß ein erster Satz Speicherzellen vorgesehen ist. die je aus einem Feldeffekttransistor bestehen, dessen Spnke über einen Kondensator und eine Vorspannungsleitung an eine Halteelektroden-Vorspannung, dessen Tor an eine Wortleitung und dessen Quelle an eine Bitleitung

so angeschlossen ist. und welche Speicherzellen eine von zwei binären Ziffern speichern, die durch Auf- bzw. Entladen des Kondensators über den Feldeffekttransi stör eingeschrieben bzw. ausgelesen werden, daß ferner ein zweiter Satz Speicherzellen vorgesehen ist. die je pus ν im:.· Ladungskopplungsemheit aus einem Halbleiterteil, das einmal über eine Vorspannungsleitung an diese HahcelektroJen-Vorspannung und zu;n anderen an eine Wortleitung angeschlossen ist, mit einem an einem Ende eindiffundierten P-Ieitenden Bereich bestehen. welch letzterer an eine Bitleitung angeschlossen ist. und welche Speicher/eilen in Abhängigkeit von einer ersten Potentialbedingung eine von zwei binären Ziffern und von einer zweiten Potentialbedingjng nur eine einzige vorgegebene binäre Ziffer speichern, und daß schließlich durch geeignete Wahl der über die Vorspannungsleitunsen an die Feldeffekttransistoren und die Ladungskopplungs-Speicherzellen gelegten Halteelektrodenvorsoannune der Soeicher wahlweise

bei Einhaltung der ersten Potentialbedingung als l.ese/Schreibspeicher bzw. bei Einhaltung der zweiten Potentialbedingung als Festwertspeicher betreibbar ist. Damit werden durch die Beschränkung auf nur ein einziges Element pro Speicherzelle die bei Herstellung derartiger Speicher in integrierter monolithischer Technik heute im Zuge fortschreitender Miniaturisierung der Bauelemente angestrebten Vorteile erhöhter Packungsdichte, hoher Arbeitsgeschwindigkeit, niedriger Herstellungskosten, niedriger Verlustleistung und damit niedrigen Kühlaufwandes erreicht. Weiterhin entfällt bei Umschaltung des Speichers auf reinen Lesebetrieb das seither erforderliche Ab- und Wiedereinschalten der Spannungsversorgung mit der damit verbundenen Zeitverzögerung. Statt dessen kann die permanent gespeicherte latente Information jederzeit unabhängig und ohne notwendige Änderung in der Spannungsversorgung lediglich durch Verändern der Vorspannung an den Halteelektroden der Kondensatomn iinr-1 1 rirliinfTrLnnnlMnrronllnn nhnA 7oittOrlttcl

gelesen werden. Soll der Speicher im Lese/Schreibbctrieb arbeiten, wird lediglich die Vorspannung an den Halteelektroden ohne Zeitverlust auf den dafür erforderlichen Wert geändert. Feldeffekttransistoren mit ihren Kondensatorbelägen und Ladungskopplungselemente können im gleichen Herstellungsprozeß gleichzeitig auf einem monolithischen Speieherchip gefertigt werden. Der Fabrikationsprozeß der erfindungsgemäßen Speicherzellen aus jeweils nur einem einzigen Speicherelement ist einfach und erlaubt hohe Ausbeute bei niedrigen Kosten. In dem erfindungsgemäßen Speicher können wesentliche Teile des Betriebssystems bzw. das gesamte Betriebssystem in der Form eines permanenten Latenzbildes im Wege des Lesezugriffs gespeichert werden. Das gespeicherte Betriebssystem kann schließlich zudem für logische Operationen der Anordnung und für Mikroprogramme benutzt werden.

Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigt

Fig. 1 in einem Schema drei Zeilen und drei Spalten einer Anordnung von Speicherzellen nach dem Erfindungsgedanken,

Fig. 2 eine schematischc Schnittansicht einer Ladungskopplungseinheit, aus welcher mehrere Speicherzellen der in F i g. I gezeigten Anordnung bestehen,

Fig. 3 eine schematische Schnittansicht eines FET mit einem daran angeschlossenen Kondensator zur symbolischen Darstellung des Aufbaues der anderen Speicherzellen der in f i g. 1 gezeigten Anordnung.

Fig.4 die an die Wort- und Bitleitungen und die Halteelektroden gelegten Signalspannungen, wenn die Halteelektroden zum Betrieb des Speichers als Lese/ Schreibspeicher vorgespannt werden. Die Signalspannungen sind für die Ladungskopplungszellen dieselben wirfürdieFET-Zellen.

Fig.5 die Signalspannungen an den Wort- und Bitleitungen und den Halteelektroden für die FET-ZeI-len, wenn die Halteelektroden zum Betrieb der Anordnung als Festwertspeicher vorgespannt werden.

Fig.6 die Signalspannungen an den Wort- und Bitleitungen und den Halteelektroden der Ladungskopplungszellen. wenn die Halteelektroden für den Betrieb der Anordnung als Festwertspeicher vorgespannt werden,

F i g. 7 eine Draufsicht des physikalischen Aufbaus der in F i g. 1 gezeigten Anordnung, und

F i g. 8 eine Schnittansicht entlang der Linie 8-8 in F i g. 7 zur Darstellung des Aufbaus einer FET-Spcichcrzelle und einer Ladungskopplungsspeicher/elle.

Schematischer Aufbau

Im Schema der F i g. I sind symbolisch drei Zeilen und drei Spalten aus Speicherzellen einer Anordnung gezeigt, die in der Praxis natürlich über mehr Zeilen und Spalten verfügt. Die erste Zeile umfaßt die Zellen 11,12

κι und 13, die zweite die Zellen 21,22 und 23 und die dritte die Zellen 31, 32 und 33. Die Zellen 11 und 33 bestehen jeweils aus einem mit einem Kondensator verbundenen FET. die übrigen Zellen bestehen aus Ladungskopplungseinheiten.

ι ■ Die Zelle 33 umfaßt ein Substrat oder einen .Siliziumhalbleiterteil 533 mit einer Quelle 533 (in der F i g. t am unteren Ende) und einer Senke D33 (in der F i g. I am oberen Ende). In dem vorteilhaften Ausführungsbeispiel der Erfindung, welches die Form

>,. oinoi mrvnrtlithicnh intporiprtpn ^rhaltlf Γρίςρς hai

besteht das Siliziumhalbleitersubstrat aus einem einheitlichen, allen Zellen der Anordnung gemeinsamen Chip. In unmittelbarer Nähe des Substrates W 33 befindet sich das Tor G 33. Diese Elemente bilden zusammen einen P-Kanal-FET Γ33. Ein Kondensator C 33 ist mit der Senke D 33 verbunden und hat eine Halteelektrode H33. Die Zelle 11 und alle anderen nicht dargestellten FET-Zellcn sind ähnlich aufgebaut.

Die Zelle 32 umfaßt ein Substrat oder einen Halbleiteneil Ö32 mit einem an einem Ende eindiffundierten P-Ieitenden Bereich P32. Ein Tor C 32 und eine Halteelcktrode H 32 liegen neben dem Subs trat teil fl32. Alle anderen Ladungskopplungsrellen der Zellenanordnung sind ähnlich aufgebaut.

Eine erste Wortleitung Wl ist mit den Toren der Zellen II, 12, 13 der ersten Zeile, eine zweite Wortleitung W 2 mit den Toren der Zellen 21,22,23 der zweiten Zeile und eine dritte Wortleitung WS mit den Toren der Zellen 31, 32, 33 in der dritten Zeile verbunden. Auch für jede nicht dargestellte Zeile ist eine entsprechende Wortleitung vorgesehen, die an die Tore dieser Zellenzeile angeschlossen ist. Alle entsprechend mit Wl, IV2, W3 usw. bezeichneten Wortleitungen sind an symbolisch durch den Block <H) aargestellte Wortleitungstreiber angeschlossen.

Die Quellen und die diffundierten Bereiche der Zellen 11, 21, 31 usw. der ersten Spalte der Zellenanordnung sind mit einer Bitleitung B1, die Quellen und die diffundierten Bereiche der Zellen 12, 22, 32 usw. der zweiten Spalte der Anordnung mit einer zweiten Bitleitung B 2 und die Quellen und die diffundierten Bereiche der Zellen 13,23,33 usw. der dritten Sp?':e mit einer dritten Bitleitung B3 verbunden. Alle weiteren nicht dargestellten Spalten einer solchen Anordnung sind ebenfalls mit einer separaten Bitleitung über die Quellen und die diffundierten Bereiche der entsprechenden Zellen dieser Spalte verbunden. Die Bitleitungen BX. 02. S3 usw. sind mit entsprechenden Bitleitungstreibern und Leseverstärkern verbunden, die symbolisch durch den Block 41 dargestellt sind.

Die Halteelektroden der Zellen 11, 12, 13 usw. der ersten Zeile sind mit einer ersten Vorspannungsleitung Vl. die Halteelektroden der Zellen 21, 22, 23 der zweiten Zeile und der Zellen 31,32, 33 der dritten Zeile mit einer zweiten Vorspannungsleitung V2 verbunden. Weitere, nicht dargestellte Zeilen sind über die Halteelektroden der in ihnen, angeordneten Zeilen mit zusätzlichen Vorspannungsleitungen verbunden. Alle

Vorspannungsleitungen Vl, V2 usw. sind an einem gemeinsamen Knotenpunkt 43 zusammengcführl. an welchen eine Halleelcktrodcn Vorspannung gelegt werden kann, die mit V), bezeichnet ist.

F" i g. 2 zeigt sciicmniisch eine Schnittansicht durch ~. eint· l.adiingskopplungseinheit. aus welcher ζ. Π. die Speicher/eile 32 besteht. Andere l.adungskopplungseinheiien sind natürlich ähnlich aufgebaut. Das Substrat oder «er Halbleiterleil B \2 ist N leitend. Im Ausführungsbeispiel ist das Speichersystem als monoli- m thisch integrierter Schallkreis ausgebildet und daher das Substrat fl32 allen Speicher/eilen der Anordnung gemeinsam. Eine Sili/iiimdioxidschicht 44 wird auf der Oberfläche des Substrats Ö32 ausgebildet. Kin P'leitender Bereich /"32, ausgebildet durch Diffusion. <'< Ionenimplantation oder andere Verfahren, ist im Substrat B 32 neben der Schnittstelle /wischen dem Substrat und der Sili/iumdioxidschichl 44 vorgesehen. Die Billeitiing H2 ist mit dem C* Bereich P32

vnrKiinrl^n ¹Ii

Das vorzugsweise aus Aluminium bestehende Tor G'32 befindet sich an der Oberfläche der Siliziumdioxidschicht 44 und ist mit der Wortleiliing VVJ verbunden. Die ebenfalls vorzugsweise aus Aluminium bestehende 1 lalteelekirodc //32 ist an der Oberfläche der :~> Siliziumdioxidschichi 44 und neben dem Tor 6'32 vorgesehen. Die Halteelektrode //32 ist mit der Vorspannlcilung V2 verbunden. Fun niedergeschlagener Speicherbereich, durch gestrichelte Linien und die Bczugs/ahl 45 bezeichnet, ist im Substrat B 32 neben in seiner Oberfläche in vertikaler Ausrichtung mit der Halte -lcktrode H32 ausgebildet.

F i g. 3 zeigt schematisch einen Schnitt durch einen FET und einen Kondensator, die die Speicherzelle 33 bilden. Die Speicherzelle 11 und alle anderen nicht r> dargestellten Speicherzellen, die aus einem F-ΈΤ und einem angeschlossenen Kondensator bestehen, sind ähnlich aufgebaut. Das Substrat oder der Halbleiterteil <533 ist N !citenc und allen Speicherzellen der Anordnung gemeinsam, wenn die Erfindung in Form -Kleines monolithisch integrierten Schaltkreises verwirklicht wird. Über der Oberfläche des Substrates B33 befindet sich die Siliziumdioxidschicht 44, die bereits im £usammennang mit h ι g. l DescnrieDen wurde. Die Quelle 533 ist im Substrat 533 an der Oberfläche ■»-, ausgebildet und die Senke D 33 ebenfalls an der Oberfläche, jedoch gegenüber der Quelle 533 seitlich versetzt. Die Quelle 533 und die Senke D33 sind P+ -leitend und können durch Diffusion. Ionenimplantation oder andere Verfahren ausgebildet werden. Die ">o Bezeichnung »Quelle« und »Senke« für die Bereiche 533, D33 ist natürlich insofern willkürlich, als bei Aufladung des Kondensators C33 (Fig. 1) durch den FET Γ33 der Bereich 533 als Quelle und der Bereich D 33 als Senke wirken: wenn der Kondensator C33 sich jedoch über den FFTT 7*33 entlädt, so wirkt der Bereich 533 als Senke, und der Bereich D 33 als Quelle.

Das vorzugsweise aus Aluminium bestehende Tor G 33 ist an der Oberfläche der Siliziumdioxidschicht 44 vorgesehen und liegt ziemlich genau in der Mitte zwischen def Quelle· 533 und der Senke D 33. Die Halteelektrode H 33 ist ebenfalls an der Oberfläche der Siliziumdioxidschicht 44 vorgesehen und im wesentlichen vertikal zu der Senke D 33 ausgerichtet. Die Bitleitung S3 ist mit der Quelle 533, die Wortleitung W 3 mit dem Tor G 33 und die Vorspannungsleitung V2 mit der Haheelektrode H 33 verbunden. Die Hakeelektrode H 33 bildet erne Platte des Kondensators C33 (F ig. I). dessen andere Platte durch die Oberfläche des Senkenbereichs D33 gebildet wird.

Lese'/Schreibbetrieb

In I·" i g. 4 sind Signale auf der Wortleitung, der Bitleitung und Vorspannleitung sowohl für die Ladungskopplungszelle als auch für die ΙΈΤ-Zelle für die vier aufeinanderfolgenden Operationen »Schreiben 0«, »Lesen 0«. »Schreiben I«, und »Lesen I« gezeigt. Eine logische »I« ist definiert als die Existenz von Löchern oder Defektelektronen im Speicherbereich 45 oder eine gleiche Menge von Defektelektronen im Senkenbereich /J 33. und eine logische »0« ist definiert als das Fehlen von Defektelektronen in besagtem Speicherbereich 45 oder als Niederschlag von Defektelektronen im Senkenbereich D 33. Das Signal auf der Wortleitung (z. B. W3) und somit an den Toren der entsprechenden Zellenzeile (z. B. G 32 und G 33) ist mit der Bezugszahl 46 bezeichnet. Das Signal auf den Bitleitungen (z. B. B 2 nnrl fi X\ iinH somit an f|pn P-Rprptrhpn l·/ R P\1 iinrl

533) ist mit der Bezugszahl 47 bezeichnet. Das Vorspannsignal auf den Vorspannleitungen (z. B. V2) und somit an den Halteelektroden (z. B. H 32 und //33) ist mit der Bezugszahl 48 bezeichnet.

Zum Betrieb der in Fig. I gezeigten Speicheranordnung als Lese/Schreibspeicher wird die Vorspannung V/, auf einem negativen Potential gehalten, welches bei 48 mit — V angegeben ist Im Ausführungsbeispiel hai V den Wert von etwa 10 Volt. Zum Schreiben einer »0« wird der negative Impuls 46a mit einer Amplitude von VVoIt an die Wortleitung W 3 gelegt, wobei angenommen wird, daß die unterste Speicherzellenzeilc in F i g. I zu wählen ist. Ein negativer Impuls 47a mit einer Amplitude von VVoIt wird auch an die Bitleitung B 2 gelegt, wenn die Speicherzelle 32 zu wählen ist, oder an die Bitleitung S3. wenn die Speicherzelle 33 zu wählen ist. Das resultierende negative Potential am Tor G 32 oder G 33 läßt Defektelektronen von der Oberfläche des Substrates S32 oder S33 unmittelbar unter dem Tor G 32 oder G 33 anziehen, so daß der Bereich unter dem Tor umgekehrt wird und ein P-Ieitender Kanal sich seitlich vom P-Bcreich /^>32oder 533 hin zum Bereich 45 oder D 33 vergrößert, in Abhängigkeit davon, weiche der beiden Zeiien 32 oder 33 zu wählen ist. Durch den negativen Impuls 47a hat der P-Ieitende Bereich P32 oder 533 ein niedrigeres Potential als der Bereich 45 bzw. D33. Infolgedessen fließen im Bereich 45 gespeicherte Defektelektronen nach links gemäß Darstellung in der Zeichnung und durch den Umkehrkanal und dann durch den P-leitenden Bereich P32 und durch die Bitleitung S2. Der Speicherbereich 45 wird somit nur von Defektelektronen befreit, wenn in die Zelle 32 eine »0« geschrieben wird. In ähnlicher Weise fließen im Senkenbereich D33 vor dem Schreiben einer »0« befindliche Gleichgewichtsdefektelektronen unter dem Einfluß des niedrigeren Potentials am Quellenbereich 533 während des Schreibens einer »0« nach links und somit verfügt der Bereich D 33 nicht mehr Ober seine Gleichgewichtsdefektelektronen oder der Kondensator C33 wird somit entladen, wenn in die Zelle 33 eine »0« geschrieben wird. Das Potential des Bereiches 45 oder D 33 unter den Halteelektroden nähert sich somit — V.

Zum Lesen einer »0« wird ein negativer Impuls 466 mit einer Amplitude - V Volt an die Wortleitung W33 angelegt in der Annahme, daß die unterste Speicherzellenzeile der F i g. 1 zu wählen ist Ein P-Ieitender Umkehrkanal wird somit an der Oberfläche

des Substrates S 32 oder B 33 unter der Steuerelektrode C 32 oder G 33 gebildet. Da das Poiential des Bereiches 45 oder D 33 unter den Halteelektroden niedriger ist als das Potential des entsprechenden P-Ieitenden Bereiches P32 oder S33, welches jetzt bei OVoIt liegt, fließen ■-. Defektelektronen vom Bereich /'32 oder 5 33 durch den Umkehrkanal zum Bereich 45 oder D33. Dieser Fluß von Defektelektronen erzeugt einen Stromfluß und einen res"ltierenden negativen Spannungsimpuls 476 auf den Billeitungen S 1, Ö2, S3, entsprechend den in Speicherzellen 31, 32, 33, die eine logische »0« speichern, d. h. denen Defektelektronen im Bereich 45 oder D33 fehlen. Wenn z. B. die Zelle 32 zum Lesen einer »0« gewählt wird, erscheint der Impuls 476 auf der Bitleitung B 2 und wird durch den entsprechenden damit ι ■'> verbundenen, nicht dargestellten Leseverstärker gelesen, wogegen beim Wählen der Zelle 33 der Impuls 47b auf der Bitlcitung S3 erscheint und durch den zugehörigen nicht dargestellten Leseverstärker gelesen wird. An der Hinterflanke des Impulses 466 steigt das »n Potential auf der Wortleitung W3 abrupt auf sein ursprüngliches Erdpotential an, und die Streukapazitätskopplung verursacht eine kleine positive Spannungs· spitze 147b auf de;" Bitleitung. Nach dem Lesen der »0« nähert sich das Potential des Bereiches 45 oder /) 33 der .'■> Nullspannung.

Zum Schreiben einer »1« wird ein negativer Impuls 46c· der Größe - VVoIt an die Wortleitung (z. B. VV3) gelegt, wodurch ein P-Ieitender Umkchrkanal unter der Steuerelektrode CJ 32 oder CJ 33 ausgebildet wird. Wenn s<> vorher eine »0« oder eine »I« gelesen wurde, dann sind bereits Defektelektronen im Bereich 45 gespeichert oder befinden sich im Gleichgewicht im Bereich D33, und der Kondensator C 33 ist aufgeladen. Daher fließen beim Schreiben einer »I« keine Defektelektronen, und )·"> nur eine kleine negative Spannungsspitzc 47c erscheint auf der Bitlcitung aufgrund der .Streukapazität. Wenn vorher eine »0« geschrieben wurde, befinden sich keine nennenswerten Mengen von Defektelektronen im Bereich 45 oder D 33, und der Kondensator C33 -w befindet sich im entladenen Zustand. In diesem Falle fließen Defektelektronen beim Schreiben einer »I« aus dem P-Ieitenden Bereich P32 oder 533 durch den

\*J tll^^lll ^d I IClI lit UV-II U^ 1 \~ l\-- 11 TJ ULJl^ I IS .J.J, LlIIU dlt^l^ll^ der kleinen dargestellten Spannungsspitze 47cerscheint -^ ein relativ großer negativer Impuls (nicht dargestellt) ähnlich dem bei 476 gezeigten Impuls. An der Hinterflanke des Impulses 46c erzeugt die Sti eukapazität auf der Bitleitung eine kleine positive Spannungsspit- ie 147c. 5»

Zum Lesen einer »I« wird ein negativer Impuls 46c/an die Wortleitung W3 gelegt, wenn angenommen wird, daß eine Stelle in der untersten Zellenzeile der Anordnung gelesen werden soll. Ein P-Ieitender Umkehrkanal wird somit unter den Toren jeder Zelle der untersten Zeile ausgebildet In den in den Speicherzellen ausgebildeten Umkehrkanälen, die sich im logischen Zustand »1« befinden, fließen jedoch keine Defektelektronen, weil für diesen Zustand Defektelektronen bereits im Bereich 45 oder D 33 gespeichert sind und diese Bereiche im wesentlichen dasselbe Potential haben wie die entsprechenden Bereich P32 u.id 533. Infolgedessen erscheint auf jeder zu einer Zelle der untersten Zeile, die eine logische »1« gespeichert hat. gehörenden Bitleitung nur eine kleine negative Spannungsspitze 47d, die mit der Vorderflanke des impulses 46c/ zusammenfällt, und eine kleine positive Spannungsspitze 147ci die mit der Hinterflanke des impedes 46c/ zusammenfällt.

Einzelheiten über Betrieb und Aufbau von FET-ZcI-len und ihre f.i'odifikationcn sind aus der US-PS 33 87 286 ersichtlich. Die dort beschriebenen FETs sind jedoch mit einem N-Ieitenden Kanal aufgebaut und somit sind alle Polaritäten umgekehrt wie in den hier beschriebenen FETs mit P-Ieitendem Kanal.

Reiner Lesebetrieb

Um die gezeigte Speicheranordnung als reinen Festwertspeicher zu betreiben, wird die an die Vorspannleitungen V1, V2 und somit an die Halteelektrodcn wie /7 32 und //3.3 gelegte Vorspannung V/, gemäß Darstellung bei 51 in F i g. 5 im wesentlichen auf Lrdpotcntial gehalten. F i g. 5 zeigt tue Signale auf der Wortlcitung und der Bitlcitung für die FT.T-Speicherzellen wie ι. B. die Zellen 11 und 33, wenn das System im reinen I.csebetrieb betrieben wird.

Das Worllcilungssignal 49 in F i g. 5 für den reinen Lesebetrieb ist dasselbe wie das Wortlcitunessignal 46 in F i g. 4 für den Lese/Schrcibbetrieb, und ähnlich ist das Bitleitungssignal 50 in F'i g. 5 dasselbe wie das Bitleitungssignui 47 in I·" i g. 4. Die Impulse 49;). 496. 49c und 49i/der F i g. 5 entsprechen den Impulsen 46;). 466. 46c. 46t/der F i g. 4. die Impulse 50;). 506 der I- i g. 5 den Impulsen 47;), 476 der F" i g. 4 und die Spannungsspilzen 50c, 50t/. 1506. 150c. 150t/der F i g. 5 den Spannungsspitzen 47c, 47c/. 1476, 147c und 147t/ der F i g. 4. Die FFT-Zellen. wie /.. ü. die Zellen 11 und 33, arbeiten daher genauso während des in F i g. 5 gezeigten reinen Lesebetriebs, wenn die Vorspannung V/, auf Erdpotenüal liegt, wie in dem in Fig.4 gezeigten Lese/Schrcibbetrieb, wo die Vorspannung V/, auf negativem Potential war.

In F i g. 6 sind die Signale auf der Wortleitung, der Bitleitung und den Halteelektrodcn bei den aufeinanderfolgenden Lese- und .Schreiboperationen für die Ladungskopplungseinheiten dargestellt, wenn das Speichersystem im reinen Lesebetrieb läuft. In diesem Fall wird die Vorspannung Vh nach Darstellung bei 54 annähernd auf Erdpotential gehalten. Das Signal auf der Wortleitung ist bei 52 dargestellt und das Signal auf der Bitleitung bei 53.

Da an den Haiieeiekuuueii (wie /.. B. ri"32) ein reiativ zum Substrat negatives Vorspannpotential fehlt, kann der Speicherbereich 45 der Ladungskopplungszellen keine Defektelektronen speichern. Somit können Defektelektronen in jeder Richtung durch den Umkehrkanal fließen, der unter dem Tor 32 ausgebildet ist. während die negativen Impulse 52a. 526, 52c, 52c/an die Wortleitung gelegt sind. Sowohl beim Lesen einer »0« als auch einer»!« erscheint daher auf der Bitleitung nur eine kleine Spannungsspitze 536 oder 53c/ aufgrund der Streukapazität. Die nicht dargestellten, an die Bitleitungen angeschlossenen Leseverstärker interpretieren, negative Spannungsspitzen 536, 53</ als logische »1«, ungeachtet der Tatsache, daß keine Defektelektronen jemals im verschwindenden Speicherbereich 45 der Ladungskopplungszellen beim Betrieb des Systemes im reinen Lesezustand gespeichert werden.

Wird die Operation »Schreiben 0« im reinen Lesebetrieb an einer Ladungskopplungszelle ausgeführt, wird ein negativer Impuls 53a an die Bitleitung gelegt, und am Ende der Operationen »Lesen 0«, »Schreiben 1 und »Lesen 1« erscheinen auf der Bitleitung Spannungsspitzen 1536,153c; 153c/gleichzeitig mit den Hinterflanken der Impulse 526, 52a 52c/ aufgrund der Streukapazitätskopplung. Aus demselben

Gland erscheint eine kleine negative Spannungsspitze 33c· auf der Bitleitung zeitlich zusammen mit der Vorderflanke des Impulses 52c

Um daher ein erfin-iungsgemäßes Speichersystem ais reinen Lese- oder Festwertspeicher zu betreiben, wird <■, die an die Halteelektroden der Speicherzellen gelegte Vorspannung V/, ungefähr auf Erdpotential angehoben. Dann stehen zwei Alternativtechniken zur Verfugung. Entweder kann eine logisch »0« in jede einzelne Zelle der Speicheranordnung geschrieben und dann perio- κ> disch regeneriert werden, oder sie kann in ausgewählte Zellen unmittelbar vor dem Lesen geschrieben werden. In diesem Fall ist eine periodische Regenerierung nicht erforderlich. Bei beiden Techniken lesen die FF.T-Zellen immer eine logische »0« und die Ladungskopplungszel- ι-, lcn immer ein: logische »1«. Die latente Information wird somit von Anfang an durch Wahl eines vorgegebenen Musters von FF.T-Zellen und Ladungskopplungszellcn für die Zellcnanordnung bei der Speicherherstcllung gespeichert. Diese latente Inform;»- _>o lion wird permanent festgehalten und kann jederzeit wiedergewonnen werden, wenn der Speiche- im reinen Lesebetrieb betrieben wird, indem man die an die Halteelektroden der Zellen gelegte Vorspannung erhöht. 2Ί

Physikalischer Aufbau

Die Fig. 7 und 8 zeigen den physikalischen Aufbau eines vorteilhaften Alisführungsbeispiels. Das Substrat oder die Körperteile Ö32. 0 33 der Zellen 32, 33 sowie :n die Körperteile aller anderen /.eilen der Anordnung sind in einem einzigen monolithischen Halbleiterchip oder dem Block B ausgeführt. Die Bitleitungen 0 1. 0 2. ß3 haben die Form von Längsbereichen oder Streifen mit P^f-Leitfähigkeit und werden vorzugsweise durch η Oiffusion einer Akzeptorverunreinigung und vertikaler Erweiterung gemäß Darstellung in F i g. 7 ausgebildet. Diese Längsstreifen dienen auch als P-Ieitender Bereich, wie z.B. bei ΡΎ2. in F i g. 8 für die entsprechenden l.adungskopplungszellen und als Qucllenbereidi wie bei m .S^fürdieFET-Zellen.

|cde Zelle in der ersten Zeile 11,12,13 enthält ein Tor GW, G 12, G 13 bzw. eine Halteelektrode HIl. // 12,

ein Tor G 21, C 22, C 23, bzw. eine Halteelektrode « 21, /722, «23. jede Zelle 31, 32, 33 in der dritten Zeile enthält ein Tor G 31, C 32, C 33 bzw. eine Halteelektrode «31. «32, «33.

Die Tore CII₁G 12, G 13 in der ersten Zeile sind aus Metall, vorzugsweise Aluminium, und bilden ein Teil mit einem horizontal verlaufenden Aluminiumstreifen, der als Wortleitung IVI dient. Die Tore G 21. G 22, G 23 der zweiten Zeile sind ähnlich hergestellt, und bilden einen Teil mit der Wortleitung \V2, und die Tore G 31. G 32. G 33 der dritten Zeile sind ebenfalls ähnlich hergestellt und bilden einen Teil mit der Wortleitung WX Die Halteelektroden WIl. H12, W13 sind ebenfalls aus Metall, vorzugsweise aus Aluminium, und bilden einen Teil mit einem horizontal verlaufenden Aluminiumstreifen, der als Vorspannleitung Vi dient. Die Halteelektroden «21. //22. «23 der zweiten Zeile und «31, «32, W33 der dritten Zeile sind in ähnlicher Weise ausgebildet und bilden einen Teil mit einem horizontal verlaufenden Aluminiumstrcifeii. der als Vorspannleitung V2dient.

Die Zellen 11 und 33 sind als H-T-Zcllen beschrieben und die übrigen Zellen als l.adungskoppiungs/ellen. Die Zellen Il und 33 enlhalu-n daher einen mit /) 11 und D33 bezeichneten SenkenDcreich.

Die Siliziumdioxidschicht 44 umfaßt einen relativ dünnen "T eil 44Λ unter den Toren, wie G 32 und G 3i in Fig. 8 und ebenfalls unter den Halteelektroden wie //32 und // >3. Die übrigen Teile tier Siliziumdiovidschicht 44 sind relativ dick gemäß Darstellung bei 44ß. Die dünnen Teile 44/1 haben eine Dicke von vorzugsweise etwa 500 Ä. die dicken T eile 440 \< >n vorzugsweise etwa 6000 Ä. Die die Tore und Halteelektroden bildende Aluminiumschicht hat eine Dickt- um vorzugsweise e'.wa 10 000 A. Die Breite der Tore beträgt vorzugsweise etwa 7 Mikron, die Breite der ! lalteelektroden vorzugsweise etwa 15 Mikron, ljiiii zwischen jedem Tor und der benachbarte 1 laltceiektm de liegt ein Abstand von etwa 3 Mikron.

Das Halbleitcrchip oder Substrat hat N ~-Leiüähigkeit und eine Vcrunreinigiingskonzentration w.n vorzugsweise euva 5 χ !O¹ > Atomen/ccm. Die P•-!eilenden Streife:), die die Bitleitungen 0 1. B 2. Bi und die Senkenbceiche DIl und D33 bilden, haben vorzugsweise eine Verunreinigun^skon/entraiion von etwa 10-'" Atomen/ccm. Die Bitleitungen B !, 02. Bi sind vorzugsweise etwa 7 Mikron breit und 2 Mikron dick. Die Biene uer .*>ciiKenuei eicne wie υ ii unu i^.>> im etwa die gleiche wie die der entsprechenden Hai ■ elektroden. Die Senkenbereiche D W, D 33 usw. haben eine Dicke von vorzugsweise etwa 2 Mikron.

Hierzu 3 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Latenzbildspeicher für wahl weisen Betrieb als Lese/Schreibspeicher oder als reiner Lesespeicher (Festwertspeicher), dadurch gekennzeich- s net.

daß ein erster Satz Speicherzellen (11, 33) vorgesehen ist, die je aus einem Feldeffekttransistor (T33) bestehen, dessen Senke (D 33) über einen Kondensator (6'33) und eine Vorspannungsleitung (V2) an eine Halteelektrodenvorspannung (Vh), dessen Tor (G 33) an eine Wortleitung (W 3) und dessen Quelle (533) an eine Bitleitung (B 3) angeschlossen ist, und welche Speicherzellen (11₁33) eine von zwei binären Ziffern speichern, die durch Auf- bzw. Entladen des Kondensators (C33) über den Feldeffekttransistor (T33) eingeschrieben bzw. ausgelesen werden,

daß ferner ein zweiter Sau Speicherzellen (12, 13, 32) vorgesehen ist. die je aus einer Ladungskopplungseinheit aus einem Halbleiterteil (B32), das einmal über eine Vorspannungsleitung (V2) an diese Halteelektrodenvorspannung (Vi) und zum anderen an eine Wortleitung (W3) angeschlossen ist, mit einem an einem Ende eindiffundierten P-leitenden Bereich (P32) bestehen, welch letzterer an eine Bitleitung (B 2) angeschlossen ist. und welche Speicherzellen (12,13,32) in Abhängigkeit von einer ersten Poientialbedingung eine von zwei binären Ziffern und von einer zweiten Potentialbedingung nur eine einzige vorgegebene binäre Ziffer speichern, und

daß schlieL.ich durch geeignete Wahl der über die Vorspannungsleitung~n (VX, V2) an die Feldeffekttransistoren (11, Γ33) und die l-adungskopplungs- Speicherzellen (12, 13, 32) geigten Halteelektrodenvorspannung (Vh) der Speicher wahlweise bei Einhaltung der ersten Potentialbedingung als Lese/ Schreibspeicher bzw. bei Einhaltung der zweiten Potentialbedingung als Festwertspeicher betreibbar 4υ ist.

2. Latenzbildspeicher nach Anspruch 1. dadurch gekennzeichnet, daß die Halteelektrodenvorspannung (Vi,) einmal an die als Halteelektrode (H ΖΛ) dienende äußere Platte des mit dem Feldeffekttran- « »istor (Γ33) verbundenen Kondensators (C33) und zum anderen an einen als Halteelektrode (H 32) dienenden Belag auf dem Halbleiterteil (032) der Ladungskopplungs/elle (32) geführt ist.

3. Latenzbildspeicher nach Anspruch 1 und 2. dadurch gekennzeichnet, daß die Spannungsversorgung der Speicherzellen (11,12, 13 ... 31, 32, 31) bei Betrieb als Lese'Schreibspeicher und Festwertspeicher über die Wortleitungen (WX. W2, W 3) und über die Bitleitungen (BX. B2, B3) und. unabhängig 5> davon, über die Vorspannungsleitungen (VX, V2) mit einer Halteelektrodenvorspannung (V/,) er'olgt. deren Höhe bei Betrieb als Lese/Schreibspeiiher unterschiedlich gegenüber der bei Betrieb als Festwertspeicher ist. wobei beim Wechsel von der einen /ur anderen Betriebsart kein Ab- und Wiedereinschalten der gesamten Spannungsversorgung des Speichers erfolgt.

4. Latenzbildspeicher nach Anspruch I, dadurch gekennzeichnet, daß jede Ladungskopplungs- t>5 Speicherzelle (12, 13, 32) aus einem Halbleitersubstrat (032, Fig. 2) eines ersten Dotierungsstoffes (z.B. N~), einer darauf aufgebrachten Siliziumdioxidschicht (44), einem eindiffundierten Bereich (P32) eines zweiten, dem ersten entgegengesetzten Dotierungsstoffes (z. B.P ⁺ ), einem mit dem eindiffundierten Bereich (P32) ohmisch verbundenen stromführenden Kontakt zum Anschluß der Bitleitung (02), einer von dem Bitleitungsanschluß getrennt daneben auf der Siliziumdioxidschicht (44) befindlichen Halteelektrode (H 32) zum Anschluß der Vorspannungsleitung (V2) für die Ausbildung eines elektrischen Feldes in dem Substrat (B 32) uxi einer zwischen der stromführenden Elektrode der Bitieitung (B 2) und der Halteelektrode (H 32) auf der Siliziumdioxidschicht (44) befindlichen Torelektrode (G 32) zum Anschluß der Wortleitung (W3) besteht, wobei die Torelek:rode (G 32) bei Anlegen einer Spannung in dem Substrat (B 32) einen leitenden Kanal ausbildet.

5. Latenzbildspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jede Feldeffekttransistor-Speicherzelle (11, 33) aus einem Halbleitersubstrat (B 33, F i g. 3) eines ersten Dotierungsstoffes (z. B. N-), einer darauf aufgebrachten Siliziumdioxidschicht (44). einem als Quelle (S 33) eindiffundierten Bereich eines zweiten, dem ersten entgegengesetzten Dotierungsstoffes (z.B. P ⁺ ). einem mit dem eindiffundierten Bereich (533) ohmisch verbundenen stromführenden Kontakt zum Anschluß der Bitleitung (B 3\ einer von dem Biueitungsanschlüß getrennt daneben auf der Siliziumdioxidschicht (44) befindlichen, als äußerer Plattenbelag des Kondensators (C33) dienenden Halteelektrode (H 33) für die Ausbildung eines elektrischen Feldes in dem Substrat (B 33), einem als Senke (D 33) eindiffundierten Bereich ebenfalls des zweiten, dem ersten entgegengesetzten Dotierungsstoffes (z. B. P*), und einer zwischen der stromführenden Elektrode der Bitleitung (S3) und der Halteelektrode (H33) auf der Siliziumdioxidschicht (44) befindlichen Torelektrode (O 33) zum Anschluß der Wortleitung (W3) besteht, wobei die Torelek'.iode (G 33) bei Anlegen einer Spannung in dem Sjbstrai (B 33) zwischen den eindiffundierten Bereichen (S 33 und D 33) einen leitenden Kanal ausbildet, und daß die Wort- und Bitleitungen (W 3 bzw. B 3) der Feldeffekttransistoren (7"33) mit den Wort- und Bitleitungen (W3 bzw. B 2) der Ladungskopplungs/ellen (32) verbunden sind.

6. Latenzbildspeicher nach Anspruch I bis 5. dadurch gekennzeichnet, daß die Speicherzellen (11. 12,13 31, 32. 33) in Zeilen und Spalten angeordnet sind.

7. Latenzbildspeicher nach Anspruch I bis 6. dadurch gekennzeichnet, daß die Wortleitungen (WX. W2, W3) mit Wortleitungstrcibern (40) und die Bitleitungen (01. 02. B 3) mit Bitleitungstreibern und Leseverstärkern (41) verbunden sind.

8. Latenzbildspeicher nach Anspruch I bis 7. dadurch gekennzeichnet, daß die Feldeffekttransistor-Speicherzellen (33) mit ihren Kondensatoren (C'33) je eine Einheit bilden, und daß der Speicher (Fig. I) in integrierter monolithischer Technik hergestellt ist.