DE2629329A1 - Ccd-schieberegister - Google Patents

Description

5202447 Ge ₂₈. _{Juni 1976}

HONEYWELL INFORMATION SYSTEMS INC.

200 Smith Street
Waltham, Mass., USA

CCD-Schieberegister

Die Erfindung bezieht sich auf ein aus Ladungsverschiebeelementen (CCD) aufgebautes Schieberegister zur Speicherung von Informationsbits in Form von Ladungspaketen. Insbesondere betrifft die Erfindung ein durch einen Mehrphasentakt gesteuertes Serien-Parallel-Serien (SPS)-Schieberegister,

In der Datenverarbeitungstechnik kommt den Speichereinrichtungen eine sehr große Bedeutung zu. Eine neuere Entwicklung in dieser Hinsicht macht von Ladungsverschiebeelementen (CCD's) Gebrauch. Die grundlegende Wirkungsweise von Ladungsverschiebelementen ist im Stand der Technik ausreichend erörtert worden, so daß im Hinblick auf das Verständnis der vorliegenden Erfindung diese Wirkungsweise nur kurz erläutert werden muß. Sofern die Wirkungsweise eines Ladungsverschiebeelementes anhand eines bestimmten Halbleitermaterials erläutert wird, versteht es sich von selbst, daß dort, wo Halbleitermaterial vom N-Typ verwendet wird, dieses ohne weiteres durch Halbleitermaterial vom P-Typ ersetzt werden kann.

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Ein typisches Ladungsverschiebeelement kann aus einem Silikonsubstrat vom N-Typ mit einer Isolationsschicht aus Silikondioxyd bestehen, die der Oberfläche des Substrates überlagert ist. Leitungselektroden werden hierbei auf der Oberfläche der Isolationsschicht angebracht. Beim Anlegen von Taktspannungen an vorbestimmte Elektrodengruppen bewegen sich die Löcher in der Nähe einer jeden Elektrode, vorausgesetzt, daß solche Löcher augenblicklich vorhanden sind in einer vorbestimmten Richtung bei jedem vollen Taktzyklus auf das Ladungsverschiebeelement. Die Ladungspakete bewegen sich in einer vorbestimmten Richtung entsprechend der fortlaufenden seitlichen Verschiebung der angelegten Potentialwelle. Die Ladungsverschiebung ergibt sich somit durch die gemeinsame Übertragung der beweglichen in einem Halbleiterspeicherelement gespeicherten elektrischen Ladung zu einem benachbarten gleichen Speicherelement durch externes Anlegen von Taktspannungen.

Die in den beweglichen Paketen speicherbare Ladungsmenge kann in weitem Rahmen variieren, was von den angelegten Spannungen, der Kapazität des Speicherelementes und anderen Faktoren abhängt. Der in jedem Paket gespeicherte Betrag elektrischer Ladung kann eine bestimmte Information darstellen. Von Ladungsverschiebeelementen wird in Fotosensoranordnungen, Verzögerungsleitungen, Schieberegistern, Pufferspeichern und anderen Informationsspeicherungs- und Ubertragungsmechanismen Gebrauch gemacht.

Das Hauptanliegen der vorliegenden Erfindung betrifft nicht die physikalische Struktur, d. h. die interne Ladungsübertragung eines Ladungsverschiebelementes, noch betrifft sie den Herstellungsprozeß solcher Elemente. Im Stand der Technik sind verschiedene Arten von Ladungspeicherungs- und Ladungsübertragungsstrukturen bekannt. Die vorliegende Erfindung befasst sich dagegen mit der Anwendung von Ladungsverschiebeelementen als Speichereinrichtungen in Computersystemen. Im allgemeinen unterscheidet man zwei Arten von Speichern: Hauptspeicher,

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die sich durch ihre Schnelligkeit auszeichnen und sehr teuer sind und Hilfsspeicher, die relativ langsam arbeiten, aber entsprechend billig sind. Speicher mit Ladungsverschiebeelementen können als eine dritte Speicherart betrachtet werden, deren besonderer Anwendungsfall als Pufferspeicher gegeben ist, der eine Stellung zwischen Haupt- und Hilfsspeicher einnimmt. Für solche Anwendungsfälle können Ladungsverschiebeelemente beträchtliche Vorteile aufweisen, da sie eine Möglichkeit hoher Speicherdichte bieten. Für die Realisierung eines solchen Speichers ist es daher wichtig, Register mit hoher Speicherdichte aufzubauen.

Im Stand der Technik bekannte Anwendungen von Ladungsverschiebeelementen machen im allgemeinen von einer Serpentinenkonfiguration Gebrauch, die einen seriellen Hin- und Herübertragungsweg bildet. Hierbei werden Ladungspakete seriell in einer ersten Richtung durch eine erste Reihe übertragen. Sie werden sodann abgetastet und verstärkt und sodann seriell durch die zweite Reihe in der entgegengesetzten Richtung übertragen. Diese Folge von Schritten wird für mehrere Zeilen wiederholt.

Eine hiervon abweichende Konfiguration wurde ebenfalls bereits im Stand der Technik vorgeschlagen und macht von Parallelbzw, von Serien-Parallel-Serien-Registern Gebrauch. Keine der bisher vorgeschlagenen Konfigurationen ist jedoch in der Lage, eine hohe Speicherdichte zu erzielen, was für eine Anwendung in der Computertechnik von Bedeutung ist. Die bisher bekannten Anordnungen mit Ladungsverschiebeelementen wurden in erster Linie für eine Anwendung auf dem Gebiet der optischen Abbildung entworfen.

Das Takten der Serpentinenkonfiguration erfolgte bisher mit einem 2- oder 3-Phasentakt. Auf diese Weise waren nur 2 oder

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Takt-Treiberschaltungen erforderlich, aber die Speicherdichte war entsprechend gering und nicht optimal. Das Takten mit einem Zweiphasentakt erfordert 2 Speicherstellen pro gespeichertem Informationsbit, wodurch nur 50% der Speicherkapazität genutzt wird. Das Takten mit einem Dreiphasentakt erfordert drei Speicherstellen pro Bit. Es liegt daher auf der Hand, daß eine Verbesserung hinsichtlich der Speicherdichte erforderlich ist. Es wurde auch bereits eine Mehrphasenoperation der Register im Stand der Technik vorgeschlagen. Diese sind jedoch im allgemeinen nicht leistungsfähig gewesen und einige haben einen Mehrfach-Rbombusaufbau erfordert. Im Optimalfall wäre es wünschenswert nur eine Speicherstelle pro Informationsbit zu benötigen. Eine solche hohe Speicherdichte würde sodann zu bedeutenden Kosteneinsparungen hinsichtlich Computer-Speichersystemen in CCD-Technik führen.

Ein anderes Problem hinsichtlich der CCD-Speichereinrichtungen im allgemeinen und hinsichtlich der Serpentinenkonfiguration im besonderen besteht darin, daß die Ladung bei ihrer übertragung von Speicherzelle zu Speicherzelle Verluste erleidet. Dies führt dazu, daß nur eine begrenzte Anzahl von Übertragungen eines Ladungspaketes vor der Ausführung einer Auffrischoperation möglich ist, wobei die Auffrischoperation eine Verstärkung des Ladungspaketes beinhaltet. Die Verstärker tragen hierbei für die Speicherfunktion nichts bei, d. h. es ist ebenfalls erforderlich, die Anzahl der Verstärker pro gespeichertem Bit zu verringern, um eine hohe Speicherdichte des Registers zu erzielen.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein CCD-Schieberegister anzugeben, das bei geringem Platzbedarf eine möglichst hohe Speicherdichte aufweist. Die 'Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

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Das CCD-Speicherregister gemäß der vorliegenden Erfindung weist 4 grundlegende Komponenten auf: Einen Eingangsteil, einen Zentralteil, einen Ausgangsteil und mehrere Takt-Treiberschaltungen. Die Daten werden hierbei in Form kleiner Ladungspakete gespeichert und übertragen.

Der Eingangsteil besteht aus einem seriellen Schieberegister, das durch einen modifizierten Zweiphasentakt gesteuert ist. Es bildet einen Puffer für die serielle Eingabe von Eingangsdaten, wobei der Datenfluß nicht unterbrochen wird. Die Länge des Eingangsabschnittes hinsichtlich der Speicherstellen entspricht der Breite des zentralen Abschnittes. Der Eingangsabschnitt richtet die Ladungspakete für die in 2 Phasen erfolgende parallele Übertragung in den zentralen Abschnitt aus.

Der Ausgangsabschnitt besteht ebenfalls aus einem seriellen Schieberegister und wird ebenfalls durch einen Zweiphasentakt gesteuert. Er stellt wiederum einen Puffer für die serielle Ausgabe einer Datenfolge dar. Die Länge des Ausgangsabschnittes entspricht wiederum der Breite des zentralen Abschnittes. Der Ausgangsabschnitt ist wiederum auf den zentralen Abschnitt ausgerichtet, um die parallele übertragung der Ladungspakete in zwei Taktphasen zu gestatten.

Der zentrale Abschnitt bildet den Haupt-Speicherbereich des Registers. Er besteht aus mehreren parallel angeordneten seriellen Schieberegistern. Der zentrale Abschnitt ist an den Eingangs- und Ausgangsabschnitt über Gatter angeschlossen, die in Zusammenarbeit mit bestimmten Takt-Treiberschaltungen den Fluß der Ladungspakete in und aus dem zentralen Abschnitt puffern. Der zentrale Abschnitt wird durch einen Mehrphasentakt gesteuert.

Die Takt-Treiberschaltungen erzeugen einen Zweiphasen-, einen modifizierten Zweiphasen- und einen Mehrphasentakt für die

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Register. Die Summe der Mehrphasen-Taktsignale entspricht dem Zweiphasen-Taktsignal. Das modifizierte Zweiphasen-Taktsignal besteht aus dem Zweiphasen-Taktsignal, in welchem bestimmte Impulse unterdrückt sind. Auf diese Weise werden alle Takt-Treibersignale von 3 Takt-Treiberschaltungen gewonnen, die in geeigneter Weise modifiziert sind.

Die Erfindung wird im folgenden anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles beschrieben. Es zeigen:

Figur IA einen schematischen Querschnitt von Ladungsverschiebeelementen, die mittels einer versetzt angeordneten Oxydschicht leitfähig miteinander verbindbar sind, Figur IB einen schematischen Querschnitt durch ein alternatives Ausführungsbeispiel einer Anordnung aus Ladungsverschiebeelementen,

Figuren IC und ID eine Darstellung des Potentialverlaufes für die Anordnungen gemäß den Figuren IA und IB, Figur 2 ein Blockdiagramm eines CCD-Speichersystems mit einer Elektrode pro Bit,

Figur 3 ein Diagramm eines SPS-Registers gemäß der vorliegenden Erfindung,

Figur 4 ein Taktdiagramm, das die Beziehungen zwischen den Taktsignalen für die Ansteuerung des SPS-Registers gemäß der vorliegenden Erfindung darstellt,

Figur 5 ein schematisches Diagramm, das die Reihenfolge darstellt, in der die Takt-Treiberschaltkreise hinsichtlich der Erzeugung des Mehrphasentaktes wirksam werden, Figur 6 die grundlegende Schaltungsanordnung einer Mehrphasen-Treiberschaltung für den zentralen Abschnitt des SPS-Schieberegisters,

Figur 7 eine Schaltungsanordnung für die Erzeugung des Zweiphasen-Taktsignales für den Ausgangsabschnitt des SPS-Schieberegisters,

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Figur 8 eine Schaltungsanordnung für die Erzeugung des modifizierten Zweiphasen-Taktsignales für die Ansteuerung des Eingangsabschnittes des SPS-Registers, Figur 9 eine Schaltungsanordnung für die Erzeugung der Taktsignale zur Ansteuerung der Eingangs-Steuergatter des zentralen Abschnittes des SPS-Registers und

Figur 10 eine Schaltungsanordnung für die Auslösung der Takt-Treiberschaltungen gemäß Figur 5.

Bevor in näheren Einzelheiten die Ausbildung des SPS-Schieberegisters mit Ladungsverschiebeelementen beschrieben wird, sei auf den Aufbau und die Wirkungsweise eines Ladungsverschiebeelementes eingegangen.

Gemäß Figur IA ist ein Querschnitt durch eine Anordnung mit Ladungsverschiebeelementen dargestellt, die durch eine versetzt angeordnete Oxydschicht leitfähig miteinander verbindbar sind. Auf einem Substrat 23 aus Halbleitermaterial vom N-Typ sind versetzt angeordnete Oxydschichten 9 und verschiedene Elektrodenpaare 1-2, 3-4, 5-6 und 7-8 dargestellt, wobei jedes Elektrodenpaar auf einer entsprechenden, versetzt angeordneten Oxydschicht 9 angeordnet ist. Die beiden Elektroden eines jeden Elektrodenpaares sind jeweils elektrisch miteinander verbunden. Die abgesetzte Oxydschicht 9 wird durch ein Isolationsmaterial wie beispielsweise Silikondioxyd (SiO₂) gebildet. Die Elektroden können aus Metall wie beispielsweise Aluminium oder Gold bestehen oder sie können aus einem Polysilikon bestehen, d. h. aus einem polykristallinen Silikon, in welches Verunreinigungsstellen eindiffundiert sind.

Wie aus Figur IA ersichtlich, sind übersetzt angeordnete Elektrodenpaare 1-2, 5-6 usw. an eine erste Leitung 20 angeschlossen, während die verbleibenden Elektrodenpaare 3-4, 7-8 usw. an eine zweite Leitung 21 angeschlossen sind. Diese Anordnung dient dem Anlegen eines Zweiphasen-Schiebetaktes

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an die Ladungsverschiebeelemente, wobei jedoch die Einrichtung auch in einem anderen Taktbetrieb betrieben werden kann, wie beispielsweise in einem Mehrphasentakt. Durch das abwechselnde Anlegen verschiedener Spannungen an die Leitungen 20 und 21 werden die die Information darstellenden Ladungspakete zu einer Bewegung von links nach rechts veranlasst, wie dies im Stand der Technik bekannt ist.

In den Bereichen des Substrates, die die Lücke zwischen zwei benachbarten Elektrodenpaaren bilden, sind P++ Diffusionsbereiche 22 angeordnet. Diese Bereiche können durch Eindiffundieren von Boratomen gebildet werden, beispielsweise kann ein Silikonsubstrat vom N-Typ mit 10 bis 10 Atomen pro Kubikzentimeter dotiert werden. Die Diffusionsbereiche arbeiten im wesentlichen als Leiter in der Weise, daß, wenn eine Ladungseinheit von einer Seite in den Diffusionsbereich eintritt, eine andere Ladungseinheit den Diffusionsbereich auf der anderen Seite verläßt. Die physikalische Wirkungsweise dieser Diffusionsbereiche ist daher von der Art und Weise zu unterscheiden, in welcher die Ladung in dem Substrat verschoben wird, wobei im letzteren Fall die Ladung selbst durch das Substrat übertragen wird.

Die Verwendung dieser leiterähnlichen Verbindungsbereiche 22 erlaubt eine einfache Anzapfung der Einrichtung mit Ladungsver Schiebeelementen, beispielsweise zum Zweck des zerstörungsfreien Auslesens von Daten. Weiterhin bieten diese Bereiche den Vorteil, daß die Ladung zum gleichen Zeitpunkt, wo sie in den Bereich eintritt, diesen Bereich auch am anderen Ende wieder verläßt. Eine solche Betriebsweise unterscheidet sich von derjenigen Betriebsweise der Ladungsverschiebeelemente, bei der die Diffusionsbereiche mit Fehlstellen dotiert sind. Die vorliegende Einrichtung verkraftet eher eine Verunreinigung der Oxydoberfläche, die zu einer Sperrschicht-Instabilität führt,

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Gemäß Figur IB ist ein alternatives Ausführungsbeispiel einer Anordnung mit LadungsverSchiebeelementen dargestellt. Diese Ausführungsform ist funktionell der Ausführungsform gemäß Figur IA gleichwertig, wird jedoch durch unterschiedliche Verfahrensschritte gebildet. Insbesondere sieht diese Ausführungsform anstelle einer Einweg-Sperrschicht zwischen benachbarten Speicherzellen in Form von unterschiedlich dicken Oxydbereichen eine Oxydschicht 9 von gleichmäßiger Dicke vor, wobei jedoch ein N+ Bereich im vorderen Teil der Speicherzelle in dem Substrat vorgesehen ist. Der N+ Bereich kann durch einen Ionen-Implantationsprozeß erzeugt werden. Daher entspricht bei der nachfolgenden Beschreibung im Hinblick auf die Figuren IC und ID eine Bezugnahme auf die Elektrodenpaare 1-2, 3-4, 5-6 usw. gemäß Figur IA einer Bezugnahme auf die Elektroden 11, 13, 15 usw. gemäß Figur IB.

In den Figuren IC und ID sind die Potentialprofile 24 und 25 jeweils für die Zustände dargestellt, in denen die 02-Leitung 21 negativer als die 01-Leitung 20 (Figur IC) und in denen die 01-Leitung 20 negativer als die 02-Leitung 21 (Figur ID) ist. Die Potentialprofile 24 und 25 sind in ihrer Darstellung den Bereichen in dem Substrat 23 zugeordnet und stellen nicht die tatsächlichen physikalischen Werte eines solchen Profiles, bezogen auf die Abmessung der Einrichtung dar. Typische Abmessungen der Anordnung gemäß Figur IA ergeben sich wie folgt:

Substrat = 0,01 bis 0,025 cm
dünnes Oxyd = lOOO Angström A
Sperrschichtoxyd = 3000 Angström A Polysilikon = 3000 A
P++ Bereich = 7500 A

Die Potentialprofile 24 und 25 stellen die Tiefe der Potentialwelle dar, die unter den entsprechenden Elektroden und Diffusionsbereichen gebildet wird. Im Hinblick auf Figur IC verursacht beispielsweise die an das Elektrodenpaar 3-4 angelegte negativere

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Spannung ein verhältnismäßig tieferes Potential unter den Elektroden 3-4 als unter den Elektroden 1-2 und 5-6. Hinsichtlich Figur ID herrscht der umgekehrte Zustand. Die angelegte negative Spannung stößt Majoritätsträger-Elektronen im Falle eines Substrates vom N-Typ - von der Oberfläche des Substrates direkt unterhalb der Elektroden ab. Die Tiefe der Potentialabstufung, die auf der Oberfläche des Substrates gebildet wird, hängt in erster Linie von der relativen Größe der an die Elektrodenpaare angelegten Spannungen ,ab und in zweiter Linie von der Dicke der Silikon-Dioxydschicht zwischen den Elektrodenpaaren und dem Substrat. Je dünner die Schicht des Silikondioxydes unterhalb einer Elektrode ist,' umso tiefer ist die Potentialabstufung bei einer vorgegebenen, an die Elektrode angelegten Spannung. Dementsprechend ist der Potentialabfall unterhalb der Elektrode 4 größer als unterhalb der Elektrode 3.

Die P++ Diffusionsbereiche 22 befinden sich auf einem Potentialpegel, der im wesentlichen dem niedrigeren Potential der beiden jeweils benachbarten Potentialpegel entspricht. Beispielsweise besitzt der P++ Diffusionsbereich 22 zwischen den Elektrodenpaaren 1-2 und 3-4 einen Potentialpegel, der im wesentlichen dem Potential unterhalb der Elektrode 3 in Figur IC entspricht. Andererseits befindet sich in Figur ID dieser P++ Diffusionsbereich 22 auf einem Potentialpegel, der im wesentlichen dem Potential unterhalb der Elektrode 2 entspricht. Die Art und Weise, in welcher durch aufeinanderfolgendes Anlegen verschiedener Spannungspotentiale an die Elektrodenpaare eine schrittweise Verschiebung der Ladung durch die Einrichtung erfolgt, soll weiter unten näher beschrieben werden.

Gemäß Figur 2 ist ein Blockdiagramm eines mit einem CCD-Schieberegister realisierten Speichersystems dargestellt, in dem ein Bit pro Elektrode speicherbar ist. Alle Komponenten des CCD-

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Speichersystems sind auf einem einzigen Halbleiterchip integriert, der seinerseits eine Vielzahl solcher Register aufweisen kann. Es sei darauf verwiesen, daß ein einzelner Leitungszug, der die verschiedenen Blöcke gemäß Figur 2 miteinander verbindet, aus mehreren Einzelleitungen bestehen kann. Durch die Pfeile wird in Figur 2 die Richtung des Informationsflusses angezeigt. Das grundlegende Element in Figur 2 wird durch den Block 200 dargestellt, der ein Serien-Parallel-Serien-Register (SPS-Register) darstellt. Das SPS-Register 200 besteht aus drei Einheiten: Einem Eingangs-Serienregister 210, einem Ausgangs-Serienregister 220 und einem zentralen Speicherregister 230. Die Eingangsklemme 201 des Registers 200 bildet daher die Eingangsklemme für das Eingangs-Serienregister 210. Die Informationsbits in Form von Ladungspaketen werden in das Register 210 injiziert und durch dieses seriell hindurchgeschoben. Die Zellen des CCD-Registers 210 sind ebenfalls an das zentrale Speicherregister 230 angeschlossen. Hierbei wird das Eingangsregister 210 mit dem zentralen Register 230 über eine Reihe von Gattern angeschlossen, die eine parallele Informationsübertragung in das zentrale Register 230 gestatten. Die Informationsbits werden sodann in Richtung der eingezeichneten Pfeile durch das zentrale Register 230 hindurchgeschoben. In einer bevorzugten Ausführungsform weist das zentrale Register 230 eine Breite von 8 Bit und eine Länge von 32 Bit auf, so daß sich ein 256-Bit-Schieberegister ergibt. Die Pfeile innerhalb des Abschnittes 230 stellen die parallele Fortpflanzung der Information durch diesen Abschnitt dar. Am anderen ausgangsseitigen Ende des zentralen Registers 230 werden die Informationsbits in Form von Ladungspaketen in das Ausgangs- Serienregister übertragen. Nach Empfang dieser Informationsbits überträgt das Ausgangs-Serienregister 220 die Bits in serieller Weise zu der Ausgangsklemme 299 des SPS-Registers 200.

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Das SPS-Register 200 empfängt, überträgt und gibt Information in Form kleiner Ladungspakete in der Größenordnung von 50 bis 230 χ 10 C ab. Diese Ladungen weisen selbstverständlich keinen Pegel auf, der als logischer Pegel eines Systems geeignet wäre. Dementsprechend müssen die Register gepuffert werden, um entsprechend geeignete Eingangs- und Ausgangssignale zu erhalten .

Die von dem SPS-Register 200 ausgegebenen Ladungspakete müssen abgetastet und verstärkt werden, d. h. sie müssen regeneriert werden, bevor sie weitergegeben werden. Zusätzlich müssen diese Ladungspakete in geeignete Logikpegel umgesetzt werden, bevor sie auf die Datenschiene zu anderen Systemkomponenten gegeben werden. Dies geschieht durch den Abtastverstärker 300, der mit seiner Eingangsklemme 301 an die Ausgangsklemme 299 des SPS-Registers 200 angeschlossen ist. Der Verstärker 300 muß hochempfindlich sein, um die sehr kleinen Ladungspakete abtasten zu können, nachdem diese durch das Schieberegister 200 hindurchgeschoben worden sind. Auf Grund auftretender Ladungsverluste ist es zudem erforderlich, die in dem Register 200 gespeicherten Informationsbits periodisch zu regenerieren. Dies erfolgt durch einfaches serielles Hindurchschieben der Ladungspakete aus dem Register zu dem Verstärker und durch Wiedereingabe der Ladungspakete nach ihrer Verstärkung. Diese Operation entspricht einer Leseoperation mit der Ausnahme, daß bei der letzteren die Information auf einer Datenschiene ausgegeben wird, wobei dies mit einem an die Systemkomponenten angepassten Logikpegel erfolgt. Eine solche Ausgabe auf eine Datenschiene kann über die Ausgangsleitung "AUS" gemäß Figur 2 erfolgen.

Die Dateneingabe kann über die Eingangsleitung "EIN" an dem Verstärker 300 erfolgen. In diesem CCD-Speichersystem kann daher der Verstärker 300 als Schnittstelle angesehen werden, die auf Grund von Steuersignalen den Informationsfluß durch

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das System steuert und Regenerations-, Lese- und Schreiboperationen durchführt.

Eine Ausgangsklemine 399 des Verstärkers 300 ist mit der Eingang sklemme 101 des InjektorSchaltkreises 100 verbunden, wodurch eine Eingangsleitung für das Register 200 gebildet wird. Der Injektor 100 besitzt die Aufgabe, Pegelsignale des Systems in geeignete Ladungspakete umzuwandeln. Diese Ladungspakete werden sodann von der Ausgangsklemme 199 des Injektorschaltkreises 100 zu der Eingangsklemme 201 des Registers übertragen.

Gemäß Figur 3 ist ein Mehrphasen-SPS-Register 200 in näheren Einzelheiten dargestellt. In Figur 3 werden durch Rechtecke Speicherzellen und durch Kreise Gatterzellen dargestellt. Beide Arten von Bereichen sind in dem Halbleiterchip integriert, der das CCD-Speichersystem enthält. Die Zellen weisen typischerweise die Größe eines Quadrates mit einer Kantanlänge von 1,25

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χ 10 cm bis 6,25 χ 10 cm auf. Die Speicherzellen sind im allgemeinen nur bis zu 75 % ihrer Kapazität ausgenutzt, wenn sie ein "1" Bit speichern und sie gestatten lediglich einen Fluß der Ladung in einer Richtung. Die Speicherzellen im Eingangsabschnitt 210 sind jedoch mit zwei verzweigten Ausgangsleitungen versehen, wodurch sowohl eine serielle Fortpflanzung durch den Eingangsabschnitt 210, als auch eine parallele übertragung zu dem zentralen Abschnitt 230 gestattet wird. Andererseits sind die Speicherzellen des Ausgangsabschnittes 220 mit zwei verzweigten Eingangsleitungen versehen, wodurch sowohl eine parallele Dateneingabe aus dem zentralen Abschnitt 230, als auch eine serielle Fortpflanzung durch den Ausgangsabschnitt 220 ermöglicht wird. Die Ladungsverschiebung in einer Richtung kann durch eine Ionenimplantation oder durch versetzt angeordnete Oxydschichten erzielt werden. Die Gatterbereiche werden durch vollständige Implantierung der Bereiche unterhalb der

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Elektroden gebildet, wobei ein solcher Bereich zwar keine Ladung speichern kann, aber als Sperrschicht wirkt, die in Abhängigkeit von der an die Elektrode angelegten Spannung den Ladungsfluß steuert. Mit anderen Worten bilden die vollständig implantierten Bereiche MOS-Transistoren mit Durchbruchsspannungen von ungefähr 6V im Gegensatz zu den nicht implantierten Transistoren, die Durchbruchsspannungen von ungefähr 2V aufweisen.

Im bevorzugten Ausführungsbeispiel weist das SPS-Register eine Breite von 8 Bit auf, d. h. es werden 8 Bits parallel durch die Länge des zentralen Abschnittes 230 übertragen. Einrichtungen mit anderen Bitbreiten sind ohne weiteres möglich und liegen im Bereich der vorliegenden Erfindung. Der Eingangs- und Ausgangsabschnitt 210 bzw. 220 besitzt ebenfalls eine Breite von 8 Bit und wird im Überlappungsbetrieb betätigt. Ein synchroner und kontinuierlicher Datenfluß ist hinsichtlich des Eingangsabschnittes 210 und des Ausgangsabschnittes 220 möglich.

Der serielle Eingangsabschnitt 210 wird durch ein Zweiphasen-CCD-Schieberegister gebildet und enthält 8 Speicherstellen, die durch Quadrate angedeutet sind. Die Speicherstellen gemäß Figur 3 sollen von links nach rechts als Speicherstellen 1 bis 8 bezeichnet werden. Diese Speicherstellen sind mit Ausnahme der ersten Speicherstelle zueinander identisch, wobei die erste Speicherstelle größer ist, um Ladung aus zwei verschiedenen Quellen zugeführt zu bekommen. Die erste Speicherstelle ist demnach in der Lage, eine größere Ladung zu speichern. Die 8 Speicherstellen sind in serieller Weise auf dem Substrat intern miteinander verbunden. Der Ladungsfluß, in der durch die Pfeile angegebenen einen Richtung ergibt sich durch die Aneinanderkopplung der Speicherzellen und durch die Ansteuerung der Elektroden der Zellen mit unterschiedlichen Signalen. Die Elektroden sind auf dem

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Halbleiterchip über jeder Speicherzelle angeordnet. Die Elektrode über der ersten Speicherzelle des seriellen Eingangsregisters 210 ist an das Treibersignal AIS angeschlossen. Die Elektroden der zweiten, vierten, sechsten und achten Speicherzelle sind an das Treibersignal BH angeschlossen und die Elektroden der dritten, fünften und siebten Speicherzelle sind mit dem Treibersignal AH verbunden. Die letzte Speicherzelle des Eingangsabschnittes 210 ist über eine besondere Leitung an einen Löschschaltkreis angeschlossen. Dies ist erforderlich, um einen unerwünschten und unkontrollierten Aufbau einer Restladung im Eingangsabschnitt 210 zu vermeiden. In einem bevorzugten Ausführungsbeispiel besteht der Löschschaltkreis aus einer vollständig implantierten Zelle, deren Gatter so angeschlossen ist, daß sie als diodengekoppelter Transistor arbeitet, der zwischen die achte Speicherzelle und die Taktleitung AH geschaltet ist.

Der zentrale Abschnitt 230 des SPS-Registers 200 wird durch ein 8 χ 32-Bit-Speicherregister gebildet. Dieses enthält jedoch zwei zusätzliche Reihen von Speicherzellen, die für die Erzielung einer optimalen Arbeitsdichte erforderlich sind. Ferner werden die durch die Reihen 00 und 34 vorgegebenen Steuerbereiche als Teil des zentralen Abschnittes 230 angesehen. Für den Fachmann liegt es auf der Hand, daß diese Steuerbereiche als getrennte Abschnitte des SPS-Registers oder als Teile des Eingangs-Serienregisters 210 und des Ausgangs-Serienregisters 220 betrachtet werden können. Eine solche Unterscheidung ist für das Verständnis der vorliegenden Erfindung nicht von Bedeutung. Die erste Reihe 00 des zentralen Abschnittes 230 enthält dementsprechend 8 vollständig implantierte Zellen, die keine Ladung speichern, sondern lediglich in Abhängigkeit von den an ihre Elektroden angelegten TreiberSignalen als Gatter wirken. Wie aus Figur ersichtlich, sind die Elektroden allerdieser Zellen innerhalb der Reihe 00 gemeinsam an die Treiberleitung C angeschlossen. Die nächsten 34 Reihen, d. h. die Reihen 0 bis 33 des zentralen

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Abschnittes 230 bilden 8 parallele Spalten von seriell verbundenen Speicherzellen. Diese Spalten können als 8 parallel angeordnete serielle Schieberegister angesehen werden, von denen jedes 34 Speicherzellen aufweist. Die Funktion des Schieberegisters ist jedoch vollständig von der Funktion eines herkömmlichen Zweiphasen-CCD-Schieberegisters verschieden, wie nachstehend noch erläutert wird. Jede Reihe

eine
besitzt ihr zugeordnete Treiberleitung, die an die Elektroden aller Speicherzellen dieser Reihe angeschlossen ist. Gemäß Figur 3 sind die Treiberleitungen B4c und B8c an die Reihen 0 und 33 angeschlossen; die Treiberleitungen AIa, A2a, ... A8a sind mit den Reihen 32, 30, ... 18 verbunden; die Treiberleitungen BIa bis B8a sind an die Reihen 31, 29, ... 17 angeschlossen; die Treiberleitungen Alb bis A8b sind an die Reihen 16, 14, ... 2 angeschlossen und die Treiberleitungen BIb bis B8d steuern die Reihen 15, 13, ... 1 an. Die letzte Reihe, d. h. die Reihe 34 des zentralen Abschnittes 230 weist Einweg-Speicherzellen in ihrer ersten, dritten, fünften und siebenten Stelle auf. Die zweiten, vierten, sechsten und achten Stellen sind Gatterstellen. Dementsprechend können die ersten, dritten, fünften und siebten Stellen Ladung speichern, während die zweiten, vierten, sechsten und achten Stellen lediglich bei ihrer Ansteuerung Ladung übertragen können. Die Elektroden aller Stellen der Reihe 34 sind gemeinsam an die Treiberleitung A4c angeschlossen. Die Ausgänge einer jeden Stelle der Reihe 34 sind mit zugeordneten Speicherstellen im seriellen Ausgangsabschnitt 220 verbunden. Der Ausgangsabschnitt 220 enthält 8 in serieller Weise miteinander verbundene Speicherzellen. Die Elektroden der Speicherzellen 1, 3,5 und 7 sind an die Treiberleitung B angeschlossen und die Elektroden der Speicherzellen 2, 4,6 und 8 sind mit der Treiberleitung A verbunden.

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Gemäß Figur 4 sind die Phasenbeziehungen und die relativen Amplituden der verschiedenen Takt- und Treibersignale für das SPS-Register 200 dargestellt. Die Taktsignale CLP, CLl und CL2 sind System-Taktsignale, deren Signale auf Schaltungsschienen an Anordnungen ausgegeben werden, die aus mehreren Registern gemäß der Erfindung bestehen. Der Takt CLP ist durch ein 2 MHZ-Taktsignal vorgegeben, während die Takte CLl und CL2 komplementäre 1 MHZ-Taktsignale darstellen. Die anderen in Figur 4 dargestellten Impulszüge werden durch weiter unten noch zu beschreibende Schaltungen erzeugt und sollen im folgenden allgemein als Phasen-Treibersignale bezeichnet werden. Die Phase A und die Phase AIS sind bis auf ihre Spannungspegel die gleichen Signale. Die Phase AIS v/eist einen leicht höheren Spannungspegel auf Grund der Schnittstellenanforderung des InjektorSchaltkreises 100 auf. In gleicher Weise sind die Phasen AH und BH mit den Phasen A und B bis auf die dargestellten geringen Modifikationen identisch. Es sei ferner darauf verwiesen, daß die Phase A und die Phase B miteinander in Beziehung stehen und ein Zweiphasen-Treibersignal für die Serienregister 210 und 230 bilden, wobei die Phase A in Bezug auf die Phase B um 180° phasenverschoben ist. Die Phasen Al bis A8 werden bis auf einen kurzen Ausimpuls fortlaufend erzeugt und die Summe dieser Ausimpulse entspricht der Phase A. Die Phasen Bl bis B8 weisen in Bezug auf die Phase B die gleichen Eigenschaften auf. Die Phase C bildet einen kurzen Freigabeimpuls, bezogen auf die Phasen AH und BH. Es sei schließlich noch darauf verwiesen, daß im vorliegenden Ausführungsbeispiel die Ladungsverschiebeelemente als P-Elemente ausgebildet sind. Dementsprechend wird ein "Ein"-Impuls durch einen relativ negativen Spannungspegel und ein "Aus"-Impuls durch einen relativ positiven Spannungspegel vorgegeben.

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Gemäß Figur 5 ist die Phasenbeziehung der Mehrphasen-Treibersignale für den zentralen Abschnitt 230 dargestellt. Jeder Kreis gemäß Figur 5 stellt den Schaltkreis zur Erzeugung des eingetragenen Treiberimpulses dar. Die die Kreise miteinander verbindenden Leitungen stellen die die Treiberschaltungen miteinander verbindenden Elektroden (Polysilikon-Leitungen) dar und die Richtung der Pfeile zeigt sowohl die Verantwortlichkeit der Treiberschaltung als axe tatsächliche Richtung des Signalflusses zwischen den Treiberschaltkreisen an. Es sei darauf verwiesen, daß alle die Α-Signale erzeugenden Treiberschaltungen in einer Spalte auf einer Seite angeordnet sind, während alle die B-Signale erzeugenden auf der jeweils anderen Seite angeordnet sind. Dies stimmt mit der bevorzugten Ausrichtung dieser Treiberschaltungen auf einem Halbleiterchip überein, wobei die SPS-Register durch Kombination ein Speicherfeld bilden. Es sei vermerkt, daß ein Satz von Treiberschaltungen für jedes Speicherfeld erforderlich ist und ein Speicherfeld mehrere SPS-Register enthält. Figur 5 zeigt die Phasenbeziehung der Mehrphasen-Treiberschaltung entsprechend einer "1", die sich durch ein Schieberegister fortpflanzt. Dies entspricht einer gesonderten leeren Reihe, die aufwärts in umgekehrter Richtung in dem zentralen Abschnitt 230 durchlaufen wird. Ein Auslöseschaltkreis 50 ist erforderlich, wenn die Spannungsversorgung des Systems zum erstenmal eingeschaltet wird, wobei dieser Schaltkreis 50 zum erstenmal das Signal "1" erzeugt, das durch das Schieberegister hindurchgeschoben wird. Eine Rückführungsschleife besteht zwischen dem Treiber B8c und dem ersten Treiber AIa.

Die Verwirklichung der nachstehend noch zu beschreibenden Schaltkreise erfolgt in der sogenannten LSI-Technik (large-scale integrated) . Die aus MOS-Transistoren bestehenden Schaltkreiselemente sind auf dem gleichen Halbleiterchip wie das SPS-CCD-Register integriert. Dementsprechend werden P-Kanaltransistoren benutzt,

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die mit der Charakteristik des CCD-Substrates vom N-Typ verträglich sind. Hinsichtlich einer näheren Beschreibung der MOS-Transistoren in den Schaltkreisen 6 bis IO sei auf das US-Patent 3 755 689 verwiesen.

Gemäß Figur 6 ist ein Schaltkreis für einen der in Figur 5 dargestellten Phasentreiber dargestellt. Es sei vermerkt, daß 35 Mehrphasen-Treibersignale und somit 35 Treiberschaltkreise für ein Register erforderlich sind, d. h. jeweils ein verschiedener Phasen-Treiberschaltkreis für jedes der Signale AIa bis A8a, BIa bis B8a, Alb bis A8b, BIb bis B8b sowie B8c, B4c und A4c. Die Phase N stellt das Eingangssignal für den Schaltkreis dar, der die Phase N+l als Ausgangssignal erzeugt. Die Beziehungen zwischen den verschiedenen Phasen sind in Figur 5 dargestellt. Die Kondensatoren sind als mit dem Substrat verbunden dargestellt. Tatsächlich werden diese Kondensatoren durch den Schaltkreis selbst gebildet. Nichtsdestoweniger befindet sich das Substrat auf einem Spannungspegel der manchmal als V-,-, bezeichnet wird und +14V aufweist. Die Schalt-

^BB der
kreise für jeden der Phase A zugeordneten Treiberschaltkreise weisen die in Figur 6 dargestellte identische Form auf, mit der Ausnahme, daß für jede verschiedene Phase eine verschiedene

(3.6 X*

Eingangsleitung vorliegt. Die Schaltkreise für jeden aer Phase B zugeordneten Treiberschaltkreise weisen die folgenden Änderungen gegenüber Figur 6 auf: Das Signal von der Taktquelle CL2 wird durch ein Signal von der Taktquelle CLl und die Eingangsphase IP wird durch die Eingangsphase 2P ersetzt. Die einzige weitere Ausnahme ergibt sich hinsichtlich des in Figur 6 dargestellten Treiberschaltkreises in Bezug auf die Phase AIa. Wenn zum erstenmal die Spannung für das System eingeschaltet wird, muß dieser Treiberschaltkreis ein Signal von dem Auslöseschaltkreis 50 anstatt von dem Treiberschaltkreis für die Phase B8c erhalten. Die Eingangsleitung für den Schaltkreis der Phase AIa ist daher sowohl mit dem Ausgang des Treibers für die Phase B8c, als auch mit dem Ausgang des Auslöseschaltkreises 50 verbunden.

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In den verbleibenden Figuren stellen die dargestellten Schaltkreise Treiberschaltkreise hinsichtlich der Phase A dar. Die einzigen Unterschiede zwischen den Treiberschaltkreisen hinsichtlich der Phase A und der Phase B wurden zuvor erläutert und ergeben sich durch Vertauschen der Signale CLl in CL2 und IP in 2P.

In Figur 7 ist eine grundlegende Zweiphasen-Treiberschaltung dargestellt, wie sie für das SPS-Register 200 erforderlich ist. Die dargestellte Treiberschaltung dient der Erzeugung der Phase A. Die Treiberschaltung für die Phase B ist mit der dargestellten identisch, wobei jedoch der zuvor erwähnte Signalaustausch stattfinden muß. Der innerhalb der gestrichelten Linie dargestellte Teil des Schaltkreises stellt einen Grundschaltkreis für alle der Erzeugung der Phase A dienenden Treiberschaltungen-^vdar. Der Ausgang dieses Teiles des Schaltkreises ist als Phase IP bezeichnet und kann am Punkt 70 abgenommen werden. Wie aus den verbleibenden Figuren ersichtlich, ist der Punkt 70 und damit die Phase IP mit den anderen Schaltkreisen verbunden .

In Figur 8 sind die Schaltkreise zur Erzeugung der Phasen AH und AIS dargestellt. Der Schaltkreis zur Erzeugung der Phase BH ist bis auf den zuvor erwähnten Signalaustausch identisch, wobei noch hinzukommt, daß das Eingangssignal in diesem Fall von dem Treiber für die Phase A8 anstelle von dem Treiber für die Phase B4 entnommen wird. Wie zuvor erwähnt, besteht der einzige Unterschied zwischen der Phase A und der Phase AIS darin, daß die Phase AIS eine größere Amplitude entsprechend ihrem Anschluß an V__s gleich 12V anstelle an V₀₀ gleich 10V aufweist.

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In Figur 9 ist der Schaltkreis zur Erzeugung der Phase C dargestellt. Das Phasensignal C v/eist zwei Komponenten auf, wovon eine auf A und die andere auf B bezogen ist. Die Leitung 90, die auf die miteinander verbundenen Elektroden der Reihe 00 geführt ist, ist sowohl an einen Α-Schaltkreis, als auch an einen B-Schaltkreis angeschlossen.

In Figur 10 ist der Auslöseschaltkreis 50 dargestellt. Der Ausgang dieses Schaltkreises ist als Eingang dem Treiberschaltkreis zur Erzeugung der Phase AIa zugeführt. Die mehrphasige Taktung des Auslöseschaltkreises ist dergestalt, daß der als Eingangssignal für den Schaltkreis empfangene Impuls für die Phase Ala normalerweise durch die Phase B8c erzeugt wird. Wenn jedoch die Phase B8c bei ausgeschaltetem System nicht auftritt, d. h. vor der Auslösung des Systems,so erzeugt dieser Schaltkreis den anfänglichen Impuls für die Phasentreiberschaltung.

Die nachfolgende Beschreibung der Wirkungsweise des SPS-Registers 200 kann am besten unter Heranziehung der Figuren 2, 3 und 4 verstanden werden. Im Hinblick auf das Eingangs-Serienregister 210 ergibt sich ein einfacher Zweiphasen-Schiebetaktbetrieb des Eingangsabschnittes 210, wenn die Elektroden der Speicherzellen 1, 3, 5 und 7 an die Phase A und die Elektroden der Speicherzellen 2,4, 6 und 8 an die Phase B angeschlossen werden. Die am Eingang kontinuierlich eingegebenen Informationsbits werden ausgehend von der ersten Speicherzelle kontinuierlich und seriell durch das Register hindurchgeschoben. Es sei jedoch darauf hingewiesen, daß das Eingangs-Serienregister 210 als Eingangspuffer für den zentralen Abschnitt 230 zu dienen hat, d. h. es hat die Informationsbits aufzunehmen und es muß diese für eine parallele übertragung in den zentralen Abschnitt 230 ausrichten. Dementsprechend ist der geradlinige Zweiphasen-Schiebetaktbetrieb

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modifiziert. Die Veränderung des Spannungspegels der Phase AIS, die der Elektrode der ersten Speicherzelle des Eingangsabschnittes 210 zugeführt wird, dient der Schnittstellenbildung mit dem Injektor 100. Diese Modifikation ist jedoch für das Verständnis der Informationseingabe in das Eingangsregister 210 ohne Bedeutung. Von Bedeutung ist jedoch die Tatsache, daß die maximale Dichte eines Zweiphasen-Schieberegisters ein Bit pro zwei Zellen beträgt, d. h. ein Informationsbit kann in den Eingangsabschnitt 210 höchstens bei jedem weiteren Impuls übertragen werden. Bei der Eingabe eines Datenbits muß das Bit übertragen werden, bevor ein zusätzliches Datenbit eingegeben werden kann. Die Treibersignale AH und BH für den Eingangsabschnitt 210 werden durch modifizierte Taktsignale A und B vorgegeben, so daß die an diese Taktsignale angeschlossenen Elektroden nicht bei jedem möglichen Zyklus angesteuert werden, sondern es wird ein mögliches Ansteuersignal innerhalb 8 möglicher Ansteuersignale unterdrückt. Diese begrenzte Ansteuerung des Eingangsabschnittes 210 zieht die nachstehenden Folgen nach sich. Die zeitliche, in Figur 4 dargestellte Beziehung ist der Art, daß nachdem 4 Datenbits in dem Eingangsregister 210 ausgerichtet worden sind und sich beispielsweise in den Positionen 1, 3, 5 und 7 befinden, eine übertragung dieser Bits in den zentralen Abschnitt 230 ermöglicht wird. Dementsprechend steuert das Phasensignal C die Reihe 00 des zentralen Abschnittes 230 an, wodurch ein übertragungsweg für die Informationsbits in die Reihe 0 gebildet wird. Gleichzeitig unterdrückt das Phasensignal BH einen Impuls, der die übertragung der Ladung in die Positionen 2,4,6 und 8 freigeben würde. Mit anderen Worten ausgedrückt, wird durch diesen Betrieb der normale Serienfluß aufgetrennt und der spezielle Parallelfluß freigegeben.

Das serielle Eingangsregister 210 arbeitet synchron. Dies soll heißen, daß die Speicherzelle 1 weiterhin bereit ist, Datenbits

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aufzunehmen, auch wenn die Informationsbits parallel in den Parallelabschnitt übertragen werden. Dies ist darauf zurückzuführen, daß das Treibersignal AIS keinerlei Impulse unterdrückt. Dementsprechend sind beim nächsten Zyklus die Datenbits erneut in den Positionen 1, 3, 5 und 7 ausgerichtet. Zu diesem Zeitpunkt wird jedoch eine übertragung der Datenbits in die Positionen 2, 4,6 und 8 erwünscht. Auf diese Weise werden die zu übertragenden Daten in den Speicherzellen ausgerichtet, die zuvor keine Datenbits empfangen haben. Nunmehr steuert das Treibersignal C erneut die Reihe 00 an und gleichzeitig unterdrückt das Phasensignal AH ein Preigabesignal, so daß eine serielle übertragung durch den Eingangsabschnitt nicht auftritt. Mit anderen Worten ausgedrückt, wird die normale Serienübertragung aufgetrennt und die Parallelübertragung in den Parallelabschnitt 230 freigegeben. Auf Grund dieser Überlappenden Betriebsweise des Eingangs-Serienregisters 210 wird nicht nur ein synchroner Betrieb des SPS-Registers 200 erzeugt, sondern der Eingangsabschnitt 210 muß auch nur eine Länge von 8 Bit aufweisen. Dies führt im Hinblick auf eine hohe Speicherdichte zu augenscheinlichen Vorteilen. Durch abwechselnde übertragung der Daten in die erste, dritte, fünfte und siebente Speicherzelle der Reihe 0 des zentralen Abschnittes 230 und anschließendes Warten bis zur Eingabe der Informationsbits in die zweite, vierte, sechste und achte Speicherzelle der gleichen Reihe 0 vor einer übertragung der 8 Datenbits parallel durch den zentralen Abschnitt wird eine hohe Speicherdichte erzielt. Ferner wird die Gesamtzahl der Übertragungen eines Ladungspaketes vom Eingang zum Ausgang durch einen solchen Betrieb reduziert.

Es ist jedoch nicht nur ein Codierschema wie dasjenige der Überlappung am Eingang des SPS-Registers erforderlich, sondern auch ein Decodierschema an seinem Ausgang, wenn die Datenbits erneut jede Speicherzelle im Ausgangsabschnitt 220 besetzen sollen können. Die letzte Reihe 34 des zentralen Abschnittes

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wirkt als Puffer für die Daten, wenn diese den zentralen Abschnitt verlassen. Das Phasensignal B8c gibt die übertragung der Daten aus dem zentralen Abschnitt 230 frei, wobei dies jedoch in zwei Schritten erfolgt. Die Information in der zweiten, vierten, sechsten und achten Speicherzelle wird durch die Gatter direkt in den Ausgangsabschnitt 220 übertragen. Die Phasentreibersignale A und B steuern das im Ausgangsabschnitt 220 enthaltene Schieberegister in einem Zweiphasen-Schiebetaktbetrieb an, wodurch die Daten aus dem Ausgangsabschnitt 220 herausgeschoben werden. Das Phasentreibersignal A4c ist zeitlich so gewählt, daß, wenn die ersten parallel in den Ausgangsabschnitt 220 übertragenen 4 Bits der Reihe nach durch den Ausgangsabschnitt hindurchgeschoben worden sind, die anderen 4 Bits innerhalb der Reihe 34 in den Ausgangsabschnitt 220 übertragen werden. Auf diese Weise wird eine synchrone Operation am Ausgang erzielt. Die Ladungspakete werden als Eingangssignal von dem Injektor 100 dem SPS-Register 200 zugeführt und sie werden als Ausgangssignal mit einer übertragungsgeschwindigkeit von 1 MHZ dem Verstärker zugeführt.

Gemäß Figur 3 ergibt sich eine parallele übertragung von Datenbits in Form von Ladungspaketen innerhalb des zentralen Abschnittes 230 wie folgt. Ein Ladungspaket kann von einer ersten Zelle zu einer zweiten Zelle nur dann übertragen werden, wenn die zweite Zelle zu diesen Zeitpunkt nicht bereits ein Ladungspaket enthält, d. h. die zweite Zelle muß leer sein und bereit, eine Ladung aufzunehmen. Der Grund für die Benutzung eines Mehrphasen-SPS-Speicherregisters liegt in der Erzielung einer hohen Speicherdichte. Die größtmögliche Speicherdichte ist dann vorhanden, wenn jede Speicherzelle Daten enthält. Dies steht jedoch im Gegensatz zu der Anforderung, daß eine Reihe bereit sein muß zum Datenempfang, indem diese Reihe leere Speicherzellen aufweist. Um daher ein betriebsbereites Speicherregister zu schaffen, muß wenigstens eine Reihe leere Speicherzellen aufweisen. Wenn nur eine Reihe mit leeren Speicherzellen im zentralen

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Abschnitt 230 vorhanden wäre, ergäbe sich ein Erfordernis für wenigstens 32 verschiedene Phasenbeziehungen hinsichtlich einer Mehrphasensteuerung des Registers. Im bevorzugten Ausführungsbeispiel sind zwei Reihen mit leeren Speicherzellen vorgesehen. Die zweite Reihe mit leeren Speicherzellen wird herangezogen, um eine relativ einfache, mehrphasige Taktsteuerung zu verwirklichen. Wie ersichtlich, sind die Taktimpulse, die zur Ansteuerung der oberen Hälfte des Registers (Reihen 1 bis 16) benutzt werden, identisch mit denjenigen Taktimpulsen, die für die Ansteuerung der unteren Hälfte des Registers (Reihen 17 bis 32) benutzt werden. Auf diese Weise sind nur halb so viele Taktsignale erforderlich.

Diese Betrachtung könnte fortgesetzt werden, indem die Anzahl der leeren Reihen verdoppelt wird, während die Anzahl der erforderlichen Taktsignale halbiert wird. Das Ende dieser Betrachtung führt zu einem einfachen Zv/eiphasenbetrieb des zentralen Abschnittes, wo lediglich zwei Taktsignale erforderlich sind, aber auch jede zweite Reihe mit Information nicht besetzt ist.

Die Beziehung zwischen den Taktsignalen ist dergestalt, daß die Daten in jeder Reihe in jeder Taktperiode um eine Reihe abwärts bewegt werden und eine neue Datenreihe in die erste Speicherreihe (Reihe 0) des zentralen Abschnitts übertragen wird. Zum besseren Verständnis dieser Betriebsweise sei angenommen, daß gerade Daten aus dem zentralen Abschnitt 230 übertragen worden sind. Die Reihe 33 ist daher leer und bereit, Daten aufzunehmen. Dementsprechend wird die Reihe 32 getaktet, wodurch ihre Daten in die Reihe 33 übertragen werden. Anschließend wird die Reihe 31 getaktet, wodurch ihre Daten in die Reihe 32 übertragen werden. Anschließend wird die Reihe 31 getaktet, wodurch ihre Daten in die Reihe 32 übertragen werden.

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Dies setzt sich fort bis die Reihe 17 getaktet wird, um ihre Daten in die Reihe 18 zu übertragen. In diesem Zeitpunkt ist die Reihe 17 leer. Die Abwärtsübertragung der Daten entspricht einer Aufwärtsübertragung der leeren Reihe innerhalb des zentralen Abschnittes. Im gleichen Zeitpunkt, in dem die leere Reihe von der Reihe 17 nach der Reihe 16 verschoben wird, werden erneut Daten aus der Reihe 33 herausgeschoben. Auf diese Weise wird eine neue leere Reihe in den zentralen Abschnitt eingeführt. Ein neuer Operationszyklus überträgt erneut die Daten von der Zeile 32 zur Zeile 33, von der Zeile zur Zeile 32 usw. Es ist ersichtlich, daß zum gleichen Zeitpunkt eine Datenübertragung von der Reihe 15 zur Reihe 16, von der Reihe 14 zur Reihe 15 usw. und von der Reihe O zur Reihe 1 erfolgt. Anders ausgedrückt treten zwei parallele Übertragungsoperationen zur gleichen Zeit innerhalb des zentralen Abschnittes auf, wobei zwei leere Reihen die durch 16 mit Daten angefüllten Reihen voneinander getrennt sind aufwärts durch das Register geschoben werden. Nachdem die Daten in der Reihe 0 nach der Reihe 1 übertragen worden sind, werden nicht sofort neue Daten in die Reihe 0 übertragen. Die Steuerleitung C wird zweimal angesteuert, wodurch jeweils 4 Datenbits zu einem Zeitpunkt von dem Eingangsregister 210 in die Reihe O übertragen werden. Darauffolgend wird die Reihe O getaktet und die in ihr enthaltenen Daten in die Reihe 1 übertragen .

Es sei darauf verwiesen, daß sich eine leere Reihe von einer Reihe unterscheidet, die eine Ladung aufweist entsprechend dem Zustand "O". Eine leere Reihe enthält keinerlei Ladung

-15 und nimmt somit weder eine Null (ungefähr 50 χ 10 C) noch

eine Eins (ungefähr 230 χ 10~ Cff^ementsprechend wird der Zustand "0" manchmal auch als eine ausreichende Null bezeichnet.

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Die Struktur des Mehrphasen-SPS-Schieberegisters bietet eine hohe Speicherdichte und eine wirtschaftliche Integration der Takttreiber auf einem Speicherchip. Die hohe Speicherdichte mit praktisch einem Bit pro Elektrode zusammen mit dem geringen Energieverbrauch des Mehrphasensystems und die Eliminierung externer Treiberschaltungen bildet die Grundlage für ein sehr wirksames und wirtschaftliches Speichersystem. Da der Datenfluß synchron erfolgt und die Taktsignale meistenteils intern erzeugt werden, ist dieses System einer einfachen Verwendung zugänglich.

Im bevorzugten Ausführungsbeispiel sind alle Transistoren als MOSFET-Transistören ausgeführt. Dementsprechend werden die Transistoren durch niedrige Signale ein- und durch hohe Signale ausgeschaltet. In den Schaltungsdiagrammen ist die Oberfläche der Transistoren auf einem Halbleiterchip angegeben. Die Größe ist in Breite mal Länge ausgedrückt und in Mikron angegeben.

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Claims (12)

5202447 Ge - 28 - Patentansprüche

1. Aus LadungsverSchiebeelementen aufgebautes Schieberegister zur Speicherung von Informationsbits in Form von Ladungspaketen, gekennzeichnet durch mehrere Treiberschaltkreise, aufweisend: erste und zweite Treiberschaltkreise zur Erzeugung eines ersten und eines zweiten Impulszuges, die gegeneinander um 180° phasenverschoben sind,

dritte und vierte Treiberschaltkreise zur Erzeugung eines dritten und vierten Impulszuges, wobei der 3. und 4. Impulszug jeweils eine Unterteilung des 1. und 2. Impulszuges darstellt und

weitere Treiberschaltkreise zur Erzeugung weiterer Impulse, wobei die Summe eines ersten Teiles dieser weiteren Impulse dem ersten Impulszug und die Summe eines zweiten Teiles dieser weiteren Impulse dem zweiten Impulszug entspricht; auf die 3. und 4. Impulszüge ansprechende Eingangsvorrichtungen zum seriellen übertragen der Ladungspakete, auf die 1. und 2. Impulszüge ansprechende Ausgangsvorrichtungen zum seriellen übertragen der Ladungspakete und durch eine auf die Impulse der weiteren Treiberschaltkreise ansprechende zentrale Speichervorrichtung zur parallelen übertragung der Ladungspakete, wobei der zentralen Speichervorrichtung die Ladungspakete parallel von der Eingangsvorrichtung zugeführt werden, die Ladungspakete in der Speichervorrichtung parallel zur Ausgangsvorrichtung übertragen werden und die Eingabe und die Übertragung jeweils während zweier Schritte erfolgt.

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2. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die zentrale Speichervorrichtung η parallele Spalten von seriellen Registern mit jeweils einer Länge von m Bit aufweist, so daß η Ladungspakete parallel durch die Speichervorrichtung übertragbar sind.

3. Schieberegister nach Anspruch 2, dadurch gekennzeichnet , daß die Eingabe und Übertragung der Ladungspakete in die zentrale Speichervorrichtung in 2 Schritten erfolgt, von denen jeder ⁿ/2 parallele Ladungspakete umfasst.

4. Schieberegister nach Anspruch 3, dadurch gekennzeichnet , daß die Ubertragungs- und Eingabeschritte ⁿ/2 Ladungspakete in den ungeraden und ⁿ/2 Ladungspakete in den geraden Spalten umfassen.

5. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die zentrale Speichervorrichtung Reihen von Speicherstellen umfasst, wobei jede Reihe an einen der weiteren Treiberschaltkreise angeschlossen ist und wobei aufeinanderfolgende Reihen abwechselnd an Treiberschaltkreise angeschlossen sind, die erste und zweite Teile der weiteren Impulse erzeugen, so daß die Ladungspakete parallel von Reihe zu Reihe übertragen werden.

6. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die Eingangsvorrichtung eine Löschvorrichtung umfasst, die an die letzte Speicherstelle der Eingangsvorrichtung angeschlossen ist und den Aufbau von Restladungen in den Speicherstellen der Eingangsvorrichtung verhindert.

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7. Schieberegister nach Anspruch 6, dadurch gekennzeichnet , daß die Löschvorrichtung einen diodengekoppelten MOS-Transistor aufweist.

8. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die zentrale Speichervorrichtung ferner umfasst:

Eingangs-Gattervorrichtungen, die von dem Taktimpuls des dritten Treiberschaltkreises beaufschlagt werden und einen gesteuerten übertragungsweg für die Ladungspakete zwischen Eingangsvorrichtung und Speichervorrichtung bilden und Ausgangs-Gattervorrichtungen, die von den Taktimpulsen des vierten Treiberschaltkreises beaufschlagt werden und einen gesteuerten übertragungsweg für die Ladungspakete zwischen der zentralen Speichervorrichtung und der Ausgangsvorrichtung bilden.

9. Schieberegister nach Anspruch 8, dadurch gekennzeichnet , daß die Eingangsvorrichtung, Speichervorrichtung und Ausgangsvorrichtung aus Einweg-Speicher stellen bestehen.

10. Schieberegister nach Anspruch 9, dadurch gekennzeichnet , daß jede Speicherstelle eine versetzt angeordnete Oxydschicht zwischen dem Substrat und der zugeordneten Elektrode aufweist, um den Einweg-Effekt zu erzielen.

11. Schieberegister nach Anspruch 9, dadurch gekennzeichnet , daß jede Speicherstelle einen ionenimplantierten Bereich in dem Substrat unter der Elektrode aufweist, um den Einweg-Effekt zu erzielen.

12. Schieberegister nach Anspruch 1, dadurch gekennzeichnet , daß die Speicherstellen mit benachbarten Speicherstellen über P++ Diffusionsbereiche leitend miteinander verbunden sind.

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