DE2543023A1 - Speicheranordnung mit bausteinen aus ladungsverschiebespeichern - Google Patents
Speicheranordnung mit bausteinen aus ladungsverschiebespeichernInfo
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA 75 P 2 1 δ 8 BRD
Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern
Die Erfindung bezieht sich auf eine Speicheranordnung mit Bausteinen
aus Ladungsverschiebespeichern gemäß dem Oberbegriff des Hauptanspruches.
Ladungsverschiebespeicher, die unter anderem vielfach als CCD
(Charge Coupled Devices)-Speicher bezeichnet werden, sind z. B.
aus dem Aufsatz "Charge Coupled Semiconductor Devices" in "The , Bell System Technical Journal", Vol. 49, April 1970, Seiten
587 - 593 bekannt. Bei Mehrphasen-CCD-Bausteinen sind zum Speichern eines Informationsbits mindestens zwei Speicherelektroden
nötig, wobei sich das Informationsbit zu einem Zeitpunkt jeweils unter einer dieser Elektroden befindet. Beim Weiterschieben
wird das Informationsbit unter eine zweite, nicht besetzte Speicherelektrode verschoben.
Auf den Bausteinen sind die Speicherstellen in Form von Schieberegistern
seriell hintereinander angeordnet und die einzelnen Schieberegister untereinander in unterschiedlicher V/eise verbunden.
Dabei sind zunächst zwei Grundschaltungen denkbar: In
der einen verläuft der Datentransfer immer in einer Richtung, z. B. von links nach rechts, dies bedingt jedoch große Leitungslängen beim Ketten der Schieberegister entweder parallel zu den
Kanälen mit den Speicherstellen oder um das Speicherfeld herum. Die andere Grundschaltung bedeutet einen Zick-Zack-Betrieb. Hier
werden die aneinander grenzenden Enden der Schieberegister unmittelbar miteinander verbunden, so daß&er Datentransfer in einem
Schieberegister z. B. von links nach rechts und im darunter liegenden von rechts nach links verläuft. Dies aber erfordert ein
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Go 13 FdI/ 18. 9. 1975
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Überkreuzen der Taktleitungen zwischen benachbarten Schieberegistern,
d. h. die eigentliche Speicherfläche ist bei konstanter Bausteingröße geringer.
Diese topographischen Nachteile in Verbindung mit den Leitungsproblemen der Takttreiber haben zu einer anderen Struktur, der
sogenannten Serien-Parallel-Serien (SPS)-Anordnung geführt, die eine höhere Speicherdichte erlaubt. Sie ist unter anderem in
"The Journal of Vacuum Science and Technology", Vol. 9, No. 4, 1972, Seiten 1166-1180, insbesondere in Kap. XII beschrieben
und in Fig.22 dargestellt.
Bei dieser bekannten Anordnung enthält ein CCD-Baustein je
ein Eingabe- und ein Ausgabeschieberegister mit je.drei Elektroden
pro Bit und dementsprechend drei Takten. Diese Takte bestimmen
die Datenrate des Bausteines. In den Schieberegistern werden die Daten seriell transportiert. Das eigentliche Speicherfeld
enthält so viele parallele Schieberegister wie die Einbzw. Ausgabeschieberegister Speicherstellen besitzen. Aus dem
seriellen Eingaberegister werden die Daten prallel in das Speicherfeld übernommen und damit parallel bis zum Ausgabeschieberegister
verschoben. Dadurch fallen Überkreuzungen von Taktleitungen fort, die bei einer Zick-Zack-Anordnung in bezug auf die Transferrichtung
unvermeidlich sind.
Das auch hier durchweg angewandte Mehrphasenprinzip mit mindestens
zwei Elektroden pro Bit ist räumlich jedoch sehr aufwendig. Man hat daher nach Wegen gesucht, eine^Struktur mit einer Elektrode
pro Bit, ein sogenanntes E/B-Prinzip zu verwirklichen. Dies läßt sich annähernd durch eine Leerstelle in jedem Schieberegister
erreichen, in die die jeweils davorstehende Information übertragen wird. Je Schieberegister kann hier während einer
Taktperiode nur ein Informationsbit verschoben werden. Die Leerstelle wandert dabei in entgegengesetzter Richtung wie die
Information durch das Schieberegister.
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Diese Anordnung hat jedoch den Nachteil, daß jede Speicherstelle
durch einen individuellen Takt angesteuert werden muß. Das ist darauf zurückzuführen, daß ein vielfacher Umlauf der Leerstelle
durch alle Speicherstellen des Schieberegisters erforderlich ist, bis ein beliebiges Informationsbit an der Schreib-Lesestation
angekommen ist.
Eine Lösung, mit der die Zahl der individuellen Taktleitungen bei Anwendung des E/B-Prinzips zu verringern ist, ist aus "IEEE
International Solid State Circuits Confer.erce 1973", Seiten
136, 137 und 210 bekannt. Dort ist ein sogenanntes Multiplex-E/B-Prinzip beschrieben, bei dem die homologen Speicherstellen
der parallel zwischen Eingang und Ausgang liegenden Schieberegister zyklisch vertauscht angesteuert werden. Die notwendigen
Taktleitungen sind diagonal durch das Speicherfeld geführt und werden daher mehrfach ausgenutzt. Dabei tritt jedoch der Nachteil
auf, daß entweder auf jeder Seite des Speicherfeldes ein eigener Taktgenerator erforderlich ist oder aber die Taktleitungen um
das Speicherfeld herumgeführt werden müssen, was jedoch bei zunehmender Länge des Schieberegisters wegen eines zu großen
Platzbedarfs der Taktleitungen nicht realisierbar ist.
Es bietet sich aber auch an, das Multiplex-E/B-Prinzip in der
Art zu realisieren, daß die prallelen Schiebergisterketten
auf dem CCD-Baustein räumlich jeweils um eine Bitstelle verschoben angeordnet sind. Wenn man dann die Taktleitungen durch
die einander parallel liegenden Speicherstellen senkrecht zu den Schieberegistern hindurchzieht und in.jeder Zeile der Schieberegisterkette
eine Leerstelle vorsieht, dann können die individuellen Takte verringert werden. Es ist leicht vorstellbar, daß
dies eine Mischform zwischen dem reinen Mehrphasen-Prinzip und
dem "φ-Prinzip ist.
Diese Anordnung hat daher den Nachteil., daß nicht genutzte Bausteinflächen
entstehen, die um so größer v/erden, je langer die einzelnen Schieberegister in der Kette werden, d. h. je konse-
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quenter das E/B-Prinzip angewendet wird bzw. je weniger Leerstellen
auf die Speicherstellen in jeder Spalte des Speicherfeldes verteilt werden. Ein anderer Nachteil besteht darin,
daß hier nur quadratische Speicherfeldanordnungen realisierbar sind, wenn man eine geschlossene Schleife auf dem Baustein
verwirklichen will. Aus diesen Gründen wird die Realisierung des Multiplex-E/B-Prinzips in der beschriebenen Art nicht für
günstig gehalten.
Zusammenfassend ist daher festzustellen: Herkömmliche Bausteine von CCD-Speichern, die nach dem Mehrphasen-Prinzip aufgebaut
sind, benötigen zum Speichern eines Informationsbits mindestens zwei Speicherelektroden, wobei sich zu einem Zeitpunkt die Information
unter einer dieser Elektroden befindet. Durch Einführung des E/B-Prinzips kann die Speicherdichte auf dem Baustein z. B.
im Gegensatz zum Zweiphasen-Prinzip nahezu verdoppelt werden, da dann zum Speichern eines Informationsbits nur noch eine
Elektrode benötigt wird. Allerdings ist zusätzlich im Schieberegister noch eine Leerstelle erforderlich, die beim Verschieben
die davorstehende Information aufnimmt. Das E/B-Prinzip erfordert für jede einzelne Elektrode eines Schieberegisters
einen eigenen Takt. Durch den Platzbedarf der Taktleitungen wird der Platzgewinn, der sich aus dem E/B-Prinzip an sich ergibt,
wieder zunichte gemacht.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Speicheranordnung
mit Bausteinen aus Ladungsverschiebespeichern der eingangs genannten Art zu schaffen, deren Aufbau das E/B-Prinzip
mit Erfolg einzusetzen gestattet, ohne daß wegen der benötigen individuellen Takte der Flächenvorteil wieder verloren
geht.
Bei einer Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern
der eingangs genannten Art wird diese Aufgabe erfindungsgemäß
gelöst durch die im Kennzeichen des Hauptanspruches beschriebenen Merkmale. Durch die Anwendung des E/B-Prinzips
in einer Speicheranordnung, die nach dem Serien-
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Parallel-Serien-Prinzip aufgebaut ist, wird mit der erfindungsgemäßen
Lösung der volle Flächengewinn erhalten. Um die individuellen Takte in geeigneter Weise zu erzeugen, ist gemäß der Erfindung
ein als. Ringzähler ausgebildetes Schieberegister in Form eines CCD-oder eines Mehrphasen-MOS-Schieberegisters mit
η Speicherstellen vorgesehen, die - wie z. B. in einer der · Weiterbildungen der Erfindung näher erläutert ist - 2n paarweise
im Gegentakt arbeitende Schalttransistoren ansteuern, über die jeweils eineder Taktleitungen zyklisch an Betriebsspannung gelegt
bzw. die vorhergehende entladen wird.
Der Platzbedarf für diese Takterzeugung ist von vergleichbarer Größe wie der Platzbedarf für einen herkömmlichen Treiber einer
SPS-Anordnung, da bei einem Takt nur die Kapazität einer Taktelektrode umzuladen ist. Deshalb stellt der Flächenbedarf der
Treiber und auch ihre Verlustleistung kein großes Problem mehr dar, so daß die parallel angeordneten, nach dem E/B-Prinzip aufgebauten
Schieberegister z. B. ohne weiteres mit einer Frequenz ♦von 10 MHz oder mehr betrieben werden können. Man kann also davon
ausgehen, daß die Speicherdichte auf einem erfindungsgemäß ausgebildeten Speicherbaustein gegenüber einer herkömmlichen
SPS-Anordnung, die nach dem Zweiphasen-Prinzip arbeitet, um 100
erhöht ist und trotzdem bei niedriger Verlustleistung eine für diesen Speichertyp ausreichende Datenrate ermöglicht,. Weiterbildungen
der Erfindung sind in Unteransprüchen näher gekennzeichnet.
Ausführungsbeispiele der Erfindung sind zu deren Erläuterung im Sagenden näher beschrieben. Dabei zeigt:
Fig. 1 das Blockschaltbild eines Speicherbausteines mit einem Serien-Parallel-Serien-Speicherfeld, das nach dem
Elektrode-Per-Bit-Prinzip arbeitet und durch einen, ein Schieberegister enthaltenden Taktgeber angesteuert wird,
Fig. 2 und Fig. 3 zwei Ausführungsformen für eine Speicherstelle
in einem CCD-Takt-Schieberegister.
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+■ 3
Fig. 4 das Prinzipschaltbild für einen Taktgenerator mit einem als CCD-Baustein aufgebauten Taktschieberegister, der
das Speicherfeld mit den nach dem E/B-Prinzip arbeitenden Schieberegistern ansteuert,
Fig. 5 eine Speicherstelle eines 4-Phasen-Schieberegisters
in MOS-Technik,
Fig. 6 ein Diagramm der bei diesem Schieberegister benötigten nicht überlappenden Takte,
Fig. 7 das Prinzipschaltbild für einen Taktgenerator zum Ansteuern
eines E/B-Speicherfeldes, der aus 4-Phasen-MOS-Schieberegistern aufgebaut ist und
Fig. 8 das Blockschaltbild für einen Speicherbaustein, in dem das Speicherfeld in mehrere, in diesem Fall vier Serien-Parallel-Serien-Anordnungen
aufgeteilt ist.
Fig. 1 zeigt einen integrierten Speicherbaustein, beispielsweise
CCD-Baustein mit einer Serien-Parallel-Serien-(SPS)-Anordnung,
in der zwischen einem Eingabe-Schieberegister E-REQ und einem Ausgabeschieberegister A-REG ein Speicherfeld E/B-REG
aus einer Mehrzahl von Schieberegistern angeordnet ist. Enthalten das Eingabe-Schieberegister E-REG und das Ausgabe-Schieberegister
A-REG jeweils m Speicherstellen, so liegen in dem Speicherfeld E/B-REG 2m Schieberegister parallel nebeneinander, die jeweils
einer Speicherelektrode des Eingabe- bzw. des Ausgabe-Schieberegisters zugeordnet sind. Wenn diese jeweils η Speicherelektroden
aufweisen, und nach dem sogenannten Elektrode-Per-Bit (E/B)-Prinzip
arbeiten, so sind zum parallelen Verschieben der Informationsbits im Speicherfeld η individuelle Takte erforderlich.
Diese Takte werden den einzelnen homologen Speicherstellen der Schieberegister des Speicherfeldes E/B-REG über Taktleitungen
T1 bis Tn aus einem Taktgeber TG zugeführt. Wie noch näher zu erläutern sein wird, enthält dieser Taktgeber TG selbst ein
Schieberegister T-REG, das wie das Eingangs-Schieberegister E-REG bzw. das Ausgangs-Schieberegister A-REG als CCD-Baustein oder als
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Mehrphasen-Schieberegister in MOS-Technik ausgebildet sein kann. Im ersten Fall werden diese drei Schieberegister seriell im
Zweiphasen-Betrieb betrieben und benötigen daher für die Ansteuerung einer Speicherzelle zwei Takte, die ihnen über Taktleitungen
01 und 02 zugeführt werden.
Der Speicherbaustein enthält darüber hinaus eine Verstärkerstation
VS, die am Eingang des Eingabe-Schieberegisters E-REG angeordnet ist. Diese Verstärkerstation dient als Lese/Schreib-
und als sogenannte "Refresh"-Station. Für diesen Zweck ist der
Eingang dieser Verstärkerstation VS mit dem Ausgang des Ausgabe-Schieberegisters
A-REG verbunden, weist darüber hinaus einen Anschluß DI/DA auf, über den die Daten seriell ein- bzw. ausgegeben
werden und besitzt einen Steuersignaleingang L/S zum Zuführen von Lese- bzv/. Schreibsteuersignalen.
Auf dem Speicherbaustein ist weiterhin in herkömmlicher Weise
eine Bausteinsteuereinheit BS enthalten, die hier aus diesem Grunde nicht näher erläutert wird, Ihr wird über eine Taktleitung
0 ein Generaltakt zugeführt, aus dein die auf den Taktleitungen 01 und 02 ausgegebenen Takte angeleitet werden. Darüber
hinaus enthält sie Eingänge, die mit CS bzv;. CE bezeichnet sind,
über die ihr ein aus Adressensignalen abgeleitetes Auswahlsignal bzw. ein Freigabesignal für den Speicherbaustein zugeführt werden.
Es wurde bereits angedeutet, daß der Taktgenerator TG selbst ein n-stelliges Schieberegister T-REG enthält. In den Fig. 2 und
3 sind zwei Beispiele gezeigt, wie die Speicherstellen dieses ■ Schieberegisters aufgebaut sein können. Das Schieberegister T-REG
arbeitet nach dem Zweiphasen-Prinzip, jeder Speicherstelle sind daher für den Informationstransport zwei Taktleitungen 0iund 02
zuzuführen, die abwechselnden Betriebsspannung gelegt sind. Die Ausbildung eines Schieberegisters nach diesen beiden Ausführungsformen
ist ams einem Aufsatz in "IEEE Journal of Solid-state
Circuits", Oct. 1973, Seiten 388 bis 391 bereits bekannt und
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hier daher nur noch zusammenfassend erläutert.
Das Schieberegister ist auf einem p-Substrat aufgebaut und enthält
in der Kanalzone eine SiO2-Schicht, die auf ihrer Oberseite aufeinanderfolgende, mit den Taktleitungen 01 bzw. 02 verbundene
Speicherelektroden aus Aluminium Al und Polysilizium enthält. Schließlich ist unterhalb des Aluminium-Teiles Al der
Speicherelektrode an der Oberfläche des p-Substrats ein n-leitendes
Diffusionsgebiet angeordnet. Dieses ist seinerseits an die Steuerelektrode eines Schalttransistors ST angeschlossen, sodaß
eine Ladung im Diffusionsgebiet den Schalttransistor ST leitend steuert. ·
Fig. J zeigt eine zweite Ausführungsform für den Aufbau des Taktregisters
T-REG als CCD-Baustein. Im Gegensatz zu der bereits beschriebenen Ausführungsform sind hier die Diffusionsgebiete
unterhalb des Silizium-Teiles der Elektroden angeordnet. Diese Anordnung ist zwar technologisch schwieriger, hätte aber den Vorteil,
daß der Ausgang über den 5chalttransistor ST nur während eines Taktes gültig wäre.
Da die Wirkungsweise einer derartigen CCD-Anordnung im einzelnen
bekannt ist, wird nachfolgend sofort das anhand von Fig. 4 dargestellte Blockschaltbild für die Taktsteuerung mit einem CCD-Schieberegister
beschrieben. Dort ist das Takt-Schieberegister T-REG als Block dargestellt, in dem die Schieberichtung durch
einen Pfeil angegebeben ist. Am Ausgang des Takt-Schieberegisters T-REG ist ein Verstärker angeordnet, der als "Refresh"-Station
VR dient und dessen Ausgang über eine Schleifenleitung SL mit dem Eingang des Takt-Schieberegisters T-REG verbunden ist. Schließlich
sind noch schematisch die beiden Taktleitungen 01 bzw. 02 angegeben.
Die in Fig. 2 bzw. Fig. 3 dargestellten Anschlüsse der Diffusionsgebiete sind hier mit 1 bis η bezeichnet. Zwei aufeinanderfolgende Ausgänge liegen jeweils an den Steuerelektroden zweier im
Gegentakt geschalteter Schalttransistoren, z. B. ST11 bzw. ST12. Der erste der beiden im Gegentakt betriebenen Schalt-
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transistoren ST11 liegt mit seinen gesteuerten Elektroden an Betriebsspannung
Ub bzw. an einer Taktleitung T1, der zweite Schalttransistor ST12 andererseits liegt mit seinen gesteuerten Elektroden
an der Taktleitung T1 bzw. an Masse M.
Zwischen jedem der Ausgänge 1 bis η des Takt-Schieberegisters
T-REG und einer der zugeordneten Taktleitungen T1 bis Tn ist ein derartiges Paar von im Gegentakt geschalteten Schalttransistoren
angeordnet. Wenn das dem Ausgang 1 zugeordnete Diffusionsgebiet im Takt-Schieberegister T-REG die umlaufende Ladung
aufnimmt, dann wird dadurch der angeschlossene Schalttransistor ST11 leitend gesteuert und damit die Taktleitung T1 an Betriebsspannung
Ub gelegt. Nach einer Taktzeit ist die im Takt-Schieberegister T-REG umlaufende Ladung im anschließenden Diffusionsgebiet, so daß die beiden angeschlossenen Schalttransistoren
ST12 bzw. ST21 angesteuert werden. Der eine Schalttransistor
entlädt die erste Taktleitung T1, während der andere gleichzeitig an die benachbarte zweite Taktleitung T2 die Betriebsspannung
Ub legt. So schaltet eine einzelne im Takt-Schieberegister T-REG umlaufende Ladung über die Schalttransistoren nacheinander
die verschiedenen Taktleitungen T1 bis Tn des Speicherfeldes
E/B-REG an die Versorgungsspannung Ub. Gleichzeitig wird immer die vorherige Taktleitung über die zugehörige Gegentaktstufe
entladen.
Der aus dem Takt-Schieberegister T-REG und den 2n Schalttransistoren
STni.bzw. STn2 bestehende Taktgeber ist von vergleichbarer Größe wie der Treibertransistor, der den Takt für ein
Speicherfeld in einer herkö.mmlichen SPS-Anordnung mit Mehrphasen-Betrieb
liefert, so daß der Flächengewinn, der sich aus der Anwendung des E/B-Prinzips im Speicherfeld ergibt, voll erhalten
bleibt. Der geringe Flächenbedarf dieser Taktgeberanordnung ist unter anderem darauf zurückzuführen, daß bei einem Takt nur die
Kapazität einer Taktel&trode umzuladen ist. Daher stellt die
Größe der Schalttransistoren und auch die Verlustleistung kein
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großes Problem dar. Das bedeutet weiterhin, daß die Schieberegister
im Speicherfeld E/B-REG mit einer hohen Schiebefrequenz, beispielsweise mehr als 10 MHz betrieben werden können, d. h. die
Leerstelle mit dieser Frequenz umläuft.
Von der Struktur her ist die beschriebene Takterzeugung für das Speicherfeld E/B-REG zwar bestechend, da eine einheitliche
Technologie verwendet wird. Diese Technologie stellt aber an die Fertigungstechnik sehr hohe Anforderungen. Es ist daher heute
noch vorzuziehen, für das Speicherfeld E/B-REG etwas einfacher aufgebaute CCD-Bausteine zu verwenden, die fertigungstechnisch
durchaus beherrschbar sind und die Takterzeugung in einer anderen Schaltungstechnik zu realisieren. Dafür bietet sich die MOS-Technik
an, die heute bereits so weit ausgereift ist, daß Schaltungen in dieser Technik rechnerunterstützt entworfen werden können.
Hier wird man den Taktgenerator TG in Form eines MOS-Schieberegisters realisieren.
In Fig. 5 ist die Speicherstelle eines Vier-Phasen-MOS-Schieberegisters
dargestellt, das dafür geeignet ist. Derartige Schieberegister sind z. B. aus "The Electronic Engineer" März 1970,
Seiten 59 bis 73 in allen Details bekannt, so daß Fig. 5 hier nur kurz erläutert wird. Die Speicherstelle besteht aus zwei
Inverterstufen, die aus jeweils drei hintereinandergeschalteten,
zwischen Betriebsspannung Ub und Masse M angeordneten MOS-Transistoren Q1, Q2, Q5 bzw. Q3, Q4 und Q6 bestehen. Die Steuerelektrode
des ersten an Masse M liegenden MOS-Transistors Q5 bildet den Eingang E und der Verbindungspunkt zwischen Drain und
Source der beiden hintereinandergeschalteten MOS-Transistoren Q3 und Q4 des zweiten Inverters den Ausgang A der Speicherstelle.
Ebenso bildet die Steuerelektrode des dritten MOS-Transistors Q6 des zweiten Inverters dessen Eingang, der an Drain und Source
der beiden getakteten MOS-Transistoren Q1 bzw. Q2 des ersten
Inverters angeschlossen ist. Jeweils zwei MOS-Transistoren Q1 · und Q2 bzw. Q3 und 0.4 der beiden Inverter werden die Takte
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011, 021, 031 bzw. 041 zugeführt.
Die Phasenlage dieser Takte ist in Fig. 6 in einem Diagramm wiedergegeben. Daraus ist zu erkennen, daß dieses MOS-Schieberegister
mit nicht überlappenden Takten gesteuert wird, dies ist erforderlich, um die Betriebsspannung Ub nicht zeitweilig
unmittelbar an Masse M zu legen.
Zur Taktzeit 011 wird die Gatekapazität des dritten MOS-Transistors
Q6 im zweiten Inverter über den leitend gesteuerten ersten MOS-Transistor Q.1 des ersten Inverters aufgeladen und
zur Taktzeit 021 über den leitend gesteuerten zweiten MOS-Transistor Q2 wieder entladen, wenn die Gatekapazität des
dritten Transistors Q5 im ersten Inverter ebenfalls aufgeladen ist. Ist dieser Eingang E der Speicherstelle jedoch nicht
angesteuert, so bleibt auch der dritte Transistor 0.6 im zweiten
Inverter leitend. Zur Taktzeit 031 wird die hier nicht mehr dargestellte, an den Ausgang A angeschaltete Gateelektrode
der nächsten Speicherstelle über den ersten MOS-Transistor Q3 des zweiten Inverters geladen und zur Taktzeit 041 über die beiden
MOS-Transistoren Q4 und 0.6 entladen, wenn letzterer leitend
gesteuert ist. In Fig. 5 ist noch angedeutet, daß der Ausgang dieser Speicherstelle an die Steuerelektrode eines Steuertransistors
ST angeschlossen ist, der den Treiber für eine Taktleitung Ti bildet und dessen Drain an einem Takt 031 angeschlossen
ist.
In Fig. 7 ist eine Anordnung dargestellt, bei der dem Speicherfeld
E/B-REG ein Taktgenerator TG in MOS-Technik zugeordnet ist. Wie ein Vergleich von Fig. 5 mit Fig. 7 zeigt, ist das zur Anpassung
an das Raster im Speicherfeld E/B-REG zu dessen beiden
MDS-Seiten mit je einer Hälfte angeordnete Vier-Phasen-/Schieberegister
aus den anhand der Fig. 5 näher erläuterten Speicher stellen aufgebaut. Die aufeinanderfolgenden Zeilen des Speicherfeldes E/B-REG
werden von unten nach oben betrachtet abwechselnd von rechts
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und von links über die Taktleitungen Ti mit Schiebeimpulsen versorgt.
Dies geschieht dadurch, daß in jeder Hälfte des MOS-Schieberegisters
je eine singuläre "1" von Speicherstelle zu Speichersteile
transportiert wird. Um dies im richtigen Zeitraster durchzuführen,
arbeiten beide Hälften des MOS-Schieberegisters um eine halbe Taktperiode phasenverschoben. An der anhand der Fig.
erläuterten prinzipiellen Wirkungsweise ändert sich dadurch jedoch nichts.
Um nun sämtliche Informationsbits dieser beschriebenen Speicheranordnungen
einmal an der in Fig. 1 dargestellten Verstärkerstation VS in einem Refresh-Zyklus vorbeizuführen, ist ein oftmaliger
Umlauf der Leerzeile in den parallelen Schieberegistern des Speicherfeldes E/B-REG notwendig. Derselbe Fall gilt natürlich
ebenfalls für den Zugriff zu einem bestimmten Informationsbit bei Lese- bzw. Schreibvorgängen, die auch über diese Verstärkerstation
durchgeführt werden.
Man kann diese Zeit für einen Refresh-Zyklus bzw. die mittlere
Zugriffszeit verkürzen, wenn man eine Speicheranordnung gemäß der Darstellung in Fig. 8 wählt. Dort ist das Speicherfeld in
vier Speicherbereiche aufgeteilt, die jeweils eine SPS-Anordnung der bisher beschriebenen Art, allerdings mit kleinerer Kapazität
enthalten. Jeder dieser Speicherbereiche E/B-REG1 bis E/B-REG4 besitzt ein eigenes Eingangs- und Ausgangs-Schieberegister
E-REG bzw.A-REG. Das&usgangs-Schieberegister und das Eingangs-Schieberegister
untereinander liegender Speicherbereiche sind dabei miteinander verbunden. Andererseits sind die Taktleitungen
T1 bis Tn durch die nebeneinanderliegenden Speicherbereiche durchgezogen.
Auch bei einer Aufteilung des Speicherfeldes in mehrere Speicherbereiche
wird die Takterzeugung nur aus einem einzigen Taktgenerator TG aufgebaut. Wie in Fig. 8 angedeutet ist, laufen im
steuernden Takt-Schieberegister T-REG dabei an mehreren Stellen
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Ladungen um und zwar genau im Abstand der Länge eines Speicherbereiches.
Jeweils eine Ladung ist für die Takterzeugung aller nebeneinanderliegenden Speicherbereiche zuständig. In diesem Beispiel
sind mit A. B, C und D vier Steuertransistoren nach Fig.
Gegentaktstufen
bzw. vier/nach Fig. 4 bezeichnet. Bei als Beispiel gewählten untereinanderliegenden Speicherbereichen sind zu einem bestimmten Zeitpunkt immer nur zwei dieser Taktstufen, hier beispielsweise A und C durchgeschaltet. Diese Aufteilung des Speicherfeldes in mehrere Speicherbereiche ist in ihrem zusätzlichen Platzbedarf, der durch die Auftrennung entsteht, gering. Wie leicht einzusehen ist, hängt die Verkürzung der mittleren Zugriffszeit dieser Anordnung von der Art der Aufteilung und der Größe der einzelnen Speicherbereiche ab.Esist ohne weiteres einzusehen, daß die Zugriffszeit und auch die benötigte Zeit für einen Refresh-Zyklus bei dieser Unterteilung um Größenordnungen niedriger werden kann als bei einem nicht unterteilten Speicherfeld gleicher Kapazität.
bzw. vier/nach Fig. 4 bezeichnet. Bei als Beispiel gewählten untereinanderliegenden Speicherbereichen sind zu einem bestimmten Zeitpunkt immer nur zwei dieser Taktstufen, hier beispielsweise A und C durchgeschaltet. Diese Aufteilung des Speicherfeldes in mehrere Speicherbereiche ist in ihrem zusätzlichen Platzbedarf, der durch die Auftrennung entsteht, gering. Wie leicht einzusehen ist, hängt die Verkürzung der mittleren Zugriffszeit dieser Anordnung von der Art der Aufteilung und der Größe der einzelnen Speicherbereiche ab.Esist ohne weiteres einzusehen, daß die Zugriffszeit und auch die benötigte Zeit für einen Refresh-Zyklus bei dieser Unterteilung um Größenordnungen niedriger werden kann als bei einem nicht unterteilten Speicherfeld gleicher Kapazität.
Wegen der verkürzten Zugriffszeit ist daher ein aus solchen Bausteinen
aufgebauter Speicher ohne weiteres als Hauptspeicher in einem virtuellen Speichersystem zu verwenden. Bei einer geeigneten
Unterteilung kann die Umlaufzeit soweit erniedrigt werden, daß ein Speicherbaustein auch nach dem Start-Stop-Prinzip
betrieben werden kann. Wenn dann an den Ausgabe-Schieberegistern
adressierbare Auslesemöglichkeiten für jedes einzelne Informationsbit einer Datenkette eingebaut werden, ähnlich wie dies im vorliegenden
Fall für das Takt-Schieberegister beschrieben wurde, so ist ein solcher Speicherbaustein auch für den Einsatz in
transparenten mehrstufigen Arbeitsspeichersystem gut geeignet. Es lassen sich nämlich dann die Ausgabe-Schieberegister insgesamt
als eine Hierarchiestufe verwenden.
8 Figuren
8 Patentansprüche
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Claims (8)
1. Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern,
die in Form einer Serien-Parallel-Serien-Anordnung aufgebaut sind, in der parallel arbeitende Schieberegister mit einer Länge
von η Speicherstellen zwischen einem Eingabe- und einem Ausgabe-Schieberegister
mit m Speicherstellen angeordnet ist, dadurch
gekennz e ichne t, daß 2ni Schieberegister mit η
Speicherstellen, die ein Speicherfeld (E^-REG) bilden, nach einem an sich bekannten Elektrode-Per-Bit-Prinzip aufgebaut sind,
bei dem in einem Schieberegister mit Hilfe mindestens einer durchlaufenden Leerstelle nur je eine Speicherelektrode pro
Speicherstelle erforderlich ist und daß diesen Schieberegistern des Speicherfeldes als Taktgenerator (TG) ein weiteres, als Schleife
ausgebildetes Schieberegister (T-REG) mit η Speicherstellen zugeordnet ist, in dem eine umlaufende Ladung über Sehalttransistoren
(STnI) zyklisch eine der η Taktleitungen (T1 bis Tn) des Speicherfeldes an Versorgungsspannung (Ub) legt.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet,
daß das Takt-Schieberegister (T-REG) als ein CCD-Schieberegister ausgebildet ist, in dem jede zweite Speicherelektrode
ein Diffusionsgebiet im Substrat aufweist, das jeweils mit den Steuerelektroden zweier im Gegentakt arbeitender Schalttransistoren
(STJ21 bzw. STn2) verbunden ist, die jeweils zwei
aufeinanderfolgende Taktleitungen (Tm, bzw. Tm+1) derart zugeordnet
sind, daß im angesteuerten Zustand durch den einen Schalttransistor (z. B. ST21) an die angeschlossene Taktleitung
(T2) die Versorgungsspannung (Ub) gelegt und durch den anderen Schalttransistor (ST12) die benachbarte, vorher das Taktsignal
führende Taktleitung (T1) entladen wird.
3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet,
daß in dem Takt-Schieberegister (T-REG) die Diffusionsgebiete jeweils unter dem Silizium-Teil der Speicherelektrode
angeordnet sind (Fig. 3).
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\i
4. Speicheranordnung nach Anspruch 2, dadurch gekenn
zeichnet, daß in dem Takt-Schieberegister (T-REG) die
Diffusionsgebiete jeweils unter dem Aluminium-Teil (Al) der Speicherelektrode angeordnet sind (Fig. 2).
5. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet,
daß das Taktschieberegister in MOS-Technik aufgebaut ist und insbesondere als ein Vier-Phasen-Schieberegister
ausgebildet ist, dessen Speichersfellen aus zwei aneinander geketteten Invertern mit je drei MOS-Transistoren
(Q1, Q2, Q5 bzw. Q3, Q4 und Q6) bestehen, die zwischen Betriebsspannung
(Ub) und Masse (M) angeordnet sind und daß der Ausgang jeder Speicherstelle mit der Steuerelektrode eines Steuertransistors
(ST) verbunden ist, über dessen Kanal jeweils eine Taktleitung (Ti) des Speicherfeldes (E/B-REG) an Versorgungsspannung (031 bzw. 011) zu legen ist.
6. Speicheranordnung nach einem der Ansprüche 1 bis 5, d a durch
gekennzeichnet, daß das Speicherfeld
mit den parallelen, nach dem Elektrode-Per-Bit-Prinzip betriebenen
Schieberegistern auf dem Speicherbaustein in mindestens zwei Speicherbereiche (E/B-REG1 bis E/B-REGm) mit jeweils einer
Serien-Parallel- Serien-Anordnung unterteilt ist.
7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet,
daß den untereinander liegenden Speicherbereichen (E/B~REGn) ein einziger Taktgenerator (TG) zugeordnet ist, in
dessen Takt-Schieberegister (T-REG) eine der Anzahl dieser untereinander angeordneten Speicherbereiche entsprechende Anzahl von
Ladungen umläuft.
8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet,
daß bei einer Aufteilung des Speicherfeldes in eine Anordnung von unter- und nebeneinander liegenden Speicher-
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bereichen (E/B-REGm) die Taktleitungen (T1 bis Tn) quer über
die nebeneinander liegenden Speicherbereiche durchverbunden sind,
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Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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DE2543023A DE2543023C3 (de) | 1975-09-26 | 1975-09-26 | Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern |
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NL7610534A NL7610534A (nl) | 1975-09-26 | 1976-09-22 | Geheugeninrichting met bouwstenen uit lading- verschuivingsgeheugens. |
FR7628779A FR2326007A1 (fr) | 1975-09-26 | 1976-09-24 | Dispositif de memoire comportant des modules formes par des memoires a transfert de charge |
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Applications Claiming Priority (1)
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Publications (3)
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Country Status (5)
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- 1976-09-24 GB GB39643/76A patent/GB1567473A/en not_active Expired
- 1976-09-24 FR FR7628779A patent/FR2326007A1/fr not_active Withdrawn
Non-Patent Citations (1)
Title |
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In Betracht gezogene ältere Patente: DE-PS 24 30 349 * |
Also Published As
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FR2326007A1 (fr) | 1977-04-22 |
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