DE2362242A1

DE2362242A1 - Verzoegerungsleitung

Info

Publication number: DE2362242A1
Application number: DE19732362242
Authority: DE
Inventors: Dennis Darcy Buss; William Milton Gosney
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1973-01-02
Filing date: 1973-12-14
Publication date: 1974-07-11
Also published as: DD110575A5; FR2212703B1; NL7316277A; JPS4999442A; FR2212703A1

Description

Texas Instruments Incorporated I35OO North Central Expreßway
Dallas, Texas, V.St.A.

Verzögerungsleitung

Die Erfindung bezieht sich auf eine Anordnung zur Verarbeitung von Daten und insbes ondere auf eine multiplexierte, serielle Datenverarbeitungsanordnung mit mehreren parallelen Schieberegistern zum sequentiellen Empfangen_sdemultiplexierter Eingangsdaten, wobei im wesentlichen jede Speicherstelle des Schieberegisters .ein Daten-Bit speichern, kann. ■

Signalverarbeitungsanordnungen sind insbesondere seit dem Aufkommen integrierter Schaltungen in großem Umfang industriell angewendet worden. "Wichtige Gesichtspunkte bei Datenverarbeitungsanordnungen v/ie bei Speichern und Verzögerungsleitungen sind die Arbeitsgeschwindigkeit und die Gesamtzahl der erforderlichen Speicherlemente. Bei typischen Serienschieberegistern sind beispielsweise für jedes Bit der Speicherkapazität zwei Speicherstellen erforderlich. Datenverarbeitungsanordnungen mit hoher Betriebsgeschwindigkeit, die im wesentlichen nur eine Speicherstelle pro Bit erfordern, stehen derzeit nicht zur Verfügung.

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Mit Hilfe der Erfindung soll demnach eine Anordnung zur Verarbeitung von Daten geschaffen werden, die durch eine hohe

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Verarbeitungsgeschwindigkeit und durch das Erfordernis im wesentlichen einer Speicherstelle pro Bit gekennzeichnet ist. Die mit Hilfe der Erfindung zu schaffende Anordnung soll eine multiplexierte, seriell arbeitende Datenver— arbeitungsanordnung sein. Mit Hilfe^-der Erfindung soll ferner eine als integrierte Schaltung ausgeführte, multiplexierte, seriell arbeitende Datenverarbeitungsanordnung geschaffen werden, die durch mehrere parallele Schieberegister mit Ladungsübertragungs-Halbleiterbauelementen gekennzeichnet ist, bei der 'die durch.die Schieberegister übertragenen Daten durch eine wiederholte Folge von sequentiellen Impulsen gesteuert wird, deren Zahl gleich der Zahl der parallelen Schieberegister ist. Die mit Hilfe der Erfindung zu schaffende Anordnung soll mehrere Schieberegister mit Ladungsübertragungs-Bauelementen aufweisen, bei denen jede Speicherstelle im wesentlichen ein Bit der Eingangsdaten speichern kann.

Nach der Erfindung wird eine multiplexierte Datenverarbeitungsanordnung zum Verarbeiten serieller Daten mit hohen Geschwindigkeiten geschaffen, bei der pro Bit im wesentlichen nur eine Speicherstelle vorgesehen ist. Die Anordnung enthält mehrere parallel geschaltete Schieberegister. Die Schieberegister sind von mehreren Datenspeicherelementen gebildet, deren Eingang und deren Ausgang an Datenübertragungseinrichtungen zum Steuern der Datenübertragung längs der Schieberegister angeschlossen sind. Zum aufeinanderfolgenden Erzeugen einer Folge diskreter Schaltimpulse sind Takteinrichtungen vorgesehen. Die Zahl der erzeugten Impulse ist gleich der Zahl der parallel geschalteten Schieberegister. Die Taktimpulse sind selektiv derart an die Datenübertragungseinrichtungen angeschlossen, daß Bits der seriellen Eingangsdaten anfänglich nacheinander in das erste Speicherelement der aufeinanderfolgenden Schieberegister während eines ersten Zyklus aus 'diskreten Impulsen eingegeben werden. Im Verlauf der nachfolgenden Zyklen werden die Bits durch die jeweiligen Schieberegister zu einer Ausgangsklemme weitergeleitet, an der ein

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serielles Datenausgangssignal erzeugt wird.

der Erfindung sind die Schieberegister von Halbleiter-Ladungsubertragungsbauelementen gebildet, die monolithisch in einem Halbleitersubstrat gebildet sind. Die Datenverarbeitungsanordnung ist so ausgeführt, daß.in vorteilhafter. Weise fast jede Speicherstelle des Schieberegisters ein Bit der Eingangsdaten speichern kann. Die Eingangssignale werden bo multiplexiert, daß die Signalverarbeitungsgeschw-indigkeit auf einem hohen Wert gehalten wird.

Eine "bevorzugte Ausführungsform der Erfindung ist eine multiplexierte, seriell arbeitende Datenverarbeitungsanordnung mit Halbleiter-Ladungsübertragungsbauelementen, wobei mehrere Schieberegister mit LadungsÜbertragungsbauelementen vorgesehen sind. Jedes der Schieberegister ist in monolithischer Weise auf einein gemeinsamen Halbleitersubstrat gebildet, und es enthält eine Zeile aus Feldeffekttransistoren mit isolierter Gate-Elektrode, wobei die Source- und Drain-Elektroden benachbarter Transistoren von einer gemeinsamen dotierten -Zone des Substrats gebildet sind. Die Gate-Elektroden der Transistoren sind kapazitiv an die Drain-Elektroden angekoppelt, so daß dadurch Ladungsspeicherstellen entstehen. Zum Empfangen serieller Eingangsdaten sind Eingabeeinrichtungen in der Anordnung enthalten. Die Eingangseinrichtungen der Anordnung sind gemeinsam elektrisch mit allen Eingangsklemmen der entsprechenden Schieberegister verbunden, was bedeutet, daß die Schieberegister parallel geschaltet sind. In gleicher Weise ■ sind die Ausgangseinrichtungen der Anordnung gemeinsam elektrisch mit allen Ausgangsklemmen der entsprechenden Schieberegister verbunden. Zum wiederholten Erzeugen mehrerer sequentieller Taktimpulse ist ein Taktsystem vorgesehen. Die Zahl der in jedem periodischen Zyklus ist.gleich der Zahl der.parallelen Schieberegister. Diese Taktimpulse sind selektiv an die Gate-Elektroden der Transistoren angeschlos-

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sen, damit eine Demultiplexierung des Eingangssignals erreicht wird. In anderen Worten heißt das, daß Bits des Eingangssignals im Verlauf aufeinanderfolgender Impulse in aufeinanderfolgende Schieberegister der parallel geschalteten Schieberegister eingegeben werden. Im Verlauf aufeinanderfolgender Zyklen werden die Daten durch die Schieberegister zum Ausgangsleiter der Anordnung weitergeleitet, bei der die Daten zur Bildung eines seriellen Ausgangssignals multiplexiert werden. Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt. Darin zeigen:

Pig. 1 ein Blockschaltbild der erfindungsgemäßen multiplexierten Datenverarbeitungsanordnung,

Pig. 2 ein Blockschaltbild eines typischen Serienübertragungs-Schieberegisters, das das Erfordernis von' zwei Speicherstellen pro Bit veranschaulicht,

Pig. 3 ein Blockschaltbild eines sequentiell getakteten Schieberegisters,

Pig. 4a und 4b Blockschaltbilder unterschiedlicher Anordnungen zum Einfügen von Regeneratoren in die erfindungsgemäße Anordnung,

Pig. 5a eine Schnittansicht eines Teils der in Pig. 1 dargestellten Datenverarbextungsanordnung, wobei eine Ausführung mit Eimerkettenelementen dargestellt ist,

Pig. 5b eine Schemaansicht der in Pig. 5a im Schnitt dargestellten Anordnung,

Pig. 6 eine Schnittansicht eines typischen Serienschieberegisters mit Eimerke.ttenelementen,

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Pig* 7a eine Schnitt ansicht eines Teils der in Mg* 1 , dargestellten Datenverarbeitungsanordhühg, v/o "bei eine "besondere zweiphäslge, mit ladungsgekoppelten Bauelementen ausgestattete Schieberegisteranordnung dargestellt ist,.

Pig. 7b eine schematische Darstellung der Anordnung von Pig. 7a. ■ ■ - ■ ■

Es wird huh auf Pig. 1 Bezug genommen> in der eine multi- ■ ple'xierte, seriell arbeitende Datenverarbeitungsanordnung dargestellt Ist-. Zur Erleichterung der Erklärung ist eine 9-Bit-VerzQ,gerungs.leitung dargestellt*. Der Serleneihgäng der Anordnung ist mit 10 bezeichnet» Ih der dargestellten Äusführungsform ist der Eingang 10 gleichzeitig an vier

parallele Scliieberegistiir 12* 14-j 16 und 18 angeschlossen. Jedes Schieberegister enthält Spelcherstelien, diie schematisch in Porm "von kleinen Kreisen angigeWn sind». Somit enthält das Schleberegistea? Ii xiie Speichers teilen M, B3, G2 und DI sowie zugeordnete Schältier 20» 22^ 24, 26. und 2£. Die Schalter 20 bis 28 sind von (Daktsighialeh jZCj ■, $., 0^ bzw. '0o gesteuert. Die Täktsignale können von einem Kommutator 30 erzeugt werdeni Der Kommutator wird vöd·— zugsweise von einem umlaufenden Sehieberögister gebildet, das heißt, von einem Schieberegisterj dessen Ausgang zum Eingang zurüekgekoppeit ist» In den Kommutator ist beispielsweise (in positiver Iiögik) ein Signal mit dem Signälwert "0" eingegeben, auf das drei Signale mit dem Signälwert "1" folgen. Da der Signalwert "O" durch den Kommutator läuft, werden die Taktslghäle' $* bis '$* nacheinander eingeschaltet. ■■._.-.-, .:-■■■:■ ""..:■■■-.

Der Ausgang jjedes Schieberegisters 12 bis 18 Ist über einen Schalter an eine Äusgangsklemme 32 angekoppelt.*So.ist die Speicherstelle DI über den Schalteai 28.· mit der AiiSgangs-. · klemme verbunden, die Speicherstelle D2 ist über den Schal-

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ter 34 mit der Ausgangsklemme verbunden, die Speicherstelle D3 ist über den Schalter 36 mit der Äusgängsklemme verbunden und die Speicherstelle D4 ist über den Schalter 38 mit der Ausgangsklemme verbunden. Diese Schalter werden jeweils von den Taktsignälen 0,, 0₂, 0~ und 0. aktiviert.

Die Speicherstellen können unter Verwendung irgendwelcher Schieberegister- oder Speicherzellen mit zugehörigen Schaltern ausgeführt sein, beispielsweise können sie als herkömmliche Negatorzellen-Schieberegister ausgebildet sein. Vorzugsweise sind die Schieberegister von Ladungsübertragungs—Bauelementen gebildet, die monoli -fchäsch aiii einem Halbleitersubstrat integriert sind. Die Ausführung des Schieberegisters mit Ladungsübertragungs-Bauelementen wird nun im einzelnen genauer unter Bezugnahme auf die Pig. 5 und 7 beschrieben.

Im Betrieb wird das am Eingang 1O anliegende Signal in die Speicherstelle A4 gelesen, wenn das Taktsignal 0* eingeschaltet ist; das am Eingang anliegende Signal wird in die Speicherstelle A1 gelesen, wenn das Taktsignal 02 eingeschaltet ist, das am Eingang anliegende Signal wird in die Speicherstelle A2 gelesen,' wenn das" Taktsignal 0τ eingeschaltet ist, und das am Eingang anliegende Signal wird in die Speicherstelle A3 gelesen, wenn das Taktsignal 0. eingeschaltet ist. Dadurch wird ein Betriebszyklus vollendet. Dieser.Demultiplexierungsvorgang wandelt serielle Eingangsdaten in vier parallele Datenfolgen um. Das während des eingeschalteten Zustandes des Taktsignals 0* in die_ Speicherstelle A4 gelesene Datensignal bleibt in dieser Speicherstelle A4, "bis es 3 Taktperioden später während eines zweiten Zyklus der periodischen Taktimpulse,wenn das Taktsignal 0* eingeschaltet '■ ist, zur Speicherstelle B3 übertragen wird. Drei Takt-*- perioden später, wenn das Taktsignal 0~ eingeschaltet ist,

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gelangt das Datensignal in die.Speicherstelle C2, und weitere drei Taktperioden später wird es in die Speicherstelle' D1 übertragen, wenn das Taktsignal 0« eingeschaltet ist. Nach weiteren drei Taktperloden wird das Datensignal zur Ausgangsklemme 32 übertragen, wenn das Taktsignal 0, den Schalter 28 einsehaltet. Somit hat das Datensignal eine Verzögerung von, neun Taktperioden durchgemacht, doch ist es nur viermal übertragen worden. Diese große Verzögerung im Vergleich zur Anzahl der Übertragungen ist insbesondere dort von Vorteil, wo analoge Daten verarbeitet werden, da ein gewisser Anteil der Ladung oder des Signals während jeder Übertragung verloren geht.

Allgemein kann eine multiplexierte Verzögerungsleitung, wie sie in Jig. 1 dargestellt ist, Np parallele Schieberegister aufweisen, von denen jedes N_ Speicherstellen

aufweist. Die Gesamtverzögerung ergibt sich aus N,=N (N_—1),

u. s ρ

und die Gesamtzahl der Übertragungen ergibt sich aus N=N +1. Im vorliegenden Beispiel gilt: N =4, N =3» N-,-9 und N. =4.

P S U. \j

Die Zahl der Übertragungen jedes .Datenbits ergibt sich aus N₊=N₀+1, sodaß unter dem Gesichtspunkt der Minimali-

ο S " ■

sierung. von N₊. bei festgehal-jenem N,=N_ (N -1) die Zahl

υ ' . d S JJ

der Speicherstellen N klein und die Zahl der parallelen Schieberegister N groß gemacht werden sollte. Jedoch beträgt die Länge des Kommutators N » sodaß vom Standpunkt der Minimalis i.erung des für die Organisation erforderlichen Platzes der Wert N_ klein und der Wert N₊. groß gemacht

werden sollte. Allgemein ist N^ o~» N bevorzugt.

Die hier beschriebene muTfciplexierte Datenverarbeitungsanordnung weist zahlreiche Vorteile gegenüber herkömmlichen seriellen Datenverarbeitungsanordnungen auf. Diese Verteile lassen sich leichter aus einer kurzen Betrachtung zweier Schieberegistertypen erkennen, die allgemein.in den Fig.2 und 3 dargestellt sind. Auch hier stellen Rechtecke die Speicher-

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stellen und Kreise die Übertragungsschalter dar.

Pig. 2 zeigt ein mit zwei Taktphasen arbeitendes Schieberegister. Es ist zu erkennen, daß für jedes Bit der Speicherkapazität zwei Signalspeicherstellen wie die Speicherstellen 1a und 1b erforderlich sind, da bei· Durchführung der Übertragung ebensoviele leere Speicherstellen zum Empfangen des Signals vorhanden sein müssen, wie Speicherstellen vorhanden sind, die ein Signal enthalten. Wenn beispielsweise das Taktsignal jZL eingeschaltet ist, v/ird ein Signal vom Eingang 40 zur Speicherstelle 1A, von der Speicherstelle 1B zur Speicherstelle 2a usw. übertragen, und wenn das Taktsignal ^ eingeschaltet ist, wird ein Signal von der Speicherstelle 1a zur Speicherstelle 1b, von der Speicherstelle 2a zur Speichersteile 2b usw. übertragen. Diese Anordnung erlaubt zwar eine relativ hohe Signalverarbeitungsgeschwindigkeit, doch ist zu erkennen, daß zu jedem gegebenen Zeitpunkt die Hälfte der Speicherstellen nicht benützt wird.

]?ig 3 zeigt eine Anordnung, bei der fast in jeder Speicherstelle des Schieberegisters zu jedem Zeitpunkt ein Signal gespeichert werden kann. Bei dieser Anordnung werden N-Speicherstellen verwendet. Ein Taktsystem mit N aufeinanderfolgenden Taktimpulsen von 0* bis -J2L ist dazu erforderlich. Wenn das Taktsignal #L eingeschaltet ist, wird das Signal von der Speieherstelle IT zum Ausgang 42 übertragen, wobei die Speicherstelle l·! leer zurück bleibt. Wenn das Taktsignal 0p eingeschaltet wird, wird ein .Signal von der Speicherstelle N-I zur Speicherstelle U übertragen, wobei die Speicherstelle U-1 leer bleibt. B_eim Einschalten der nachfolgenden Taktsignale wandert die leere Speicherstelle längs der Verzögerungsleitung, bis die Speicherstelle 1 in Abhängigkeit vom Taktsignal j2L leer. ist. Wenn dann das Taktsignal 0* wieder eingeschaltet wird, wird das Signal vom Eingang

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in die Speicherstelle 1 übertragen, und das Signal aus der Speicherstelle N wird zum Ausgang 42 übertragen.

Die in ]?ig. 3 dargestellte Schieberegisteranordnung er- : fordert nur Ή Speicherstellen und- N + 1 Schalter für N-I Speicherbits, während das in Pig. 2 dargestellte , Schieberegister 2N Speicherstellen und 2N + 1 Schalter für E" Speicherbits erfordert. Es ist jedoch zu erkennen, daß die Arbeitsgeschwindigkeit der Anordnung von Pig. 3 wesentlich niedriger ist.· Wenn beispielsweise eine Minimalzeit T. für die Durchführung jeder Übertragung angenommen wird, dann überträgt das Schieberegister von Pig. 2 Datensignale mit einer Geschwindigkeit Von (2T.)~ bit/s, während

—τ das Schieberegister von Pig. 3 auf (NT.) bit/s begrenzt ist, was um einen Paktor von 2/N niedriger ist. Pur die meisten Anwendungsfälle ist diese reduzierte Geschwindigkeit nicht brauchbar. Wenn jedoch mehrere solche Verzögerungsleitungen parallel geschaltet sind, wie es in Pig. 1 der Pail ist, kann die Datengeschwindigkeit (T.. )"~ bit/s betragen.

Die Vorteile der multiplexierten Datenverarbeitungsanordnung nach der Erfindung gegenüber einer herkömmlichen Serienübertragungsanordnung lassen sich aus der folgenden Vergleichstabelle für einige Speicher mit typischen.Größen erkennen.. Es werden die folgenden typischen Werte verwendet: Übertragungszeit: T. = 100ns; Kapazität pro Speicherstelle: C = 0,06 pf; Taktsignalspannung: V = 3,33 V; dies soll bei einem multiplexierten Ladungsübertragungsspeicher (MCTM) und bei einem herkömmlichen Serienladungsübertragungsspeicher (SCTM) gelten. . ■ ·

Tabelle I

CD 03 CO

CD

O CD CO cn

Größe	Gesamt verz ög.	Maximale Daten geschwindig keit	SCTM	Zahl der Speicherstellen	SCTM	Zahl der Übertragungen	SCTM	Energie verbrauch pro Bit	SCTM
* B ^X \ 32 χ 33 64 x 65 179 x 180	1024 4096 32 ,041	MCTM	1/2 T₊ 5 MHz 5 MHz 5 MHz	MCTM	2 N_d 2048 8192 64. 082	MCTM	2N_d+1 1057 8193 64 083	MCTM	CV²/T_t 6 μ Watt 6 μ Watt 6 ji\fett
1/T_t 10 MHz 10 MHz 10 MHz	Vp 1056 4160 32 220	V ¹ - 33 65 180	CV²/T_t H_p^_d 0,2μ Watt 0,1 yuWatt 0,03/i mtt

O I

cn K) K)

K)

Unter Bezugnahme auf die. Tabelle ist zu erkennen, daß der multiplexierte Ladungsübertragungsspeicher (MCTM-Speicher) nur etwa halbsoviele Speicherstellen wie der herkömmliche Serienladungsübertragungsspeicher (SCTM-Speicher) benötigt. In dem Beispiel mit N_ß = 64,. ML = 65 ist die Zahl der Speicherstellen im MCTM-Speicher 4160 und im SCTM-Speieher 8192. Ferner werden im MCTM-Speicher weniger Übertragungen ausgeführt, so daß weniger Regeneratoren erforderlich sind. Im MCTM-Speicher beträgt die Zahl der Übertragungen N. 65, während sie im SCTM-Speicher 8193 beträgt. Bei dem MCTM-Speicher werden um einen Faktor von etwa 2Έ weniger Übertragungen als im SCTM-Speicher ausgeführt. Drittens wird weniger Energie" verbraucht. Die für die Taktsignaltreiber erforderliche Blindleistung ist der Gesamtzahl der Übertragungen, die ein Signal· ausführen muß, proportional, so daß die für den MCT -Speicher erforderliche Energie um einen Faktor von 2W kleiner, als die für den SCTM-Speicher erforderliche Energie ist. Viertens ist die Bitgeschwindigkeit beim MCTM-Speicher um einen Faktor von zwei höher als die des SCTM-Speichers. Dies-ist deshalb;;der Fall, weil der MCTM-Speicher bei jeder Übertragungszeit T. ein Signal annehmen kann, während der SCTM-Speicher.; eine weitere Übertragungszeit' T. benötigt, ehe ei·: ein weiteres Signal annehmen kann. * ; · *- ;

Obgleich die Zahl der Übertragungen dur'ch Verwendung eines multiplexierten Systems nach der Erfindung stark reduziert werden kann, kann bei größeren Speichern immer noch eine Regeneration erforderlich sein. Allgemein gilt bei einer Vorrichtung mit einem Ladungsübertragungswirkungsgrad von 99 ft, daß jeweils bei etwa 32 Übertragungen Regeneratoren erforderlich sind. Zur Erzielung der Regeneration kann ein Regenerator einfach so oft wie erforderlich in" die parallelen Schieberegister, beispielsweise die Schieberegister Ii2 bis 18 von Fig. 1, oder in eine Anzahl kleiner, multiplexierter ■ Blöcke eingefügt werden, die in Serie mit*einem einzigen

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Verstärker zwischen jedem Block geschaltet sind. Diese Anordnungen sind in Form von Blockschaltbildern in den Pig. 4a und 4b dargestellt. In Fig. 4a -sind multiplexierte Speicher, wie sie in Fig. 1 dargestellt sind, allgemein mit dem Bezugszeichen 80 angegeben. Der Serienausgang jedes Speichers ist an einen Regenerator 82 angeschlossen. Der Ausgang des Regenerators ist dann an den Eingang des nachfolgenden Speichers oder an den Systemausgang ange~ schlossen. Solche Regeneratoren sind in der Technik bekannt. Im allgemeinen enthalten Regeneratoren eine Schwellenwertvorrichtung zur Feststellung, ob das Signal den Wert 0 oder den Wert 1 hat,-sowie einen Verstärker zum Eingeben des entsprechenden Signals in den nächsten Abschnitt der Verzögerungsleitung (siehe beispielsweise den Aufsatz von W.F. Kosonoeky und J.F. Garnes im IEEE Journal of Solid State Circuits -SC-.6 314*1971* In Fig. 4b sind die Regeneratoren 84 in die parallelen Datenfolgen zwischen jeweilige Schieberegistereinheiten 86 eingefügt.

In den Fig. 5a und 5b ist eine bevorzugte Ausführungsform der Erfindung dargestellt, bei der die parallelen Schieberegister voji Verzögerungsleitungen mit Halbleiter—Ladungen Übertragungsbauelementen und insbesondere mit Metall-Isolator-Halbleiter-Eimerkettenbauelementen (bucket brigades) gebildet sind. Zur Erleichterung der Erklärung ist die Ausbildung des Schieberegisters 12 (Fig. T) dargestellt. Als Ausgangsmaterial wird ein Halbleitersubstrat 50 verwendet, das beispielsweise aus η-leitendem Silizium· besteht. Zonen 52 aus p-leitendem Material sind so gebildet, daß sie von der Oberfläche des Substrats 50 ausgehen. Diese Zonen können unter Anwendung herkömmlicher Verfahren zur Herstellung integrierter Schaltungen .gebildet "werden, beispielsweise mit Hilfe von Diffusions- oder IonenimplantatIonsverfahren. Solche Verfahren sind in der Technik bekannt, so daß sie hier keiner weiteren Erörterung bedürfen.

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Eine beispielsweise aus Siliziumoxid bestehende isolierende Schicht 54 ist über dem Substrat und den darin befindlichen dotierten Zonen gebildet. Typischerweise hat · die Schicht 54 eine Dicke in der Größenordnung von 1000 bis 2000j?

Eine durch die isolierende Schicht 54 führende Öffnung 56 ergibt einen Zugang zum Anlegen eines Eingangssignals. In gleicher Weise ist eine Öffnung 58 zum Entnehmen der das Ausgangesignal darstellenden Ladung vorgesehen. Aus Metall bestehende Gate-Elektroden 61 bis 65 sind zum Steuern der Übertragung des Datensignals von einer Speicherstelle zur nächstfolgenden Speicherstelle vorgesehen. Wie in der Technik bekannt ist, wird die Ladung in der Eimerketten-Anordnung durch die Gate-Drain-Kapazität der entsprechenden Feldeffekttransistoren gespeichert. Dies ist in Fig. 5b mit Hilfe der Kondensatoren A., B~, Cp und D₁ schematisch dargestellt. Diese Bezeichnungen stimmen mit der Bezeichnung der Speichersteilen des Schieberegisters 12 von Pig. 1 überein. Die Schalter 22 bis 28 sind durch Gate-Elektroden ,61 bis 65 ausgeführt, und die Datenübertragung wird durch sequentielles Anlegen von Taktsignalen 0*, 0., #L, 0„ bzw. 0* an die Gate-Elektroden erzielt. . -

Fig. 6 zeigt ein typisches herkömmliches Eimerketten-Schieberegister. Es ist zu erkennen, daß für -jedes Bit der Speicherkapazität zwei Speicherstellen erforderlieh sind, was im Gegensatz zu der erfindungsgemäßen Ausführung öteht, bei der jede Speicherstelle benutzt wird.

In den Fig. 7a und 7b ist das Schieberegister 12 von Fig.T in einer Ausführung mit ladungsgekoppelten Bauelementen dar-^ gestellt. Die ladungsgekoppelten Bauelemente (CCD-Bauelemente) enthalten einen Zwei-Phasen-Aufbau, bei dem eine Richtungsabhängigkeit eingebaut ist. Geeignete zweiphasige CCD-Bauelemente können unter Anwendung folgender Techniken aufgebaut werden: (1) Ein abgestuftes Qxidverfahren, wie es von Berglund, Powell, Hicollica und Clemens in "Applied Physics

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Letters", 20, 413, (1972) und von Kosonocky und Carnes in ISEE JoI.of Solid State Circuits SC-6, 314, Oktober 1971 angegeben ist; (2) Ein Ionenimplantationsverfahren, ■wie es von Krambeck, Waiden und Picker in "Applied Physics Letters» 19, 520, 1971 angegeben ist; (3) Ein Al-Al₂O₅-Al-Verfahren, bei dem benachbarte Elektroden an die gleichen Takttreiber über ein Gleichspannungspotential zur Erzeugung einer Richtungsabhängigkeit angeschlossen sind; (4) Ein Verfahren mit Oberflächenladungstransistoren, wie es von Engeler, Tiemass und Baertsch in "Applied Physics Letters", 17, 469, 1970 beschrieben ist. Eine Schnittansicht eines gestuften ladungsgekoppelten B_auelements in der Ausführung als integrierte Schaltung ist in Fig. 7a dargestellt, während eine schematisehe Darstellung in Fig. 7b angegeben ist. Es wird auch hier wieder eine dem Schieberegister 12 entsprechende Bezeichnung verwendet.

Der G-rundaufbau des ladungsgekoppelten Bauelements enthält ein Halbleiter-Substrat 70, beispielsweise aus n-leitendera Silizium. Durch geeignete Herstellungsverfahren wird ein PK-tibergang 74 zum Lesen von Eingangsdaten in das Schieberegister gebildet. Über der Substratfläche werden Elektroden 76 gebildet, die von dem Substrat durch eine dünne isolierende Schicht 72 getrennt sind. Der Aufbau und die Herstellung von ladungsgekoppelten Bauelementen sind in der. Technik bekannt, so daß sie hier nicht beschrieben werden müssen. Im Betrieb wird eine Ladung von einer Potentialsenke unter einer Elektrode zu einer Potentialsenke unter einer benachbarten Elektrode in Abhängigkeit von an die Elektroden angelegten Taktsignalen übertragen.

•Vorzugsweise wird eine zweiphasige CCD-Anordnung verwendet. Es können natürlich auch andere mehrphasige CCD-Anordnungen verwendet werden, doch sind dann kompliziertere Multiplexier— verfahren erforderlich.

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Die Erfindung ist hier zwar nur im Zusammenhang mit, einem speziellen Äusf Uhrungsbeispiel !beschrieben worden, doch ist !Offensichtlich, daß der Fachmann im Rahmen der Erfindung die verschiedensten Änderungen"vornehmen kann.

Claims

Patentansprüche

r\J Verzögerungsleitung mit einem Eingang zum Empfangen serieller Daten für eine verzögerte Übertragung zu einem Ausgang, gekennzeichnet durch mehrere parallele Schieberegister, deren Eingängsklemmen gemeinsam an den Verzögerungsleitungseingang angeschlossen sind und deren' Ausgangsklemmen gemeinsam an den Verzögerungsleitungsausgang angeschlossen sind, Demultiplexiereinrichtungen zum sequentiellen Übertragen von Bits der seriellen Daten in aufeinanderfolgende Register der mehreren parallelen Schieberegister, an die Schieberegister angeschlossene Datenubert'raguhgseinrichtungen zum gleichzeitigen Weiterleiten der Daten durch die Schieberegister zu entsprechenden Sdiieberegisterausgangsklemmen und sequentiell arbeitende Multiplexierein— richtungen zum Lesen von Daten aus den Schieberegisterausgangsklemmen in einem periodischen Zyklus, so daß ein verzögertes serielles Datenausgangssignal am Ausgang der Verzögerungsleitung entsteht.
2. Verzögerungsleitung nach Anspruch 1, dadurch gekennzeichnet, daß die Demultiplexiereinrichtungen Schalter enthalten, die an jedes der Schieberegister zum Eingeben von Daten in Abhängigkeit von sequentiell an die Schalter angelegten Taktimpulsen angeschlossen sind, daß die Taktimpulse zum Speichern eines Datenbits an jeder Speichersteile der entsprechenden Schieberegister selektiv an die Schieberegister angelegt sind und daß ein Taktimpulsgenerator zum wiederholten Erzeugen einer Folge diskreter Taktimpulse vorgesehen ist, deren Zahl gleich der Zahl der parallelen Schieberegister ist.

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3. Verzögerungsleitung nach Anspruch 2, dadurch gekennzeichnet, daß der Taktimpulsgenerator ein umlaufendes Schieberegister enthält, das an aufeinanderfolgenden Bits parallele Ausgänge aufweist, die in Abhängigkeit von einem sich durch das umlaufende Schieberegister ausbreitenden Schaltimpuls sequentiell aktiviert werden.
4. Verzögerungsleitung nach Anspruch 3, dadurch gekennzeichnet, daß der Taktimpulsgenerator ein umlaufendes dynamisches Eeiter-Isolator-Halbleiter-Schieberegister enthält, das monolithisch in einem Halbleitersubstrat gebildet ist.
5. Verzögerungsleitung nach Anspruch 3, dadurch gekennzeichnet, daß der Taktimpulsgenerator ein umlaufendes, mit Anzapfungen versehenes serielles Eimerketten—Schieberegister enthält, das monolithisch in einem Halbleitersubstrat gebildet ist.
6. Verzögerungsleitung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß jedes Schieberegister von mehreren Datenspeieherstellen gebildet ist, deren Ein- und Ausgänge an die Datenübertratjungseinrichtungen zum Steuern der Datenübertragung längs der jeweiligen Schieberegister angeschlossen sind, daß der Taktimpulsgenerator selektiv an die Datenübertragungseinrichtungen so angeschlossen ist, das Bits der seriell eingegebenen Daten zunächst demultiplexiert und sequentiell in die erste Speicherstelle aufeinanderfolgender Schieberegister während eines ersten Zyklus der diskreten Taktimpulse eingegeben werden, und daß im Verlauf anschließender Zyklen der Taktimpulse die Bits durch die entsprechenden Schieberegister zum Ausgang der Verzögerungsleitung weitergeleitet und zur Erzeugung eines seriellen Ausgangssignals der Eingangsdaten nmltiplexiert werden.
7. Verzögerungsleitung nach Anspruch 6, dadurch gekenn-

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zeichnet, daß die Schieberegister von Halbleiter-Ladungsübertragungs-Speicherlementen gebildet sind.
8. Verzögerungsleitung nach Anspruch 7, dadurch gekennzeichnet, daß jedes Schieberegister eine Zeile aus Feldeffekttransistoren mit isolierter Gate-Elektrode besteht, daß die Source- und Drain-Elektroden benachbarter Transistoren miteinander verbunden sind, daß die Gate-Elektroden zur Bildung von Ladungsspeicherstellen kapazitiv an die Drain-Elektroden angekoppelt sind, und daß der Taktimpulsgenerator selektiv an die Gate-Elektroden der Transistoren zum sequentiellen Übertragen der den jeweiligen Bits der seriellen Eingangsdaten entsprechenden Ladung zur ersten Speicherstelle aufeinanderfolgender Schieberegister während eines ersten Zyklus der Polgen von Taktimpulsen angeschlossen ist, so daß während nachfolgender Zyklen die Daten seriell durch die parallelen Schieberegister weitergeleitet und während eines Ausgangszyklus der Taktimpulse zur Bildung eines seriellen Datenausgangssignals zum Ausgang der Verzögerungsleitung übertragen werden.
9. Verzögerungsleitung nach Anspruch 7, dadurch gekennzeichnet, daß jedes Schieberegister mehrere im wesentlichen parallele, im Abstand von einander liegende Elektroden zum Empfangen von Datenübertragungs-Taktimpulsen enthält, daß diese Elektroden mit Hilfe einer dünnen isolierenden Schicht von einem Halbleitersubstrat getrennt sind und eine Potentialsenke zum Speichern einer einem Eingangsdatenbit entsprechenden Ladung in Abhängigkeit von den T_aktimpulsen bilden, und. daß der Taktimpulsgenerator an die parallelen Elektroden selektiv angeschlossen ist, so daß die den jeweiligen Bits der seriellen Eingangsdaten entsprechende ladung zur ersten Potentialsenke an aufeinanderfolgenden Schieberegistern während eines ersten Zyklus der Folgen von Taktimpulsen übertragen wird und daß die Daten seriell durch die parallelen Schieberegister während aufeinanderfolgender

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Zyklen weitergeleitet und während eines .Ausgangszyklus der Taktimpulse zur Bildung serieller Ausgangsdaten zum Verzögerungsleitungsausgang übertragen werden.
10. Verzögerungsleitung nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß die Schieberegister monolithisch auf dem gleichen Halbleitersubstrat gebildet sind,

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