DE2753570A1 - Ladungsgekoppelte speichereinrichtung und verfahren zu ihrem betrieb - Google Patents

Description

Anmelderin: International Business Machines

Corporation* Armonk, N.Y. 10504 moe/sue

Ladungsgekoppelte Speichereinrichtung und Verfahren zu ihrem Betrieb

Die Erfindung betrifft eine ladungsgekoppelte Speichereinrichtung nach dem Oberbegriff des Patentanspruchs 1 sov/ie ein Verfahren zu ihrem Betrieb. Derartige ladungsgekoppelte Schaltungsanordnungen sind beispielsweise in der Form eines Schieberegisters beschrieben in der Zeitschrift "The Bell System Technical Journal", April 1970, Seiten 587 bis 593. Als zusätzlicher Stand der Technik seien die in den US-Patentschriften 3 853 634 und 3 891 997 beschriebenen ladungsgekoppelten (CCD) Speicher genannt.

Ladungsgekoppelte Schaltungen stellen grundsätzlich Metall-Oxid-Halbleiteranordnungen zum Speichern und zur Übertragung von in Form elektrischer Ladungen vorliegender Information dar. Derartige CCD-Strukturen weisen im wesentlichen eine homogene Dotierung des Halbleiterkörpers auf, wobei Zonen unterschiedlichen Leitfähigkeitstyps lediglich für die Kin- und Ausführung der Ladungen erforderlich sind. Bei einer Ladungskopplungsanordnung liegt in der Regel eine Vielzahl von in einer Reihe über einer Isolierschicht angeordneter Metallelektroden vor, wobei die Isolierschicht sich über den Halbleiterkörper erstreckt. Durch aufeinanderfolgende Spannungsbeaufschlagung der Metallelektroden werden in dem Halbleiterkörper sog. Potentialmulden ausgebildet, in denen Ladungspakete von Minoritätsträgern gespeichert bzw. zwischen denen derartige Ladungsträgerpakete übertragen werden können.

Für den Betrieb einer solchen Anordnung ist eine kontrollierte Steuerung der Ladungsübertragung in eine Richtung erforderlich. In dem obengenannten Artikel wird dazu ein drei-

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phasiges Betriebsverfahren abgehandelt, um eine derartige asymmetrische Ladungsübertragungsrichtung bei gleichförmiger Dicke der dielektrischen Schicht unter den Gate-Elektroden auf einem homogen dotierten Halbleiterkörper zu erhalten.

Es wurden auch bereits zweiphasige Betriebsverfahren für CCD-Anordnungen entworfen, wobei unterschiedlich dicke Isolierschichten unter den Gate-Elektroden benutzt wurden, so daß bei einer Spannungsbeaufschlagung der Gate-Elektroden unterschiedliche Potentialmulden im Halbleiterkörper zustande kommen.

Für beide genannten Betriebsverhältnisse wurden auf diese Weise verschiedene Schieberegister, Bildabtastungseinrichtungen und dergleichen für spezielle Anwendungen aufgebaut. Auf dem Gebiet der CCD-Speichereinrichtungen beschränkt sich jedoch der Stand der Technik auf Schaltungsausführungen, bei denen zwei Ladungszustände ausnutzt werden, nämlich das Vorhandensein oder Ilichtvorhandensein von Ladung.

Aufgabe der Erfindung ist es, eine ladungsgekoppelte Speichereinrichtung mit demgegenüber gesteigerter Speicherkapazität anzugeben. Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch 1 gekennzeichneten Maßnahmen vor. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sowie ein zugehöriges Betriebsverfahren sind in den weiteren Ansprüchen gekennzeichnet.

Zusammengefaßt sieht die Erfindung die Erhöhung der Speicherkapazität einer CCD-Speichereinrichtung in der Form vor, daß mehr als zwei Ladungszustände bzw. Ladungspegel unterschieden werden, so daß demnach von der Ladungseinführung über die Ladungsübertragung bis hin zur ausgangssei ti gen Ladungsabfühlung und -ausführung z. B. zwischen vier verschiedenen Ladungspegeln unterschieden wird. Dazu wird am Eingang eine Spannungsquelle in Form eines Span-Fi 976 029 809823/0773

nungsumsetzers zur Erzeugung vier verschiedener Eingangsspannungspegel eingesetzt, wobei bei der jeweiligen Einleitung eines eine Speicherinformation darstellenden Ladungspakets einer der vier Spannungspegel nach einem entsprechenden Eingangscode ausgewählt und an die Gate-Elektrode einer Adressierzelle angelegt wird. Dieser Spannungspegel bestimmt dabei die Tiefe der Potentialmulde in der jeweiligen Zelle. Eine dazu benachbarte Zelle wird als Referenz zur Speicherung eines vorbestimmten Ladungspegels innerhalb der Adressierungszelle benutzt. Die Ladung wird dann in üblicher V/eise vom Eingang zum Ausgang übertragen bzw. zirkuliert.

Um im Anschluß an eine derartige übertragung bzw. Zirkulation den Ladungspegel wieder abzufühlen bzw. zu diskreminieren, wird die Spannungsdifferenz der zwei benachbarten Zellen erneut benutzt. Anschließend werden durch den Spannungsumsetzer die von dort gelieferten vier Spannungspegel in absteigender Linie durchlaufen und die jeweiligen Spannungspegel sequentiell an die Adressierungszelle angelegt, wobei die dort lokalisierte Ladung schließlich veranlaßt wird, in die benachbarte Referenzzelle überzufließen. Die Tatsache eines derartigen Ladungsüberflußes wird festgestellt und gezählt, woraus die Größe der ursprünglichen Ladung bestimmt werden kann. Dieses mehrfache Ladungspegel verwendende Verfahren für eine CCD-Speichereinrichtung ist unabhängig von den Temperatur- und Prozeßparametern der Einrichtung, da stets zwei gleiche Zellen für die Eingangs- und Ausgangsfunktionen benutzt werden. Soweit im Rahmen des folgenden Ausführungsbeispiels ein zweiphasiges Betriebssystem beschrieben ist, lassen sich die zugrundeliegenden Maßnahmen auch auf drei- und vierphasige Systeme sowie auf andere Speichereinrichtungsformen als Schieberegister anwenden.

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Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:
Fig. 1

ein schematisches Blockschaltbild
eines bevorzugten Ausführungsbeispiels der Erfindung;

Fig. 2 u. 3

jeweils die Spannungsverlaufe und Spannungspegel für drei benachbarte CCD-Zellen beim eingangsseitigen Einführen
(Fig. 2) bzw. beim ausgangsseitigen Auslesen (Fig. 3) der jeweiligen Ladungsverhältnisse;

Fig. 4

eine ausschnittsweise Darstellung des
Halbleitersubstrats zur Erläuterung der Fig. 1 zugrundeliegenden Speicherzellen und

Fig. 5

die verschiedenen in der Schaltung nach Fig. 1 bei der Ladungseingabe, der Ladungsübertragung sowie der Ladungsabfühlung auftretenden Spannungsverlaufe.

Das in Fig. 1 dargestellte Ausführungsbeispiel der Erfindung umfaßt einen schematisch dargestellten ladungsgekoppelten Speicher 10 vorn Schieberegister- oder Eimerkettentyp. Der Speicher 10 ist als zweiphasig betriebener Speicher angenommen, wobei die mit der Phase 1 betriebenen
Zellen die Bezugsziffer 14 und die benachbarten mit der
Phase 2 betriebenen Zellen die Bezugszeichen 16 tragen.
Wie am besten aus Fig. 4 ersichtlich ist, weist jede dieser Zellen ein Gate mit einer zugehörigen Gate-Elektrode Fi 976 029 809823/0773

auf. Das Gate befindet sich in üblicher Weise über einem Bereich einer Isolierschicht, die ein P-leitfähiges Halbleitersubstrat bedeckt. Der Speicher enthält ferner Zellen 30 und 31, die aus dem Substrat angeordneten N+-Zonen bestehen, die jeweils mit einer Elektrode und einem damit gekoppelten Eingangsanschluß ausgestattet sind. Die Zellen 30 und 31 stellen in bekannter Weise die Ladungsquellenoder Ladungssenkenzonen für die llinoritatsträger, d. h., für die Ladung, dar. Festzuhalten ist an dieser Stelle, daß gleichermaßen natürlich auch ein N-leitfähiges Substrat mit entsprechenden darin angeordneten P-leitfähigen Zonen verwendet werden kann.

Im Rahmen des bevorzugten Ausführungsbeispiels erhält jede Zelle dieser zv/eiphasigen Anordnung seine asymmetrischen Eigenschaften durch Vorsehung einer zwei unterschiedliche Dicken aufweisenden Isolierschicht unter dem jeweiligen Gate, was am besten aus Fig. 4 hinsichtlich der Zellen 14A und 16A deutlich wird. Dabei handelt es sich um eine für zwei· phasig betriebene Zellen konventionelle Ausführung. Andere Ausführungen zum Erhalt dieser asymmetrischen Eigenschaften sind jedoch auch sowohl bei zweiphasigen als auch mittels drei- und vierphasiger Anordnungen erzielbar.

Weiterhin sind im Rahmen der Speichereinrichtung zum Einführen und Auslesen der Ladung weitere Zellen 21, 22 und vorgesehen. Jede dieser Zellen enthält ein Gate, wobei die Gate-Elektrode ein Isolierschichtgebiet einheitlicher Dicke .auf dem Halbleitersubstrat bedeckt. Schließlich sind noch Übertragungs-Gates 25, 26 und 27 vorgesehen, deren Gate- Elektroden jeweils vom Halbleitersubstrat durch eine Isolieriechicht einheitlicher Dicke getrennt sind. j

jDie in Fig. 1 dargestellte Speichereinrichtung erhält digi- !tale Eingangsdatensignale auf der Leitung 50, von wo sie auf eine Adressierschaltung gelangen. Die Adressierschaltung Fi 976 029 809823/0773

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ihrerseits liefert daraufhin über die Leitung 70 an den eigentlichen Speicher Eingangssignale in Form von Spannungswerten, die iir. Speicher als Ladungen gespeichert werden. Die Ladung wird anschließend durch die Speicherkonfiguration in der durch die Pfeile angedeuteten Richtung zirkuliert und mittels eines konventionellen über die Ausgangsleitung 80 des Speichers angeschlossenen Abfühlschaltkreises 90 ausgangsseitig wieder erhalten. Über eine u. a. einen Zweibitzähler 126 enthaltene Schaltung wird die Möglichkeit eröffnet, ausgewählte Datenteile, die vom Abfühlschaltkreis 90 empfangen wurden, erneut zirkulieren zu lassen.

Das hier beschriebene bevorzugte Beispiel der Erfindung sieht für die Eingabe, Zirkulation und Speicherung die Unterscheidung zwischen vier verschiedenen Ladungspegeln vor. Dementsprechend wird der serielle digitale Dateneingangsstrom in Paare zu jeweils zwei Bit aufgeteilt, wobei der jeweilige Bitstellenzustand benutzt wird, um einen Bit-Code festzulegen, aus den die in jeweils in einer gegebenen Zelle entsprechend dem Dateneingangszustand abzuspeichernde Ladung in Form des jeweiligen Ladungspegels festgelegt wird. Dieser Eingangs-Code ist in der folgenden Tabelle dargestellt.

Es ist demnach ersichtlich, daß ein die Zustände 00 repräsen-Itierendes Bitpaar in der Eingabe eines Spannungspegels V1 !resultiert, während ein die Zustände 10 repräsentierendes !Bitpaar zu einer eingegebenen Spannung mit dem Pegel V3 gehört.

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t 2	neuer Zustand	zugehöriger Spannungspegel
0	0	V1 (10V)
1	1	V2 (12V)
0	2	V3 (14V)
1	3	V4 (16V)

Zur Umsetzung der auf der Eingangsleitung 50 erhaltenen Daten in die jeweiligen Bitpaare entsprechend dem beschriebenen Code ist das Zweibitschieberegister 101 in Fig. 1 vorgesehen, dessen Ausgangsleitungen mit 102 und 103 bezeichnet sind. Die Leitungen 102 und 103 dienen als Eingänge für die UND-Glieder 105 bzw. 106. Von einer Steuereinrichtung

109 wird über die Leitung 108 auf die UND-Glieder 105 und 106 ein Aktivierungssignal angelegt. Die Ausgangsleitungen

110 bzw. 114 der UND-Glieder 105 bzw. 106 führen auf je einen Eingang der ODER-Glieder 112 bzw. 116. Deren Ausgangsleitungen 118 bzw. 120 führen auf den Spannungsumsetzer 124. Dabei handelt es sich um einen konventionell aufgebauten Spannungsgenerator, der in Abhängigkeit von den auf seinen Eingangsleitungen 118 bzw. 120 in codierter Form zugeleiteten Eingängen jeweils einen von vier möglichen Spannungspegeln auf seiner Ausgangsleitung 70 bereitstellt, für die Art der Spannungspegelzuordnung sei auf die oben angegebene Tabelle verwiesen. Gesteuert wird der Spannungsumsetzer durch ein Steuersignal auf der Leitung 121 von der Steuereinrichtung 109. Dieses Steuersignal bewirkt, daß bei der Ausgabeoperation der jeweiligen Ladungspegel die entsprechenden Spannungspegel V4, V3, V2 und V1 erzeugt werden.

Um eine selektive Wiedereinschleifung von Daten in den Speicher durchführen zu können, ist ein konventioneller Bitzähler 126 vorgesehen, der über die Leitung 125 vom Abfühlschaltkreis 90 angesteuert wird. Der Zähler ist ein Zweibitzähler und weist somit zwei Ausgangsklemmen 128 und 130 als Speicherausgänge aus. Die zugehörigen Leitungen 129 bzw. 131 führen an jeweils einen Eingang der UND-Glieder 132 bzw. 134. Auch diese UND-Glieder 132 und 134 erhalten von der Steuereinrichtung über die Leitung 136 jeweils ein Aktivierungssignal zugeführt. Die Ausgänge der UND-Glieder 132 bzw. 134 auf den Leitungen 148 bzw. 138 führen als jeweils zweiter Eingang auf die ODER-Glieder 112 bzw. 116. Demzufolge werden die durch den Abfühlschaltkreis 90 abgefühlten Daten auf den

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Zähler 126 geleitet, wo sie in gleicher Weise durch das Schieberegister 101 in Ditpaare umgesetzt v/erden. Diese Litpaare können dann selektiv ebenfalls über den Spannungsurasetzer v/ieder in den Speicher rückgeschrieben v/erden. Von der Steuereinrichtung 109 wird demnach ein Aktivierungssignal auf die LUD-Glieder 132 und 134 geführt, wenn rückzuschreibende Daten in den Speicher eingegeben v:erden sollen, bzv/. \ ird beim Einschreiben neuer Daten ausschließlich ein Ak tivierungssignal von der Steuereinrichtung 109 auf die UUD-Glieder 105 bzv/. 106 geführt. In üblichen Betriebsablauf werden sowohl rückgeschriebene als auch neue Daten in den Speicherumlauf eingegeben.

Von der Steuereinrichtung 109 v/erden darüber hinaus Rückstellsignale für die Zelle 31 sowie Steuersignale für die Zelle 30 geliefert. Weitere Steuersignale werden in einer noch zu beschreibenden Weise an die Elektroden der Blockierzellen 25, 26 und 27 sowie an den Abfühlschaltkreis 90 und den Zähler 126 geliefert. Schließlich v/erden noch weitere Steuersignale selektiv an die Elektroden der Zellen 21 und 23 sowie an die Elektroden der Speicherzellen beider Phasen angelegt, um die Daten innerhalb des Speicherregisters in mehr oder weniger konventioneller VJeise zirkulieren zu lassen. Die zeitliche Abfolge der Steuersignale wird später noch eingehender erläutert werden.

Anhand von Fig. 2 soll nun die Dateneingabe näher erläutert werden. Auszugehen ist dabei davon, daß bei ladungsgekoppelten Anordnungen der in einer Potentialmulde gespeicherte Ladungsbetrag durch die daran angelegte Spannung bestimmt ist. Demzufolge v/ird einer der verfügbaren Spannungspegel an das Gate der Adressierungszelle 22 und ein Referenzpotential an das Gate der Referenzzelle 21 angelegt. Als Folge davon entsteht im Bereich der Zelle 22 eine Potentialmulde, die hinsichtlich ihrer Tiefe relativ zu der im Bereich der Referenzzelle 21 erzeugten Potentialmulde einen von vier mög-

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lichen Werten aufweist. Fig. 2D zeigt die relativen Spannungsverhältnisse beim Eingeben einer Ladung. An die Zelle 23 wird eine geringe Spannung angelegt, die einen Ladungsfluß in die eigentliche Speicherkette blockiert. Die Zelle 21 wird mit einer konstanten Referenzspannung beaufschlagt. Ein ausgewählter Spannungspegel der insgesamt vier verfügbaren Spannungspegel wird von den Spannungsumsetzer 124 an die Zelle 22 angelegt, so daß zwischen den Zellen 21 und 23 dadurch eine Potentialraulde vorbestimmter Größe entsteht.

Wie in Fig. 2C dargestellt ist, wird anschließend dem Ii+- Geblet bei 30 eine Spannung zugeführt, so daß von dort eine Ladung in den Halbleiterkörper injiziert und über den Bereich der Zelle 21 in die durch die Zelle 22 erzeugte Potentialmulde übertragen wird. Die Spannung bei 30 wird dabei unter den Wert der Referenzspannung der Zelle 21 abgesenkt, so daß die Potentialmulde der Zelle 22 voll mit Ladung aufgefüllt wird. Wach Ablauf einer geeigneten Aufladezeit wird die Spannung bei 30 auf den aus Fig. 2D ersichtlichen Viert geändert, so daß jegliche Uberschußladung aus dem Bereich der Zelle 22 in den Bereich der Zelle 30 zurückfließen kann. Dadurch wird eine Ladungszunähme im Bereich der Seile 22 erzeugt, die direkt proportional der Spannungszunähme vom Spannungsumsetzer 124 ist. Nach der Einspeicherung des gewünschten Ladungswertes im Bereich der Zelle 22 v/ird diese Ladung über die Zelle 23 auf die erste Speicherzelle des Schieberegisters und von dort in konventioneller Weise durch die weitere Speicherkette übertragen. Festzuhalten ist, daß diese Art der Ladungseinspeicherung in einfacher Weise das Hinspeichern unterschiedlicher Ladungspegel in einer ladungsgekoppelten Speichereinrichtung gestattet.

Anhand der Darstellungen in Fig. 3 soll nun die Vorgehensweise zur Beseitigung und Abfühlung der Ladung aus dem Speicher näher beschrieben werden. Fig. 3A zeigt die Anordnung der Zellen 21, 22 und 23 zusammen mit dem !-!+-Bereich Fi 976 029 809823/077 3

Leim Zellenabschnitt 31. Zur Bestimmung des Ladungspegels einer I'otentialmulde innerhalb des Speichers v/ird die Ladung zunächst in die Zelle 22 übertragen. Die Spannung an der Zelle 23 v/ird dann auf einen so niedrigen Wert eingestellt, daß darüber ein Ladungsfluß zum eingangsseitigen Lnde der Speichereinrichtung blockiert v/ird. Die Zelle 21 v/ird auf die Referenzspannung eingestellt und an die Zolle 22 wird zunächst der höchste der fünf unterschiedenen Snannungspegel von Cpannungsuiasetzer 124 angelegt. ?^i gleichzeitigem hohen Cpannungspegel am !!+-Gebiet bei 31 v/ird jegliche überschußladung aus der Zelle 22 über das Gebiet der Seile 21 hin zum H+-Gebiet v/andern und dort festgestellt bzw. in Abfühlschaltkreis 90 bestimmt v/erden können. Die zugehörigen Spannungsverhältnisse sind in Fig. 3D dargestellt.

Anschließend v/ird die an der Zelle 22 anliegende Spannung schrittweise durch die vier verfügbaren Spannungspegel in absteigender Richtung verändert. VJenn die Verminderung vom vierten Spannungspegel auf den dritten Spannungspegel zu einer Überschußladung und deren Übertragung zum N+-Bereich und daiait zum Abfühlschaltkreis führt, wird dadurch das Vorliegen einer durch das Bitpaar 11 repräsentierten Information dargestellt. Uird kein Ladungsüberfluß festgestellt, wird noch keine feste Zuordnung vorgenommen. In entsprechender Weise wird bei Feststellung eines Ladungsüberflußes beim Übergang vom dritten auf den zweiten Spannungspegel auf das Vorliegen der Kombination 10 bezüglich des Datenbitpaares geschlossen. Uird schließlich beim zweiten auf den ersten Spannungspegel ein LadungsÜberfluß festgestellt, folgt daraus das Vorliegen der Bitkombination 01. Schließlich gilt, daß die Bitkombination 00 vorliegt, wenn keinerlei Ladungsüberfluß festgestellt wird. Durch die sukzessive 3eachtung der sich einstellenden Ladungszustände wird somit die in der jeweiligen Speicherzelle gespeicherte Information eindeutig zugeordnet.

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Hervorzuheben ist, dall die Zellen 21, 22 und 23 sov/ohl zum Eingeben als auch zum Ausgeben der Daten in Form bestimmter Ladungspegel benutzt werden. Dabei wird angenommen, daß der Ladungsverlust bei der Ladungsübertragung durch die Speicherkette gegenüber den die Speicherinformation repräsentierenden Ladungsabstufungen unbeachtlich bleibt.

Anhand der Fign. 1 und 4 soll im folgenden ein kompletter Arbeitszyklus der Speichereinrichtung beschrieben werden. Dazu wird ferner auf die in Fig. 5 dargestellten Spannungsverläufe Bezug genommen. Der erste Schritt bei der Vorbereitung der Ladungsausgabe umfaßt die Übertragung der in der Zelle 14Z gespeicherten Ladung über die Zelle 27 hinweg in die Zelle 22. Gleichzeitig wird die in der Zelle 14A gespeicherte Ladung auf 16A übertragen, die Ladung in 14B wird nach 1GB übertragen usw. Zusammen mit einem 20-V-Signal an den Phase-1-Zellen wird ein 20-V-Signal an die Zelle 27 angelegt. Gleichzeitig liegt ein 16-V-Signal an der Zelle 22. Die Spannung an den Phase-1-Zellen wird dann verringert, wobei die in der Zelle 14Z gespeicherte Ladung zur Zelle 27 wandert. Nach einem kurzen Zeitintervall wird die Spannung an der Zelle 27 wieder auf einen geringen Wert zurückgesetzt, wobei die vorher von der Zelle 14Z zur Zelle 27 übertragene Ladung weiter auf die Zelle 22 gelangt und dort festgestellt werden kann. Während dieser Zeit ist die Zelle 23 im Blockierzustand.

Da die Zelle 22 an dem höchsten Spannungspegel, in diesem Fall 16 V, liegt, existiert dort eine Potentialmulde, die alle von der Zelle 14Z übernommene Ladung speichert. An die Elektroden der Phase-2-Zellen, d. h., 16A, 16B usw., wird nun ein 20-V-Signal angelegt, wodurch ein LadungsÜbergang von 14Λ auf 16A bzw. von 14Ii auf 160 usw. zustande kommt. Dadurch wird jede Speicherladung um eine Speicherposition innerhalb der Schleife weiterbewegt. Infolge der asymmetrischen Ausbildung der Isolierschichten unterhalb der Gates Fi 976 029 809823/0773

- 16 kann kein Ladungsübergang von 14B auf 16Λ erfolgen.

Wach ALschluß der Ladungsübertragung wird der Ausgabezyklus dadurch eingeleitet, daß ein 16-V-Signal an die Zelle 26 angelegt wird, wodurch diese leitfähig wird, und daß zur Blockierung der Zellen 25 und 27 diese mit einer kleinen Spannung beaufschlagt v/erden. Bei einem 1G-V-Signal an der Zelle 22 v/ird ein 20-V-Rücksetzsignal an die Zelle 31 angelegt, Dadurch wird die Spannung an der Zelle 31 soweit erhöht, daß ein etwaiger Ladungsüberschuß von der Zelle 22 durch die Referenzzelle sov/ie die Zelle 26 zur Zelle 31 fließen kann. Die Spannung an der Zelle 22 v/ird dann auf 16 V reduziert. Dadurch wird ein Ladungsüberfluß möglich, wenn die Ladung auf der Zelle 22 von entsprechender Höhe ist. VJi e jedoch in Fig. 4 dargestellt ist, v/ird bei diesem 14-V-Signal kein Ladungsüberfluß festgestellt. An die Zelle 31 wird dann erneut ein 20-V-Rücksetzsignal angelegt und anschließend der Spannungspegel der Zelle 22 auf 12V reduziert. Daraus resultiert ein Ladungsübergang in die Zelle 31, der durch den Abfühlschaltkreis 90 festgestellt und anschließend gezählt wird. Bei der abschließenden Spannungsreduzierung von 12V auf 10 V wird ein weiterer Ladungsüberfluß festgestellt und im Zähler 126 gezählt. Folglich wird der in der Speicherzelle 14Z gespeicherte Ladungspegel nach seiner übertragung auf die Zelle 22 als 10-Datenkombination erkannt. Danach wird das 20-V-Rücksetzsignal erneut an das Gate 31 angelegt.

Uach Beendigung des Ausgabezyklus werden die Zellen 26 und 27 wieder auf ihren Blockierzustand und die Zelle 25 auf den Leitzustand eingestellt. Ein Aktivierungssignal über die Leitung 136 auf die UND-Glieder 132 und 134 selektiert dann den Ausgang des Zählers 126 zum liiedereinschleifen dieser Speicherinformation. Andererseits kann ein Aktivierungssignal über die Leitung 108 auf die UND-Glieder 105 und 106 den Ausgang des Schieberegisters 101 für die Eingabe

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neuer Information selektieren. Der jeweils selektierte Ausgang wird mit dein Spannungsumsetzer 124 verbunden, v/obei durch diesen ein dem jeweiligen Bitpaar entsprechendes Spannungssignal erzeugt wird. Diese Spannung wird an die Zelle 22 angelegt, wobei die Zelle 23 im Blockierzustand bleibt und die Zelle 21 auf dem Referenzpegel gehalten v.'ird. Als Folge davon wird beim /anlegen eines Signals mit kleiner Spannung an die Zelle 30 eine Ladungsübertragung vom 11+-Eereich zur Zelle 22 erfolgen, wobei der gespeicherte Ladungsbetrag proportional zum dein vom S^annungsumsetzer 124 erzeugten Spannungspegel ist. Entsprechend der Darstellung von Fig. 5 ist somit ersichtlich, daß ein 12-V-Spannungspegel zur Darstellung einer Eingangskombination von O1 ausgewählt war.

Nach der Ladungseinführung in die Zelle 22 wird diese Ladung von der Zelle 22 auf die Zelle 14A übertragen, wobei die Ladung in jeder der Zellen 16 zu den benachbarten Phase-1-Zellen übertragen wird. Das geschieht durch Aufheben der Blockierwirkung der Zelle 23 und durch Anlegen eines 20-V-Signals an alle Phase-1-Zellen mit anschließender Reduzierung der Spannung an allen Phase-2-Zellen. Der Speicher ist anschließend wieder in einem Zustand, bei deia die in der Zelle 14Z enthaltene Ladung erneut zum Auslesen auf die Zelle 22 übertragen werden kann, so daß ein weiterer Betriebszyklus eingeleitet werden kann.

Ungeachtet der im Rahmen des beschriebenen Ausführungsbeispiels angenommenen Verhältnisse können auch andere Eingangskodierungssysterae und Spannungspegelzuordnungen benutzt werden. Ganz allgemein ist mit den Maßnahmen nach der Erfindung eine einfache und zuverlässige Speicherung mehrerer Ladungspegel im Ralimen einer ladungsgekoppelten Speichereinrichtung möglich. Gegenüber einer mit lediglich zwei unterscheidbaren Ladungspegeln betriebenen Speichereinrichtung bisheriger Bauart ist durch den übergang auf vier

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Ladungspegel eine Verdoppelung der Speicherkapazität erreichbar. Durch die Benutzung derselben Seil- bzv/. Gate-Strukturen bei der xiingabe v/ie auch der Ausgabe der Ladung ergibt sich für diese mit mehreren Ladungspegeln betriebene Speichereinrichtung eine besonders vorteilhafte Unabhängigkeit von prozeßbedingten Parameteränderungen.

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Claims (1)

1. PATENTANSPRÜCHE

   Ladungsgekoppelte Speichereinrichtung mit einem Halbleitersubstrat, auf dessen Oberfläche voneinander getrennte und von der Oberfläche des Halbleitersubstrats isolierte elektrisch leitfähige Elektroden angeordnet sind, die zusammen mit darunterliegenden Bereichen des Substrats und der dazwischen befindlichen Isolierschicht aufeinanderfolgende kapazitive Ladungsspeicherstellen bilden, wobei beim Anlegen geeigneter Potentiale an die Elektroden Ladungspakete in einer Vorzugsrichtung über diese Speicherstellen transportierbar sind, sowie mit mindestens einer Ladungseingabe-/ ausgabeanordnung, dadurch gekennzeichnet, daß die jeweilige Speicherinformation durch mehr als zwei unterscheidbare Ladungspegel dargestellt ist, daß in der Ladungseingabe-/ausgabeanordnung benachbart : zueinander eine Adressierzelle (22) sowie eine ■ Referenzzelle (21) angeordnet sind, wobei die ; Adressierzelle mit einem der mehr als zwei unter- ^! scheidbaren und dem jeweiligen Ladungspegel entsprechenden Spannungspegel beaufschlagbar ist, um eine der jeweiligen Speicherinformation entsprechende Potentialmulde im Halbleiterkörper unter ' der Adressierzelle auszubilden, daß Ober eine

   Ladungsquelle (30 bzw. 21) im Halbleitersubstrat

   ! erzeugte Ladung in den Bereich der derart vorge-

   spannten Adressierzelle (22) Übertragbar ist, deren

   jeweiliger Ladungsbetrag entsprechend einem der mehreren unterscheidbaren Ladungspegel durch Zusammenwirken mit der Referenzzelle (21) bestimmbar ist, und daß in an sich bekannter Weise Steuereinrichtungen zum Verschieben der die Speicherinformation repräsentierenden Ladungspegel durch die Speicheranordnung vorgesehen sind. Fi 976 O29 809823/0773

   2. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zum AL·fühlen der Höhe des die Speicherinformation darstellenden jeweiligen Ladungspegels Schaltungsmittel vorgesehen sind, die mit einem Spannungsumsetzer gekoppelt sind, über den schrittweise zwischen den unterschiedenen Spannungspegeln geänderte Potentiale an die Adressierungszelle anlegbar sind.

   3. Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Referenzzelle (21) von der eingangsseitigen Ladungsquelle (30) durch eine erste Blockierungszelle (25) und von der ausgangssei ti gen Ladungssenke (31) durch eine zweite Blockierungszelle (26) getrennt ist.

   4. Speichereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Adressierzelle (22) sowohl von der eingangsseitigen wie der ausgangsseitigen Speicherzelle (14A, 14Z) durch jeweils eine weitere Blockierzelle (23, 27) getrennt ist.

   5. Speichereinrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine steuerbare Spannungsquelle in Form eines Spannungsumsetzers, über den selektiv vier unterschiedliche Spannungspegel an die Adressierzelle sowie eine Referenz-

   ; spannung an die Referenzzelle anlegbar ist.

   j6. Speichereinrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch ein erstes mit der Eingangsleitung gekoppeltes Register sowie einen mit dem Ausgang der Speichereinrichtung gekoppelten Zähler, über die jeweils die entsprechend dem für die Speicherinformation zugeordneten Spannungs-

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   pegel zutreffende Eingangskodierung für den Spannungsumsetzer (124) erfolgt, welche Spannungspegel dann zur Darstellung der neu einzugebenden bzw. in die Speichereinrichtung zurückzuschreibenden Daten der Ladungseingabeanordnung zuführbar sind.

   7. Speichereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Referenzzelle sov/ie die Adressierzelle für die Ladungseingabe-/ausgabeanordnung gemeinsam vorgesehen sind.

   8. Speichereinrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch Schaltungsmittel, durch die die Steuerung der beim Auslesen an die Adressierzelle angelegten Spannungspegel aufeinanderfolgend schrittweise vom höchsten vereinbarten Wert bis zum niedrigsten Wert erfolgt, sowie durch weitere Schaltungsmittel zur Feststellung eines dabei auftretenden LadungsÜberflusses.

   9. Verfahren zum Betrieb einer Speichereinrichtung nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zur Eingabe unterschiedlicher Ladungspegel an die Adressierzelle wie folgt vorgegangen wird:

   a) an die Adressierzelle wird ein der jeweiligen Speieherinformation in codierter Form zugeordneter Ladungspegel angelegt, der im Substratbereich der Adressierzelle eine relativ zur Potentialmulde der Referenzzelle vorbestimmte Potentialmulde ausbildet,

   b) von einer Ladungsquelle wird in die in Bereich der Adressierzelle vorhandene Potentialmulde ein

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   Ladungsbetrag eingebracht, der über dem im Bereich der Referenzzelle speicherbaren Ladungsbetrag liegt,

   c) es wird ein Abfließen der über den durch die Referenzzelle bestimmten Ladungsbetrag hinausgehenden Ladung der Adressierzelle zugelassen,

   d) der im Substratbereich unter der Adressierzelle gespeicherte definierte Ladungsbetrag wird auf die erste Speicherzelle der Speicheranordnung übertragen,

   10. Verfahren zum Betrieb einer Speichereinrichtung nach einem der Ansprüche 1 bis 8, insbesondere nach Anspruch 9, dadurch gekennzeichnet, daß zur Abfühlung der jeweils die Speieherinformation darstellenden Ladung wie folgt vorgegangen wird:

   a) von der ausgangsseitigen Speicherzelle der Speicheranordnung wird der dort gespeicherte Ladungsbetrag auf die Adressierzelle übertragen, in deren Substratbereich zuvor eine Potentialmulde mit dem durch den größten vorgesehenen Spannungspegel definierten Wert erzeugt wurde,

   b) an die Adressierzelle werden nacheinander in absteigender Richtung die nächstfolgenden niedrigeren Spannungspegel relativ zur benachbarten Referenzzelle angelegt,

   c) es werden die jeweiligen Ladungsüberflüsse von der Adressierzelle über die Referenzzelle zur Bestimmung des der jeweiligen Speicherinformation zugeordneten Ladungsbetrages festgestellt.

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