DE2543023B2

DE2543023B2 - Speicheranordnung mit bausteinen aus ladungsverschiebespeichern

Info

Publication number: DE2543023B2
Application number: DE19752543023
Authority: DE
Inventors: Peter Dr.phil. 8134 Pocking; Gottler Ernst Dr.rer.nat. 8000 München Schneider
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-09-26
Filing date: 1975-09-26
Publication date: 1977-08-04
Also published as: US4094009A; DE2543023C3; GB1567473A; FR2326007A1; NL7610534A; DE2543023A1

Description

Die Erfindung bezieht sich auf eine Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern gemäß dem Oberbegriff des Hauptanspruches.

Ladungsverschiebespcicher, die unter anderem vielfach als CCD-(Charg(! Coupled Devices-)Speicher bezeichnet werden, sind z. B. aus dem Aufsatz »Charge

2> Coupled Semiconductor Devices« in »The Bell System Technical Journal«, Vol. 49, April 1970, Seiten 587-593 bekannt. Bei Mehrphasen-CCD-Bausteinen sind zum Speichern eines Informationsbits mindestens zwei Speicherelektroden nötig, wobei sich das Informations-

jo bit zu einem Zeitpunkt jeweils unter einer dieser Elektroden befindet. Beim Weiterschieben wird das Informationsbit unter eine zweite, nicht besetzte Speicherelektrode verschoben.

Auf den Bausteinen sind die Speicherstellen in Form

3s von Schieberegistern seriell hintereinander angeordnet und die einzelnen Schieberegister untereinander in unterschiedlicher Weise verbunden. Dabei sind zunächst zwei Grundschaltungen denkbar: In der einen verläuft der Datentransfer immer in einer Richtung, z. B. von links nach rechts, dies bedingt jedoch große Leitungslängen beim Ketten der Schieberegister entweder parallel zu den Kanälen mit den Speicherstellen oder um das Speicherfeld herum. Die andere Grundschaltung bedeutet einen Zick-Zack-Betrieb. Hier werdein die aneinander grenzenden Enden der Schieberegister unmittelbar miteinander verbunden, so daß der Datentransfer in einem Schieberegister z. B. von links nach rechts und im darunterliegenden von rechts nach links verläuft. Dies aber erfordert ein Überkreuzen der Taktleitungen zwischen benachbarten Schieberegistern, d. h. die eigentliche Speicherfliiche ist bei konstanter Bausteingröße geringer.

Diese topographischen Nachteile in Verbindung mit den Leitungsproblemen der Takttreiber haben zu einer anderen Struktur, der sogenannten Serien-Parallel-Serien-(SPS-)Anordnung geführt, die eine höhere Speicherdichte erlaubt. Sie ist unter anderem in »The Journal of Vacuum Science: and Technology«, Vol. 9, No. 4, 1972, Seiten 1166—1180, insbesondere in Kap. XII

fto beschrieben und in F i g. 22 dargestellt.

Bei dieser bekannten Anordnung enthält ein CCD-Baustein je ein Eingabe- und ein Ausgabe-Schieberegister mit je drei Elektroden pro Bit und dementsprechend drei Takten. Diese Takte bestimmen die

<>s Datenrate des Bausteines. In den Schieberegistern werden die Daten seriell tiransportiert. Das eigentliche Speicherfeld enthält so viele parallele Schieberegister wie die Ein- bzw. Ausgabe-Schieberegister Speicher-

stellen besitzen. Aus dem seriellen Eingaberegister werden die Daten parallel in das Speicherfeld Übernommen und damit parallel bis zum Ausgabeschiefjerejjister verschoben. Dadurch fallen Überkreuzungen von faktleitungen fort, die bei einer Zick-Zack-Anord- s nii'ng in bezug auf die Transferrichtung unvermeidlich

' pas auch hier durchweg angewandte Mehrphasenprinzip mit mindestens zwei Elektroden pro Bit ist räumlich jedoch sehr aufwendig. Man hat daher nach _!0 Wegen gesucht, eine Struktur mit einer Elektrode pro Bit, ein sogenanntes E/Ö-Prinzip zu verwirklichen. Dies läßt sich annähernd durch eine Leerstelle in jedem Schieberegister erreichen, in die die jeweils davorstehende Information übertragen wird. Je Schieberegister kann hier während einer Taktperiode nur ein Informationsbit verschoben werden. Die Leerstelle wandert dabei in entgegengesetzter Richtung wie die Information durch das Schieberegister.

Diese Anordnung hat jedoch den Nachteil, daß jede Speicherstelle durch einen individuellen Takt angesteuert werden muß. Das ist darauf zurückzuführen, daß ein vielfacher Umlauf der Leerstelle durch alle Speicherstellen des Schieberegisters erforderlich ist, bis ein.beliebiges Informationsbit an der Schreib-Lesestation angekommen ist.

Eine Lösung, mit der die Zahl der individuellen Taktleitungen bei Anwendung des E/ß-Prinzips zu verringern ist, ist aus »IEEE International Solid State Circuits Conference 1973«, Seiten 136, 137 und 210 bekannt. Dort ist ein Multiplex-E/ß-Prinzip beschrieben, bei dem die homologen Speicherstellen der parallel zwischen Eingang und Ausgang liegenden Schieberegister zyklisch vertauscht angesteuert werden. Die notwendigen Taktleitungen sind diagonal durch das Speicherfeld geführt und werden daher mehrfach ausgenutzt. Dabei tritt jedoch der Nachteil auf, daß entweder auf jeder Seite des Speicherfeldes ein eigener Taktgenerator erforderlich ist oder aber die Taktleitungen um das Speicherfeld herumgeführt werden müssen, was jedoch bei zunehmender Länge des Schieberegisters wegen eines zu großen Platzbedarfs der Taktleitungen nicht realisierbar ist.

Es bietet sich aber auch an, das Multiplex-E/S-Prinzip in der Art zu realisieren, daß die parallelen Schieberegisterketten auf dem CCD-Baustein räumlich jeweils um eine Bitstelle verschoben angeordnet sind. Wenn man dann die Taktleitungen durch die einander parallelliegenden Speicherstellen senkrecht zu den Schieberegistern hindurchzieht und in jeder Zeile der Schieberegisterkette eine Leerstelle vorsieht, dann können die individuellen Takte verringert werden. Es ist leicht vorstellbar, daß dies eine Mischform zwischen dem reinen Mehrphasen-Prinzip und dem E/ß-Prinzip ist.

Diese Anordnung hat daher den Nachteil, daß nicht genutzte Bausteinflächen entstehen, die um so größer werden, je langer die einzelnen Schieberegister in der Kette werden, d.h. je konsequenter das E/B-Prinzip eingewendet wird bzw. je weniger Leerstellen auf die Speicherstellen in jeder Spalte des Speicherfeldes verteilt werden. Ein anderer Nachteil besteht darin, daß hier nur quadratische Speicherfeldanordnungen realisierbar sind, wenn man eine geschlossene Schleife auf dem Baustein verwirklichen will. Aus diesen Gründen wird die Realisierung des Multiplex-£/ß-Prinzips in der d> beschriebenen Art nicht für günstig gehalten.

Zusammenfassend ist daher festzustellen: Herkömmliche Bausteine von CCD-Speichern, die nach dem Mehrphasen-Prinzip aufgebaut sind, benötigen zum Speichern eines Informationsbits mindestens zwei Speicherelektroden, wobei sich zu einem Zeitpunkt die Information unter einer dieser Elektroden befindet. Durch Einführung des E/Ä-Prinzips kann die Speicherdichte auf dem Baustein z. B. im Gegensatz zum Zweiphasen-Prinzip nahezu verdoppelt werden, da dann zum Speichern eines Informationsbits nur noch eine Elektrode benötigt wird. Allerdings ist zusätzlich im Schieberegister noch eine Leerstelle erforderlich, die beim Verschieben die davorstehende Information aufnimmt. Das E/ß-Prinzip erfordert für jede einzelne Elektrode eines Schieberegisters einen eigenen Takt. Durch den Platzbedarf der Taktleitungen wird der Platzgewinn, der sich aus dem £/ß-Prinzip an sich ergibt, wieder zunichte gemacht.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern der eingangs genannten Art zu schaffen, deren Aufbau das E/ß-Prinzip mit Erfolg einzusetzen gestattet, ohne daß wegen der benötigten individuellen Takte der Flächenvorteil wieder verlorengeht.

Bei einer Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichem der eingangs genannten Art wird diese Aufgabe erfindungsgemäß gelöst durch die im Kennzeichen des Hauptanspruches beschriebenen Merkmale. Durch die Anwendung des E/ß-Prinzips in einer Speicheranordnung, die nach dem Serien-Parallel-Serien-Prinzip aufgebaut ist, wird mit der erfindungsgemäßen Lösung der volle Flächengewinn erhalten. Um die individuellen Takte in geeigneter Weise zu erzeugen, ist gemäß der Erfindung ein als Ringzähler ausgebildetes Schieberegister in Form eines CCD- oder eines Mehrphasen-MOS-Schieberegisters mit π Speicherstellen vorgesehen, die — wie z. B. in einer der Weiterbildungen der Erfindung näher erläutert ist — In paarweise im Gegentakt arbeitende Schalttransistoren ansteuern, über die jeweils eine der Taktleitungen zyklisch an Betriebsspannung gelegt bzw. die vorhergehende entladen wird.

Der Platzbedarf für diese Takterzeugung ist von vergleichbarer Größe wie der Platzbedarf für einen herkömmlichen Treiber einer SPS-Anordnung, da bei einem Takt nur die Kapazität einer Taktelektrode umzuladen ist. Deshalb stellt der Flächenbedarf der Treiber und auch ihre Verlustleistung kein großes Problem mehr dar, so daß die parallel angeordneten, nach dem E/ß-Prinzip aufgebauten Schieberegister z. B. ohne weiteres mit einer Frequenz von 10 MHz oder mehr betrieben werden können. Man kann also davon ausgehen, daß die Speicherdichte auf einem erfindungsgemäß ausgebildeten Speicherbaustein gegenüber einer herkömmlichen SPS-Anordnung, die nach dem Zweiphasen-Prinzip arbeitet, um 100% erhöht ist und trotzdem bei niedriger Verlustleistung eine für diesen Speichertyp ausreichende Datenrate ermöglicht. Weiterbildungen der Erfindung sind in Unteransprüchen näher gekennzeichnet.

Ausführungsbeispiele der Erfindung sind zu deren Erläuterung im folgenden näher beschrieben. Dabei zeigt

F i g. 1 das Blockschaltbild eines Speicherbausteines mit einem Serien-Parallel-Serien-Speicherfeld, das nach dem Elektrode-Per-Bit-Prinzip arbeitet und durch einen, ein Schieberegister enthaltenden Taktgeber angesteuert wird,

F i g. 2 und F i g. 3 zwei Ausführungsformen für eine

Speicherstelle in einem CCD-Takt-Schieberegister,

F i g. 4 das Prinzipschaltbild für einen Taktgenerator mit einem als CCD-Baustein aufgebauten Taktschieberegister, der das Speicherfeld mit den nach dem E/B- Prinzip arbeitenden Schieberegistern ansteuert,

F i g. 5 eine Speicherstelle eines 4-Phasen-Schieberegisters in MOS-Technik,

F i g. 6 ein Diagramm der bei diesem Schieberegister benötigten nicht überlappenden Takte,

Fig. 7 das Prinzipschaltbild für einen Taktgenerator zum Ansteuern eines E/Ä-Speicherfeldes, der aus 4-Phasen-MOS-Schieberegistern aufgebaut ist und

F i g. 8 das Blockschaltbild für einen Speicherbaustein, in dem das Speicherfeld in mehrere, in diesem Fall vier Serien-Parallel-Serien-Anordnungen aufgeteilt ist.

F i g. 1 zeigt einen integrierten Speicherbaustein, beispielsweise CCD-Baustein mit einer Serien-Parallel-Serien-(SPS-)Anordnung, in der zwischen einem Eingabe-Schieberegister E-REG und einem Ausgabe-Schieberegister A-REG ein Speicherfeld E/B-REG aus einer Mehrzahl von Schieberegistern angeordnet ist. Enthalten das Eingabe-Schieberegister E-REG und das Ausgabe-Schieberegister A-REG jeweils m Speicherstellen, so liegen in dem Speicherfeld E/B-REG 2m Schieberegister parallel nebeneinander, die jeweils einer Speicherelektrode des Eingabe- bzw. des Ausgabe-Schieberegisters zugeordnet sind. Wenn diese jeweils η Speicherelektroden aufweisen, und nach dem sogenannten Elektrode-Per-Bit-fE/ß-JPrinzip arbeiten, so sind zum parallelen Verschieben der Informationsbits im Speicherfeld η individuelle Takte erforderlich.

Diese Takte werden den einzelnen homologen Speicherstellen der Schieberegister des Speicherfeldes E/B-REG über Taktleitungen Tl bis Tn aus einem is Taktgeber TG zugeführt. Wie noch näher zu erläutern sein wird, enthält dieser Taktgeber TG selbst ein Schieberegister T-REG, das wie das Eingangs-Schieberegister E-REG bzw. das Ausgangs-Schieberegister A-REG als CCD-Baustein oder als Mehrphasen-Schiebercgistcr in MOS-Technik ausgebildet sein kann. Im ersten Fall werden diese drei Schieberegister seriell im Zwciphascn-Bctricb betrieben und benötigen daher für die Ansteuerung einer Speicherzelle zwei Takte, die ihnen über Taktleitungenil und Φ 2 zugeführt werden. .|s

Der Speicherbaustein enthält darüber hinaus eine Vcrstilrkcrstntion VS, die am Eingang des Eingabe-Schieberegisters E-REG angeordnet ist. Diese Vcr· stitrkerstntion dient als Lese/Schreib- und als sogenannte »Refresh«-Statlon. PUr diesen Zweck ist der Eingang .so dieser Verstärkerstation VS mit dem Ausgang des Ausgabe-Schieberegisters A-RBO verbunden, weist darüber hinaus einen Anschluß DI/DA auf, über den die Daten seriell ein· bzw. ausgegeben werden und besitzt einen Steuersignaleingang L/S zum Zuführen von Lese· « bzw. Schrcibsteuerslgnalen.

Auf dem Speicherbaustein ist weiterhin in herkömmlicher Welse eine Bausteinsteuereinheit BS enthalten, die hier aus diesem Orunde nicht näher erläutert wird. Ihr wird über eine Taktleitung Φ ein Oeneraltakt zugeführt, <m aus dem die auf den Taktleitungen Φ1 und Φ 2 ausgegebenen Takte abgeleitet werden. Darüber hinaus enthält sie Eingänge, die mit CS bzw. CE bezeichnet sind, über die Ihr ein aus Adressensignalen abgeleitetes Auswahlsignal bzw. ein Freigabesigna! für den fts Speicherbaustein zugeführt werden.

Es wurde bereits angedeutet, daß der Taktgenerator TO selbst ein /j-stelllgos Schieberegister T-REO enthält.

In den F i g. 2 und 3 sind zwei Beispiele gezeigt, wie di< Speicherstellen dieses Schieberegisters aufgebaut seir können. Das Schieberegister T-REG arbeitet nach den Zweiphasen-Prinzip, jeder Speicherstelle sind daher füi den Informationstransport zwei Taktleitungen Φ 1 unc Φ 2 zuzuführen, die abwechselnd an Betriebsspannung gelegt sind. Die Ausbildung eines Schieberegisters nach diesen beiden Ausführungsformen ist aus einem Aufsati in »IEEE Journal of Solid-State Circuits«, Oct. 1973 Seiten 388 bis 391 bereits bekannt und hier daher nui noch zusammenfassend erläutert.

Das Schieberegister ist auf einem p-Substrat aufgebaut und enthält in der Kanalzone eine SiO2-Schicht die auf ihrer Oberseite aufeinanderfolgende, mit der Taktleitungen Φ 1 bzw. Φ 2 verbundene Speicherelektroden aus Aluminium Al und Polysilizium enthält Schließlich ist unterhalb des Aluminium-Teiles Al dei Speicherelektrode an der Oberfläche des p-Substrats ein η-leitendes Diffusionsgebiet angeordnet. Dieses isi seinerseits an die Steuerelektrode eines Schalttransistors ST angeschlossen, so daß eine Ladung im Diffusionsgebiet den Schalttransistor ST leitend steuert.

Fig.3 zeigt eine zweite Ausführungsform für der Aufbau des Taktregisters T-REG als CCD-Baustein. InGegensatz zu der bereits beschriebenen Ausführungsform sind hier die Diffusionsgebiete unterhalb de: Silizium-Teiles der Elektroden angeordnet. Diese Anordnung ist zwar technologisch schwieriger, hätte aber den Vorteil, daß der Ausgang über der Schalttransistor ST nur während eines Taktes gültig wäre.

Da die Wirkungsweise einer derartigen CCD-Anordnung im einzelnen bekannt ist, wird nachfolgend soforl das anhand von F i g. 4 dargestellte Blockschaltbild füi die Taktstcuerung mit einem CCD-Schieberegistet beschrieben. Dort ist das Takt-Schieberegister T-REC als Block dargestellt, in dem die Schieberichtung durch einen Pfeil angegeben ist. Am Ausgang des Takt-Schieberegisters T-REG ist ein Verstärker angeordnet, der als »Rcfrcsh«-Statiort VR dient und dessen Ausgang über eine Schleifenleitung SL mit dem Eingang des Takt-Schieberegisters T-REG verbunden ist. Schließlich sind noch schematisch die beiden Taktleitungen Φ 1 bzw. Φ 2 angegeben.

Die in Fig.2 bzw. Fig.3 dargestellten Anschlüsse der Diffusionsgebiete sind hier mit 1 bis η bezeichnet, Zwei aufeinanderfolgende Ausgänge liegen jeweils an den Steuerelektrode!) zweier im Gegentakt geschalteter Schalttransistoren, z. B. 5711 bzw. ST12. Der erste der beiden im Gegentakt betriebenen Schalttransistoren STU liegt mit seinen gesteuerten Elektroden an Betriebsspannung Ub bzw. an einer Taktleitung 7Ί, der zweite Schalttransistor 5712 andererseits liegt mit seinen gesteuerten Elektroden an der Taktleitung Tl bzw. an Masse M.

Zwischen jedem der Ausgänge 1 bis η des Takt-Schlebcregisters T-/?S¹O und einer der zugeordneten Taktleitungen Tl bis Tn Ist ein derartiges Paar von Im Gegentakt geschalteten Schalttransistoren angeordnet. Wenn das dem Ausgang 1 zugeordnete Diffusionsgebiet Im Takt-Schieberegister T-RSO die umlaufende Ladung aufnimmt, dann wird dadurch der angeschlossene Schalttransistor STU leitend gesteuert und damit die Taktleitung Tl an Betriebsspannung Ub gelegt, Nach einer Taktzeit ist die im Takt-Schieberegister T-REO umlaufende Ladung Im anschließenden Dlffuslonsgcbiet, so daß die beiden angeschlossenen Schalt

transistoren ST 12 bzw. ST2i angesteuert werden. Der eine Schalttransistor entlädt die Taktleitung 71, während der andere gleichzeitig an die benachbarte zweite Taktleitung 72 die Betriebsspannung L/6 legt. So schaltet eine einzelne im Takt-Schieberegister T-REG umlaufende Ladung über die Schalttransistoren nacheinander die verschiedenen Taktleitungen 71 bis Tn des Speicherfeldes E/B-REG an die Versorgungsspannung Ub. Gleichzeitig wird immer die vorherige Taktleitung über die zugehörige Gegentaktstufe entladen.

Der aus dem Takt-Schieberegister T-REG und den In Schalttransistoren STn 1 bzw. STn 2 bestehende Taktgeber ist von vergleichbarer Größe wie der Treibertransistor, der den Takt für ein Speicherfeld in einer herkömmlichen SF'S-Anordnung mit Mehrphasen-Betrieb liefert, so daß der Flächengewinn, der sich aus der Anwendung des E/B- Prinzips im Speicherfeld ergibt, voll erhalten bleibt. Der geringe Flächenbedarf dieser Taktgeberanordnung ist unter anderem darauf zurückzuführen, daß bei einem Takt nur die Kapazität einer Taktelektrode umzuladen ist. Daher stellt die Größe der Schalttransistoren und auch die Verlustleistung kein großes Problem dar. Das bedeutet weiterhin, daß die Schieberegister im Speicherfeld E/B-REG mit einer hohen Schiebefrequenz, beispielsweise mehr als 10 MHz, betrieben werden können, d.h. die Leerstelle mit dieser Frequenz umläuft,

Von der Struktur her ist die beschriebene Takterzeugung für das Speichcrfeld E/B-REG zwar bestechend, da eine einheitliche Technologie verwendet wird. Diese Technologie stellt aber an die Fertigungstechnik sehr hohe Anforderungen. Es ist daher heute noch vorzuziehen, für das Speichcrfeld E/B-REG etwas einfacher aufgebaute CCD-Bausteine zu verwenden, die fertigungstechnisch durchaus beherrschbar sind, und die Takterzeugung in einer anderen Schaltungstcchnik zu realisieren. Dafür bietet sich die MOS-Technik an, die heute bereits so weit ausgereift ist, dnß Schaltungen in dieser Technik rechnerunterstützt entworfen werden können. Hier wird man den Taktgenerator TG in Form eines MOS-Schicbcrcgistcrs realisieren.

In Fig.5 ist die Spcicherstcllc eines Vier-Phascn-MOS-Schicbcrcgistcrs dargestellt, das dafür geeignet ist. Derartige Schieberegister sind z. B. aus »The Electronic Engineer« Milrz 1970, Seiten 59 bis 73 in allen Details bekannt, so daß F i g. 5 hier nur kurz erläutert wird. Die Speichcrstcllc besteht aus zwei Invcrtcrstufcn, die aus jeweils drei hintcrcinandcrgeschnltcten, zwischen Betriebsspannung l/bund Masse M angeordneten MOS-Transistoren <?1, (?2, <?5 bzw. (?3, <?4 und Q6 bestehen. Die Steuerelektrode des ersten an Masse M liegenden MOS-Transistors QS bildet den Eingang E und der Verbindungspunkt zwischen Drain und Source der beiden hlntcrclnandergesohalteten MOS'Transistoron Q 3 und <?4 des zweiten Inverter» den Ausgang A der Spcichcrstelle. Ebenso bildet die Steuerelektrode des dritten MOS-Transistors Q θ des aweiten Inverters dessen Eingang, der an Drain und Source der beiden getakteten MOS-Transistoren Qi bzw. <?2 des ersten Inverters angeschlossen Ist. Jeweils zwei MOS-Transl- fio stören <? 1 und Q 2 bzw. Q3 und Q4 dor beiden Inverter werden die Takte Φ 11,Φ 21.Φ 31 bzw.* 41 zugeführt.

Die Phasenlage dieser Takte 1st In FI g. 6 In einem Diagramm wiedergegeben. Daraus ist zu erkennen, daß dieses MOS-Schleoereglstor mit nicht überlappenden <<* Takten gesteuert wird, dies Ist erforderlich, um die Betriebsspannung Ub nicht zeltwellig unmittelbar on Masse Mzu logen,

Zur Taktzeit Φ 11 wird die Gatekapazität des dritten MOS-Transistors Q 6 im zweiten Inverter über den leitend gesteuerten ersten MOS-Transistor Ql des ersten Inverters aufgeladen und zur Taktzeit Φ 21 über den leitend gesteuerten zweiten MOS-Transistor Q 2 wieder entladen, wenn die Gatekapazität des dritten Transistors Q 5 im ersten Inverter ebenfalls aufgeladen ist. 1st dieser Eingang E der Speicherstelle jedoch nicht angesteuert, so bleibt auch der dritte Transistor Q6 im zweiten Inverter leitend. Zur Taktzeit Φ 31 wird die hier nicht mehr dargestellte, an den Ausgang A angeschaltete Gateelektrode der nächsten Speichersteile über den ersten MOS-Transistor Q3 des zweiten Inverters geladen und zur Taktzeit Φ 41 über die beiden MOS-Transistoren Q 4 und Q 6 entladen, wenn letzterer leitend gesteuert ist. In F i g. 5 ist noch angedeutet, daß der Ausgang dieser Speicherstelle an die Steuerelektrode eines Steuertransistors 57angeschlossen ist, der den Treiber für eine Taktleitung 7/bildet und dessen Drain an einem Takt Φ 31 angeschlossen ist.

In F i g. 7 ist eine Anordnung dargestellt, bei der dem Speicherfeld E/B-REG ein Taktgenerator TG in MOS-Technik zugeordnet ist. Wie ein Vergleich von Fig.5 mit Fig.7 zeigt, ist das zur Anpassung an das Raster im Speicherfeld E/B-REG zu dessen beiden Seiten mit je einer Hälfte angeordnete Vier-Phasen-MOS-Schieberegister aus den anhand der F i g. 5 näher erläuterten Speicherstellen aufgebaut. Die aufeinanderfolgenden Zeilen des Speicherfeldes E/B-REG werden von unten nach oben betrachtet abwechselnd von rechts und von links über die Taktleitungen 7/ mit Schiebeimpulsen versorgt. Dies geschieht dadurch, daß in jeder Hälfte des MOS-Schicberegisters je eine singuläre »1« von Spcichcrstelle zu Speicherstelle transportiert wird. Um dies im richtigen Zeitrastcr durchzuführen, arbeiten beide Hälften des MOS-Schieberegistcrs um eine halbe Taktperiode phasenverschoben. An der anhand der F i g. 5 erläuterten prinzipiellen Wirkungsweise ändert sich dadurch jedoch nichts.

Um nun sämtliche Informationsbits dieser beschriebenen Speicheranordnungen einmal an der in F i g, 1 dargestellten Verstärkerstation VS in einem Refresh-Zyklus vorbeizuführen, ist ein oftmaliger Umlauf der Lcerzcilc in den parallelen Schieberegistern des Spcichcrfcldes E/B-REG notwendig. Derselbe Fall gilt natürlich ebenfalls für den Zugriff zu einem bestimmten Informationsbit bei Lese- bzw, Schreibvorgängen, die mich über diese Vcrstllrkcrstation durchgeführt werden.

Müh ktvnn diese Zeit für einen Refrcsh-Zyklus bzw. die mittlere Zugriffszelt verkürzen, wenn man eine Speicheranordnung gemäß der Darstellung in Fig.8 wählt. Dort ist das Speichcrfeld in vier Speicherbereiche aufgeteilt, die jeweils eine SPS-Anordnung der bisher beschriebenen Art, allerdings mit kleinerer Kapazität, enthalten. Jeder dieser Speicherbereiche E/B-REG t bis E/B'REG 4 besitzt ein eigenes Eingangs- und Ausgangs-Schieberegister E-REO bzw. A-REQ. Das Ausgangs-Schieberegister und dos Elngnngs-Schlcbcreglsier untcrelnanderliogcnder Speicherbereiche sind dabei miteinander verbunden. Anderenteils sind die Taktleitungen Tf bis Tn durch die nebeneinanderlegenden Speicherbereiche durchgezogon.

Auch bei einer Aufteilung; dos Spelchcrfoldcs In mehrere Speicherbereiche wird die Takterzeugung nur UU8 einem einzigen Taktgenerator TO aufgebaut. Wie in FI g. 8 angedeutet Ist, laufen Im steuernden Takt-Schlebcreglster T-REO dabei an mehreren Stellen Ladungen um, und zwar genau Im Abstand der Länge eines

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Speicherbereiches. Jeweils eine Ladung ist für die Takteraeugung aller nebeneinanderliegenden Speicherbereiche zuständig. In diesem Beispiel sind mit A, B, C und D vier Steueriransistoren nach F i g. 8 bzw. vier Gegentaktstufen nach Fig.4 bezeichnet. Bei als Beispiel gewählten untereinanderliegenden Speicherbereichen sind zu einem bestimmten Zeitpunkt immer nur zwei dieser Taktstufen, hier beispielsweise A und C, durchgeschaltet. Diese Aufteilung des Speicherfeldes in mehrere Speicherbereiche ist in ihrem zusätzlichen Platzbedarf, der durch die Auftrennung entsteht, gering. Wie leicht einzusehen ist, hängt die Verkürzung der mittleren Zugriffszeit dieser Anordnung von der Art der Aufteilung und der Größe der einzelnen Speicherbereiche ab. Es ist ohne weiteres einzusehen, daß die Zugriffszeit und auch die benötigte Zeit für einen Refresh-Zyklus bei dieser Unterteilung um Größenordnungen niedriger werden kann als bei einem nicht

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unterteilten Speicherfeld gleicher Kapazität.

Wegen der verkürzten Zugriffszeit ist daher ein aus solchen Bausteinen aufgebauter Speicher ohne weiteres als Hauptspeicher in einem virtuellen Speichersystem zu verwenden. Bei einer geeigneten Unterteilung kann die Umlaufzeit so weit erniedrigt werden, daß ein Speicherbaustein auch nach dem Start-Stop-Prinzip betrieben werden kann. Wenn dann an den Ausgabe-Schieberegistern adressierbare Auslesemöglichkeiten

ίο für jedes einzelne Informationsbit einer Datenkette eingebaut werden, ähnlich wie dies im vorliegenden Fall für das Takt-Schieberegister beschrieben wurde, so ist ein solcher Speicherbaustein auch für den Einsatz im transparenten mehrstufigen Arbeitsspeichersystem gut geeignet. Es lassen sich nämlich dann die Ausgabe-Schieberegister insgesamt als eine Hierarchiestufe verwenden.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

. 1. Speicheranordnung mit Bausteinen aus La· dungsverschiebespeichern, die in Form einer Serien-Parallel-Serien-Anordnung aufgebaut sind, in der parallel arbeitende Schieberegister mit einer Länge von η Speicherstellen zwischen einem Eingabe- und einem Ausgabe-Schieberegister mit m Speicherstellen angeordnet sind, dadurch gekennzeichnet, daß 2m Schieberegister mit η Speicherstellen, die ein Speicherfeld (E/B-REG) bilden, nach einem an sich bekannten Elektrode-Per-Bit-Prinzip aufgebaut sind, bei dem in einem Schieberegister mit Hilfe mindestens einer durchlaufenden Leerstelle nur je eine Speicherelektrode pro Speicherstelle erforderlich ist und daß diesen Schieberegistern des Speicherfeldes als Taktgenerator (TG) ein weiteres, als Schleife ausgebildetes Schieberegister (T-REG) mit 77 Speicherstellen zugeordnet ist, in dem eine um/aufende Ladung über Schahtransistoren (STn 1) zyklisch eine der π Taktleitungen (Ti bis Tn) des Speicherfeldes an Versorgungsspannung (Ub)\egt.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Takt-Schieberegister (T-REG) als ein CCD-Schieberegister ausgebildet ist, in dem jede zweite Speicherelektrode ein Diffusionsgebiet im Substrat aufweist, das jeweils mit den Steuerelektroden zweier im Gegentakt arbeitender Schalttransistoren (STn 1 bzw. STn 2) verbunden ist, die jeweils zwei aufeinanderfolgenden Taktleitungen (Tm bzw. Tm+1) derart zugeordnet sind, daß im angesteuerten Zustand durch den einen Schalttransistor (z.B. Si21) an die angeschlossene Taktleitung (T 2) die Versorgungsspannung (Ub) gelegt und durch den anderen Schalttransistor (ST\2) die benachbarte, vorher das Taktsignal führende Taktleitung (Ti) entladen wird.
3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß in dem Takt-Schieberegister (T-REG) die Diffusionsgebiete jeweils unter dem Silizium-Teil der Speicherelektrode angeordnet sind (F ig. 3).
4. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß in dem Takt-Schieberegister (T-REG) die Diffusionsgebiete jeweils unter dem Aluminium-Teil (AI) der Speicherelektrode angeordnet sind (F i g. 2).
5. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Taktschieberegister in MOS-Technik aufgebaut ist und insbesondere als ein Vier-Phasen-Schieberegister ausgebildet ist, dessen Speicherstellen aus zwei aneinander geketteten Invertern mit je drei MOS-Transistoren (Qi, Q2, QS bzw. Q 3, QA und Q 6) bestehen, die zwischen Betriebsspannung (Ub) und Masse (M) angeordnet sind und daß der Ausgang jeder Speicherstelle mit der Steuerelektrode eines Steuertransistors (ST) verbunden ist, über dessen Kanal jeweils eine Taktleitung (Ti) des Speicherfeldes (E/B-REG) an Versorgungsspannung (Φ 31 bzw. Φ 11) zu legen ist.
6. Speicheranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Speicherfeld mit den parallelen, nach dem Elektrode-Per-Bit-Pirinzip betriebenen Schieberegistern auf dem Speicherbaustein in mindestens zwei Speicherbereiche (E/B-REG 1 bis E/B-REGm) mit jeweils einer Serien-Parallel-Serien-Anordnung unterteilt ist.
7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß den untereinanderliegenden Speicherbereichen (E/B-REGn) ein einziger Taktgenerator (TG)zugeordnet ist, in dessen Takt-Schieberegister (T-REG) eine der Anzahl dieser untereinander angeordneten Speicherbereiche entsprechende Anzahl von Ladungen umläuft.
8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß bei einer Aufteilung des Speicherfeldes in eine Anordnung von unter- und nebeneinanderliegenden Speicherbereichen (E/B- REGm) die Taktleitungen (Ti bis Tn)quer über die nebeneinanderliegenden Speicherbereiche durchverbunden sind.