JPS61258525A - 集積電子マルチプレクサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、Ｎ（Ｎ＞１）個のデータ入力端子と、多重化
された信号を出力する１個のデータ出力端子と、クロッ
ク信号を受信するクロック入力端子と、スタート信号を
受信するスタート入力端子とを具え、Ｎ個のデータ入力
端子のデータを２進スター］・信号の第１状態の発生後
にクロック信号の制御の下でデータ出力端子に順次に出
力させる集積化電子マルチプレクサ回路に間するもので
ある。

本発明はマルチプレクサ回路を含む集積電子回路にも関
するものである。

この種の回路はｒＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃ
ａｌ　Ｐａｐｅｒｓｏｆ　ｔｈｅ　ＩＥＥＥ　Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ４ｒ
ｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅＪ第２０６〜２０７頁
に開示されており、そこにはマルチプレクサ回路を含む
ビデオメモリのブロック図が示されている。しかし、こ
の回路をどのように実現するかについては全く開示され
ていない。並列データの一定の流れを極めて品いクロッ
ク周波数（例えば数拾メガヘルツ）で連続的な多重信号
に変換するにはマルチプレクサ回路に特別の要件が課さ
れる。更に、マルチプレクサ回路はメモリ領域と同一の
半導体基板上に集積するのに好適なものとする必要があ
る。

前記ビデオメモリ内のマルチプレクサ回路は多数の転送
ゲート（例えば既知のフィリップスＩＣＨＥＦ４５１２
Ｂ）を具えるスイッチング回路網と２進カウンタを用い
て構成することができる。スタート信号により２進カウ
ンタに所定のカウンタをセットし、そのカウントがクロ
ックパルスごとに１つづつ増加されるようにし、このカ
ウンタによりスイッチング回路網によって多重信号を発
生するデータ出力端子に接続されるデータ入力端子を指
定するようにする。しかし、この方法は上述のような高
いクロック周波数で使用するには低速すぎ、更に集積化
する際に大きな表面積を必要とする。

また、このスイッチング回路網はカウンタから転送ゲー
トへ制御信号を供給する多数の並列導体を含むので、特
に高いクロック周波数においてこれらの並列導体上の信
号間に常に発生する位相差が多重信号に妨害を発生し、
この妨害はクロック周波数が高くなるにつれて大きくな
り、最終的にはマルチプレクサ回路によるデータの送出
が不可能になる。

本発明の目的は高いスイッチング速度で連続的なデータ
ストリームを発生し得ると共に半導体基板上に集積化す
るのに好適なマルチプレクサ回路を提供するにある。

この目的を達成するために、本発明マルチプレクサ回路
は、各々マスタセクションとスレーブセクションを有す
るＮ個のフリップフロップ回路の縦続接続を含むシフト
レジスタを具え、スタート信号の第１状態とクロック信
号の第１状態の受信時に、第ｎ　（１＜ｎ≦Ｎ）フリッ
プフロップ回路のマスタセクションが第ｎデータ入力端
子のデータに対応する２進状態になると共に第Ｎフリッ
プフロップ回路のスレーブセクションを除く第ｎフリッ
プフロップ回路のスレーブセクションが第（ｎ＋１）デ
ータ入力端子のデータに対応する２進状態になり、第Ｎ
フリップフロップ回路のスレーブセクションの状態は同
一のま＼に維持されるように構成し、このスレーブセク
ションの出力端子をデータ出力端子に接続してあること
を特徴とする。

このシフトレジスタは２進カウンタを具えるスイッチン
グ回路よりも小さくできる。スタート信号とクロック信
号の第１状態が受信されると、各フリップフロップ回路
のスレーブセクションと次のフリップフロップ回路のマ
スタセクションに、関連するデータ入力端子のデータが
同時にロードされる。このフリップフロップ回路のロー
ディングは所定の時間を要するだけであり、またこのよ
うにシフトレジスタをローディングすることにより多重
信号に妨害を与えないようにすることかできる。

本発明の第１の好適例においては、全てのフリップフロ
ップ回路が関連するデータ入力端子のデータに対応する
状態になった後にスタート信号が第２状態に変化してこ
の第２状態にクロック信号のＮ−１個の順次の第１状態
の間中維持されるようにし、且つこのスタート信号の第
２状態とクロ　　　　　′ツク信号の第１状態の受信時
に第１フリップフロツブ回路のマスタセクションが第１
の２進状態になるようにする。

ロートすべきフリップフロップ回路のセクションをロー
ディング前に所定の２進状態にすると、これらセクショ
ンをローディングする手段を簡単にすることができる。

これらローディング手段は必要に応してマスタセクショ
ン又はスレーブセクションを第１の２進状態から第２の
２進状態に切り換えるようにするだけでよい。従って、
ローディング手段が簡単になり、マルチプレクリ・回路
が一層小形に且つ高速になる。

マスタ及びスレーブセクションが同一のクロック信号を
受信する場合には高いクロック周波数でも種々のマスタ
及びスレーブセクションで受信されるクロック信号間の
妨害位相シフトの発生が阻止される。

図面につき本発明を説明する。

第１図はマルチプレクサ回路を含む集積電子回路の一例
を示す。本例は前記刊行物から既知のものムこ対応し、
ビデオメモリフィールド１ｏがマルチプレクサ回路２０
のデータ入力端子（２Ｂ）に並列データを供給する。こ
れらのデータがスタート信号２２の受信後にクロック信
号２４の制御の下でデータ出力端子２６に順次に出力さ
れ、多重信号になる。種々のデータがデータ出力端子に
出力され終ると、次のスタート信号により新しいり′イ
クルが開始される。

本発明マルチプレクサ回路は高い処理速度を有する集積
回路、例えば前記ビデオメモリに使用するのに好適であ
る。しかし、本発明の応用はこれに限定されず、本発明
は任意のエレク１−ロニクス回路、例えばマイクロプロ
セッサ、電気通信及び電子信号処理回路に用いることが
できる。

第２図は本発明マルチプレクサ回路を示す。図を簡単且
つ明瞭にするために５個のデータ入力端子のみを示すが
、実際にはこの回路は任意の数のデータ入力端子を含む
ことができる。このマルチプレクサ回路は各々マスタセ
クション１２８とスレーブセクション１３０を有するフ
リップフロップ回路１１．８．１２０．１２２の縦続接
続を含んでいる。最終フリップフロップ回路１２２のス
レーブセクションの出力端子はデータ出力端子１１２に
接続され、多重信号を発生する。各マスタセクション又
はスレーブセクションはクロック入力端子１１６に接続
される。データ入力端子１０２．１０４．１０６．１０
８．１１０はＮＯＩ？ゲート１２４に接続され、これら
ＮＯＲゲートはスタート入力端子１１４にも接続されて
スタート信号を受信する。これらＮＯＲゲートの出力端
子はフリップフロップ回路１１８．１２０．１２２のマ
スタセクション１２８のロード入力端子１３２に接続さ
れる。

各フリップフロップ回路のスレーブセクションのロード
入力端子１３４は次のフリップフロップ回路のマスタセ
クションのロード入力端子に接続され、最終フリップフ
ロップ回路１２２はロード入力端子を含まない。第１フ
リップフロップ回路１１８の入力端子１２６は反転回路
１３８を経てそのマスタセクション１２Ｂのロード入力
端子１３２に接続される。

ロードし得るセクションは、クロック信号と、関連する
ロード入力端子の信号とがともに“１゛のときにパ０”
が同時にロードされるように構成しである。“１”をロ
ードすることはできず、後に斯るローディングは不要で
あることを証明する。

このマルチプレクサ回路の動作を第３図を参照して説明
する。瞬時も。においてスフ−１−信号（ＳＴＲＴ）は
低レベル、即ち”　ｏ　”であり、クロック信号（ＣＬ
　Ｋ　）は高レベル、即ち”　］　”である。このとき
第１フリップフロップ回路１１８のマスタセクション１
２８にはＡ１がロードされ、第１〜第４フリツプフロツ
プのスレーブセクション１３０にはそれぞれＢｌ、　Ｃ
Ｌ　ＤＩ及びＥｌがロードされ（Ｓｌ、　Ｓ２．　Ｓ３
．　Ｓ４）、最終フリップフロップ回路１２２のスレー
ブセクションの内容（Ｓ５）は八。のま−である。ｓ５
はマルチプレクサ回路の出力信号を供給する。瞬時ｔ１
において、ＣＬＫが高から低に変化し、これはマスタセ
クションがそのデータを同じフリップフロップ回路のス
レーブセクションに転送することを意味する。

瞬時ｔ２において新しいローディングが起らないように
するために５ＴＰＴが瞬時ｔ、とｔ２の間で低がら高に
変化する。瞬時ｔ２においてマスタセクションが前段の
フリップフロップのスレーブセクションのデータを受は
取る。第１フリップフロップ回路１１８のマスタセクシ
ョンは入力端子１２６から“１パを受は取る。同様にし
て瞬時ｔ３〜ｔ６においてデータはシフトレジスタ内を
シフトされる。瞬時ｔ７において新しいデータをロード
するためにＳＴＩ？Ｔが瞬時ｔ６とＬ７の間で高から低
に変化する。このときフリップフロップ回路の全てのセ
クションは１゛′がロードされていることになる。この
ことは、ローディング手段は単に“０″をローディング
し得るものとすればよいため、フリップフロップ回路を
簡却化することができる。瞬時ｔ７においてローディン
グが再び起るが、Ｓ５は同一のま＼であるため、このロ
ーディングが多重信号を妨害することはない。次いで、
以上の全サイクルが再び始まり、ｔ８はｔ、に対応する
。このマルチプレクサは慣例のタイプのものに比べて大
きな利点を提供する。第１に、データ入力端子のデータ
をサイクルの小部分（１７から１．まで）の間だけ存在
させるだけでよいため、メモリフィールドが次のサイク
ルのためのデータを取り出すのに使用し得る時間が大き
くなる。この特性は特に高いクロック周波数の場合に重
要である。更に、このマルチプレ外す回路は信号ＳＴＩ
？ＴとＣＩ、Ｋとの間の位相差に殆んど不感応である。

これらの信号に課される要件は、信号５ＴＲＴを瞬時Ｌ
６後に低レベルにすると共に瞬時も、前に高いレヘルに
し、瞬時ｔ７及びｔＩ１間の十分な時間中低レヘルにし
てフリップフロップのローディングを阻止し得るように
するだけである。殆んどの場合、５ＴＲＴとＣＬＫとの
間の位相シフトはマルチプレフナ回路の動作に影響を与
えない。これはこのマルチプレクサ回路の速度が殆んど
データ入力の数により決まる理由の一つである。

第４図は本発明マルチプレクサ回路に用いるフリップフ
ロップ回路の一実施例を示す。このフリップフロップ回
路はマスタセクション間とスレーブセクションＳＤを−
える。セクションＭ　Ｄは２個の入力端子ＭＴ及び面と
、１個のロード入力端子ＭＬＤと、２個の出力端子ＭＩ
Ｊ及び面を有する。セクションＳＤは２個の入力端子と
、１個のロード入力端子ＳＬＤと、２個の出力端子ＳＵ
及び肛を有する。両セＧ クションは第１及び第２電源端子ＶＫＩ及びＶＨ２と、
クロック入力端子ＣＬＫに接続される。マスタセクショ
ンは各々入力端子と出力端子と第１及び第２電源入力端
子ＶＩＩ及びＶＴ２を有する第１及び第２インバータ回
路■１及びＩ２を含む。両インバータ回路の第１及び第
２電源入力端子をそれぞれ第１及び第２電源端子ＶＫＩ
及びＶＨ２に接続する。インバータ１１及びＩ２の出力
端子をそれぞれ出力端子面及び問に接続し、１１の入力
端子をＩ２の出力端子に、Ｉ２の入力端子を■、の出力
端子にそれぞれ接続する。

出力端子面と第２電源端子ＶＫ２との間に第１及び第２
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）Ｔ１及
びＩ２のチャンネルを直列に接続して第１セント回路を
構成する。ＩＧＦＥＴ　Ｉ２のゲートをクロック入力端
子ＣＬＫに接続する。出力端子Ｍｌｌと第２電源端子Ｖ
Ｋ２との間に第３及び第４　ＩＧＰＥＴ　Ｔ３及びＩ４
のチャンネルを直列に接続して第２セント回路を構成す
る。第５ＩＧＦＥＴ　ＴＳのチャンネルをＩＧＦＥＴ　
Ｔ３のチャンネルと並列に接続する。ＩＧＦＥＴ　Ｔ３
のゲートを入力端子前に接続し、ＩＧＦＥＴ　Ｉ４のゲ
ートをクロソク入力端子Ｃ１、Ｋに接続し、ＩＧＦＥＴ
　ＴＳのゲートをロード入力端子ＭＬＤに接続する。ス
レーブセクションＳＤは第３及び第４インバータ回路Ｉ
３及びＩ４を含み、各インバータはその第１電源入力端
子を経て第１電源端子ＶＫＩに接続する。インバータＩ
３の出力端子をインバータＩ４の入力端子に、インバー
タ■４の出力端子をインバータ■３の入力端子にそれぞ
れ接続する。セクションＳＤは第６及び第７　ＩＧＦＥ
ＴＴ６及びＩ７の並列接続を第３インバータ■３の第２
電源入力端子と第２電源端子ＶＫ２との間に接続して成
る第３セント回路と、第８及び第９ＩＧＦＥＴ　Ｉ８及
びＩ９の並列接続を第４インバータＩ４の第２電源入力
端子と第２電源端子ＶＫ２との間に接続して成る第４セ
ント回路も具える。第４セント回路はインバータＩ４の
出力端子とその第２電源入力端子との間に接続された第
１０ＩＧＦＥＴ　ＴＩＯも含む。ＩＧＦＥＴ　Ｉ７及び
Ｉ８のゲートはクロック入力端子ＣＬＫに、ＩＧＦＥＴ
Ｔ６のゲートは出力端子間に、ＩＧＦＥＴ　Ｉ９のゲー
トは出力端子師に、ＩＧＦＥＴ　ＴＩＯのゲートはロー
ド入力端子ＳＬＤにそれぞれ接続する。インバータＩ４
の出力端子を出力端子ＳＵに、インバータＩ３の出力端
子を出力端手回にそれぞれ接続する。入力端子旧及び旧
がフリップフロップ回路の入力端子を構成し、出力端子
Ｓｌｌ及び釦がその出力端子を構成する。

第１フリップフロップ回路（第２図の１１８）において
はＩＧＦＥＴ　Ｔ３を、最終フリップフロップ回路（第
２図の１２２）においてばＩＧＦＩＥＴ　ＴＩＯを省略
することができる。

このフリップフロップ回路の動作は次の通りである。ク
ロック信号が低レベルのとき、ＴＧＦＩＥＴ　Ｔ２゜Ｔ
４．　Ｔ７及びＴ８がターンオフする。この状態では入
力態、訂及びＭＬＤはマスタセクションの状態に何の影
響も与えないが、マスタセクションがスレーブセクショ
ンの入力を制御するため、ＬＧＦＥＴ　Ｔ６又はＩＧＰ
ＥＴ　Ｔ９がターンオンし、関連するインバータ回路Ｉ
３又は■４の出力が低レベルになり、他方のインバータ
回路■４又はＩ３の出力が高レベルになる。

また、ロード入力ＳＬＤはスレーブセクションの状態に
何の影響も与えない。要するに、クロック信号が低レベ
ルのときはスレーブセクションがマスタセクションの状
態を引き紺く動作が生ずる。

クロック信号が高レベルのときは、ＩＧＩ’ｌ’ｉＴ　
Ｔ２゜Ｔ４．　Ｔ７及びＴ８がターンオンする。この状
態ではマスタセクションはスレーブセクションの状態に
何の影響も与えない。ロード入力ｓ１、Ｄの高レベル信
号はスレーブセクションを０”状態にせしめる（即ち出
力Ｓ１１を低、出力面を高にする）。入カ旧。

訂及びＭＬｌｌがマスタセクションの状態を決定する。

即ち、入力−■が低で訂が高のときはマスタセクション
は状態パｏ”　（Ｍｌｌが低、皿が高）になる。

入力旧が高で訂が低のときはロード入力ＭＬＤが低であ
ればマスタセクションは状態゛１″になる。

しかし、この状態において入力ＭＬＤが高のときは面が
（第１及び第２ＩＧＦＥＴを経て）低になると共に旧が
（第５及び第４ＩＧＦＥＴを経て）低になるためマスタ
セクションの状態は短時間の量子確定になる。この状態
は第２図に示ず縦続回路では除去される。

第１フリツプフロツプ１１８内のインバータ回路１３８
は入力ＭＬＤ及び旧が同時に高又は低になり得ないよう
にしである。ＭＬｒｌが高のときはマスタセクションは
状態゛０”になり、ＭＬＤが低のときは状態“１″にな
る。

他のフリップフロップ回路１２０．１２２においてはＭ
ＬＤが前段のフリップフロップ回路のロード入力端子Ｓ
ＬＤに接続しである。ＭＬＤが高のとき、前段゛　　の
フリップフロップ回路のスレーブセクションが０″にな
るために短時間後に旧が低になるので、。

当該フリップフロップ回路のマスタセクションもパ０”
になることができる。要するに、クロック信号が高でＭ
ＬＤが低のときは当該マスタセクションが前段のスレー
ブセクションの状態を引き継ぐ動作が生じ、このとき第
１フリップフロップ回路のマスタセクションは状態“１
”になる。

クロック信号とＭＬＤが高のときは、当該マスタセクシ
ョンと前段のスレーブセクションが状態ｕＯ″になる。

これらのスイッチング機能はフリップフロップ回路を本
発明のマルチプレクサ回路用に好適なものとする。

【図面の簡単な説明】

第１図はマルチプレクサ回路を含む集積電子回路の一例
のブロック図、 第２図は本発明マルチプレクサ回路の一例のブロック図
、 第３図はその動作説明用タイムチャート、第４図は本発
明マルチプレクサ回路に使用するフリップフロップ回路
の一実施例の回路図である。 １０・・・ビデオメモリ　　　２０・・・マルチプレク
サ回路２２・・・スタート信号　　　２４・・・クロッ
ク信号２６・・・データ出力端子　　２８・・・データ
入力端子１０２〜１１０・・・データ入力端子 １１２・・・データ出力端子　１１４・・・スタート入
力端子１１６・・・クロック入力端子 １１８、１２０．　’１２２・・・フリップフロップ回
路１２４・・・ＮＯＲゲート１２６・・・入力端子１２
８・・・マスタセクション １３０・・・スレーブセクション １３２、１３４・・・ロード入力端子 １３８・・・インバータ回路　ＭＤ・・・マスタセクシ
ョンＭＳ・・・スレーブセクション 旧、訂・・・入力端子　　　ＭＵ、　ＭＵ・・・出力端
子ＭＬＤ・・・ロート入力端子　ｓｌ、Ｄ・・・ロート
入力端子Ｓｌｌ、　Ｓｌ＋・・・出力端子　　　ＣＬＫ
・・・クロック端子ＶＫＩ、　ＶＫ２・・・第１及び第
２電ｒＸ端子■１〜Ｉ４・・・インバータ回路 ＶＩＩ、　ＶＩ２・・・電源入力端子 Ｔ１〜ＴＩＯ・・・ＩＧＦＥＴ

Claims (1)

1. 【特許請求の範囲】 １、Ｎ（Ｎ＞１）個のデータ入力端子と、多重化された
   信号を出力する１個のデータ出力端子と、クロック信号
   を受信するクロック入力端子と、スタート信号を受信す
   るスタート入力端子とを具え、Ｎ個のデータ入力端子の
   データを２進スタート信号の第１状態の発生後にクロッ
   ク信号の制御の下でデータ出力端子に順次に出力させる
   集積化電子マルチプレクサ回路において、当該マルチプ
   レクサ回路は各々マスタセクションとスレーブセクショ
   ンを有するＮ個のフリップフロップ回路の縦続接続を含
   むシフトレジスタを具え、スタート信号の第１状態とク
   ロック信号の第１状態の受信時に、第ｎ（１≦ｎ≦Ｎ）
   フリップフロップ回路のマスタセクションが第ｎデータ
   入力端子のデータに対応する２進状態になると共に第Ｎ
   フリップフロップ回路のスレーブセクションを除く第ｎ
   フリップフロップ回路のスレーブセクションが第（ｎ＋
   １）データ入力端子のデータに対応する２進状態になり
   、第Ｎフリップフロップ回路のスレーブセクションの状
   態は同一のまゝに維持されるように構成し、このスレー
   ブセクションの出力端子をデータ出力端子に接続してあ
   ることを特徴とする集積電子マルチプレクサ回路。 ２、特許請求の範囲第１項に記載の集積電子マルチプレ
   クサ回路において、第１フリップフロップ回路のマスタ
   セクションはスタート信号の第２状態とクロック信号の
   第１状態の受信時に第１の２進状態になるようにしてあ
   ることを特徴とする集積電子マルチプレクサ回路。 ３、特許請求の範囲第１又は第２項に記載の集積電子マ
   ルチプレクサ回路において、スタート信号は全てのフリ
   ップフロップ回路が関連するデータ入力端子のデータに
   対応する状態になった後に第２状態になり、クロック信
   号のＮ−１個の順次の第１状態の間第２状態に維持され
   るようにしてあることを特徴とする集積電子マルチプレ
   クサ回路。 ４、特許請求の範囲第１、第２又は第３項に記載の集積
   電子マルチプレクサ回路において、Ｎ個のフリップフロ
   ップ回路のマスタセクションとスレーブセクションは同
   一のクロック信号を受信することを特徴とする集積電子
   マルチプレクサ回路。 ５、特許請求の範囲第３又は第４項に記載の集積電子マ
   ルチプレクサ回路において、第Ｎフリップフロップ回路
   のスレーブセクションを除く他の全てのマスタ及びスレ
   ーブセクションはロード信号を受信するロード入力端子
   を含み、第ｍ（１＜ｍ＜Ｎ）フリップフロップ回路のス
   レーブセクションと第（ｍ＋１）フリップフロップ回路
   のマスタセクションのロード入力端子は同一のロード信
   号を受信し、スタート信号が第１状態にあり且つ第ｎデ
   ータ入力端子のデータが第１状態にあることを示す第ｎ
   ロード信号の第１状態が第ｎフリップフロップ回路のマ
   スタセクションを第１の２進状態から第２の２進状態に
   切り換えるようにしてあることを特徴とする集積電子マ
   ルチプレクサ回路。 ６、特許請求の範囲第５項に記載の集積電子マルチプレ
   クサ回路において、第ｎロード信号はスタート信号と第
   ｎデータ入力端子のデータを受信する第ｎ−ＮＯＲゲー
   トにより発生されるようにしてあることを特徴とする集
   積電子マルチプレクサ回路。 ７、特許請求の範囲第５又は第６項に記載の集積電子マ
   ルチプレクサ回路において、少くとも１個のフリップフ
   ロップ回路は、各々第１及び第２電源入力端子と入力端
   子及び出力端子を有する第１、第２、第３及び第４イン
   バータ回路を含み、各インバータ回路の第１電源入力端
   子は第１電源端子に接続し、マスタセクションにおいて
   は第１インバータ回路の入力端子を第２インバータ回路
   の出力端子に、第２インバータ回路の入力端子を第１イ
   ンバータ回路の出力端子にそれぞれ接続し、第１及び第
   ２インバータ回路の第２電源入力端子を第２電源端子に
   接続し、第１インバータ回路の出力端子と第２電源端子
   との間に第１及び第２絶縁ゲート電界効果トランジスタ
   （ＩＧＦＥＴ）の直列接続を、第２インバータ回路の出
   力端子と第２電源端子との間に第３及び第４ＩＧＦＥＴ
   の直列接続をそれぞれ接続し、第２及び第４ＩＧＦＥＴ
   のゲートにクロック信号を受信させると共に第１及び第
   ３ＩＧＦＥＴのゲートをフリップフロップ回路の入力端
   子とし、更に第５ ＩＧＦＥＴを第３ＩＧＦＥＴと並列に接続し、第５ＩＧ
   ＦＥＴのゲートをマスタセクションのロード入力端子と
   してあり、且つスレーブセクションにおいては第３イン
   バータ回路の出力端子を第４インバータ回路の入力端子
   に、第４インバータ回路の出力端子を第３インバータ回
   路の入力端子にそれぞれ接続し、第３インバータ回路の
   第２電源入力端子と第２電源端子との間に第６及び第７
   ＩＧＦＥＴの並列接続を、第４インバータ回路の第２電
   源入力端子と第２電源端子との間に第８及び第９ＩＧＦ
   ＥＴの並列接続をそれぞれ接続し、第７及び第８ＩＧＦ
   ＥＴのゲートにクロック信号を受信させると共に第６及
   び第９ＩＧＦＥＴのゲートをそれぞれ第２及び第１イン
   バータ回路の出力端子に接続し、更に第１０ＩＧＦＥＴ
   を第４インバータ回路の出力端子と第２電源入力端子と
   の間に接続し、そのゲートをスレーブセクションのロー
   ド入力端子としてあることを特徴とする集積電子マルチ
   プレクサ回路。 ８、特許請求の範囲第１〜第７項の何れかに記載の集積
   電子マルチプレクサ回路を含むことを特徴とする集積電
   子回路。 ９、特許請求の範囲第８項に記載の集積電子回路におい
   て、データ入力端子を同一基板上に集積されたメモリの
   メモリフィールドのデータ出力端子に接続してあること
   を特徴とする集積電子回路。