JPH1185562A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 サイズを縮小化を実現するスキャンパス回路
を有する半導体集積回路を提供する。 【解決手段】 第１のクロック信号ＭＣＫ、第２のクロ
ック信号ＴＣＫ、及びモード設定信号ＭＯＤＥに基づき
制御信号を発生する制御信号発生回路と、発生した制御
信号により動作制御される複数のスキャンパス回路とを
設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタルシグ
ナルプロセッサ（ＤＳＰ）やマイクロプロセッサ等のよ
うに、必要な処理を行なう処理回路を複数内蔵する半導
体集積回路に関し、特に、処理回路に対して論理検証を
実施するための複数のデータ保持回路を有する半導体集
積回路に関するものである。

【０００２】

【従来の技術】ＤＳＰ又はマイクロプロセッサ等の半導
体集積回路は、必要な処理を行なうための処理回路が複
数内蔵されている。ここで、処理回路とは、例えばＡＮ
Ｄ回路やＯＲ回路等の論理回路の組み合わせからなる組
み合わせ論理回路である。このような処理回路の出力信
号の論理レベルは、入力される入力信号の論理レベルに
よって所定の論理レベルに決定している。しかしなが
ら、処理回路に欠陥や経時変化等による異常があると、
入力された入力信号の論理レベルに対して、出力信号は
所望の論理レベルと異なる論理レベルとなる。よって、
このような処理回路を有する半導体集積回路に対して、
処理回路が正常に動作するか否かを検証するために、論
理検証を行なうことは重要である。

【０００３】この論理検証を実施する目的として、半導
体集積回路には複数のスキャンパス回路（スキャンパス
レジスタとも称される）が使用されている。スキャンパ
ス回路は各々データ保持回路等から構成されるもので、
スキャンパス回路は、処理回路の入力信号を受信する、
あるいは出力信号を受信するものである。半導体集積回
路の通常動作時（つまり、半導体集積回路の外部から入
力された入力信号に対して、本来の処理動作を行なうこ
と）においては、このスキャンパス回路は、受信される
入力信号を処理回路に転送する、あるいは、処理回路か
ら出力された信号を次段の回路に対して出力するように
動作する。ここで、次段の回路とは、処理回路から出力
された出力信号を受信して所望の処理を行なう回路であ
る。また、処理回路に対する論理検証を実施するための
動作時においては、このスキャンパス回路は、縦続接続
してシフトレジスタを構成するものである。

【０００４】このスキャンパス回路の回路構成として
は、従来、次の文献に開示されるものがあった。 文献：特開平０５ー１５０００３号公報

【０００５】

【発明が解決しようとする課題】近年においては、半導
体集積回路に対して様々な事が要求されている。この要
求の１つとしては、半導体集積回路のサイズはより小型
化することが望まれている。この目的を達成するための
１つの方法は、半導体集積回路が内蔵する回路規模を縮
小化することである。しかしながら、上記文献に開示の
技術では、スキャンパス回路に対して、入力されるデー
タ信号やクロック信号に対する制御を行なう制御回路を
スキャンパス回路毎に設けなければならず、回路規模の
縮小化が望めない。

【０００６】また、他の要求としては、消費電力の低減
が望まれている。しかしながら、上記文献に開示の技術
では、スキャンパス回路を縦続接続する場合に、スキャ
ンパス回路の出力を次段のスキャンパス回路に接続する
ための配線が必要である。この配線は通常動作時に用い
られる出力信号伝達用の配線に接続される。このため、
半導体集積回路の通常動作時には、この配線により生ず
る消費電力が発生する。よって、上記文献に開示の技術
では、消費電力の低減は望めない。

【０００７】さらに、他の要求としては、クロックスキ
ュー（クロック信号のタイミングずれ）を低減すること
が望まれている。つまり、複数のスキャンパス回路を縦
続接続してシフトレジスタを構成するので、全てのスキ
ャンパス回路を同期させて動作する必要がある。しかし
ながら、上記文献に開示の技術では、スキャンパス回路
の各々にクロック信号を制御する制御回路を設けている
ので、クロックスキューが発生しても、その調整を行な
うことが困難である。このため、上記文献の技術では、
クロックスキューの低減が望めない。

【０００８】さらに、他の要求としては、半導体集積回
路がＤＳＰやマイクロプロセッサ等であれば、ハードウ
ェアリセット時に制御用レジスタやフラグレジスタ等に
所定の初期値を格納することが必須となる。しかしなが
ら、上記文献の技術では、非同期セット，非同期リセッ
トの機能が存在しないため、所定の初期値を格納するこ
とができない。

【０００９】さらに、スキャンパス回路に対して常にク
ロック信号を供給しておき、必要に応じて入力されるデ
ータ信号の格納を行うことが要求される場合がある。し
かしながら、上記文献に開示の技術では、入力されるデ
ータ信号の格納制御（データ信号の格納を許可、あるい
は、禁止）を行う機能がない。よって、上記文献に開示
の技術では、これらの機能を実行する回路をスキャンパ
ス回路の外部に設けなければならず、この点においても
半導体集積回路のサイズを小型化することが望めない。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、本願発明の請求項１に記載するように、必要な処理
を行なうための複数の処理回路と、この複数の処理回路
に対応して設けられ、第１の動作モード時には各々独立
して動作し、第２の動作モード時には縦続接続されるこ
とによりシフトレジスタとして動作する複数のデータ保
持回路とを有する半導体集積回路において、おのおの
が、対応する処理回路からの出力信号が入力される第１
のデータ入力端子と、他のデータ保持回路の出力信号ま
たは所望のデータが入力される第２のデータ入力端子
と、第１の出力端子と、クロック信号を入力するクロッ
ク入力端子とを有し、第１及び第２の制御信号に応じ
て、第１のデータ入力端子からの入力あるいは第２のデ
ータ入力端子からの入力の一方が許可され、クロック信
号に応じて、入力が許可されたデータ入力端子から入力
される信号を格納して該第１の出力端子から出力する上
記の複数のデータ保持回路と、第１の動作モードにおい
て用いられる第１のクロック信号が入力される第１のク
ロック入力端子と、第２の動作モードにおいて用いられ
る第２のクロック信号が入力される第２のクロック入力
端子と、第１の動作モードと第２の動作モードとを切り
替える動作モード設定信号が入力される動作モード入力
端子と、これらの入力端子に入力された信号の状態に基
づいて少なくとも第１及び第２の制御信号を生成して出
力するとともに第１あるいは第２のクロック信号の一方
をデータ保持回路が受信するクロック信号として出力す
る制御信号生成回路とを有することにより達成すること
ができる。

【００１１】また、請求項２記載のように、複数のデー
タ保持回路のおのおのは、出力端子と同様な信号を出力
する、この出力端子とは独立した第２の出力端子を有す
ることによっても達成することができる。

【００１２】また、請求項３記載のように、複数のデー
タ保持回路のおのおのは、動作モード設定信号に応じて
第１の出力端子あるいは第２の出力端子の出力を禁止す
る禁止回路を有することによっても達成することができ
る。

【００１３】また、請求項４記載のように、制御信号生
成回路から出力される信号は複数のデータ保持回路に共
通に入力されることによっても達成することができる。

【００１４】また、請求項５記載のように、複数のデー
タ保持回路のおのおのは、設定信号に応じて初期値が設
定可能な設定回路を有することによっても達成すること
ができる。

【００１５】また、請求項６記載のように、複数のデー
タ保持回路のおのおのは、第１及び第２のデータ入力端
子からの入力を禁止し、保持信号に応じて予め格納して
いるデータを保持するデータ保持制御回路を有すること
によっても達成することができる。

【００１６】

【発明の実施の形態】本発明の実施の形態について、以
下、図面を用いて詳細に説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態を示す半導体集積回路の構成ブロック図である。

【００１７】図１において、半導体集積回路１００は、
複数の処理回路５０ー１〜５０ー３を有する。また、半
導体集積回路１００は、外部との信号の授受を行なうた
めの信号端子として、モード設定信号入力端子１１、第
１のクロック入力端子１３、第２のクロック入力端子１
５、スキャンパス用データ入力端子１７、及びスキャン
パス用データ出力端子１９を有する。モード設定信号入
力端子１１は、後述するスキャンパス回路のシリアル動
作とパラレル動作とを切り替えるためのモード設定信号
ＭＯＤＥが入力される。第１のクロック入力端子１３は
第１の動作状態である通常動作時に用いられる第１のク
ロック信号ＭＣＫが入力される。第２のクロック入力端
子１５は第２の動作状態である論理検証動作時に用いら
れる第２のクロック信号ＴＣＫが入力される。スキャン
パス用データ入力端子１７は論理検証動作時、論理検証
で用いられるデータ信号ＳＩＮが入力される。スキャン
パス用データ出力端子１９は、論理検証の結果であるデ
ータ信号ＳＯＵが出力される。

【００１８】本発明の半導体集積回路１００は、さら
に、保持回路であるスキャンパス回路１３０ー１〜１３
０ーｎ（ｎは正の整数）及び１４０ー１〜１４０ーｎ、
制御信号発生回路１５０を有している。

【００１９】スキャンパス回路１３０（あるいは１４
０）ーＫ（Ｋは正の整数で、１≦Ｋ≦ｎ）はクロック入
力端子ＣＫ、第１のデータ入力端子Ｄ、第２のデータ入
力端子ＳＩ、第１の制御信号入力端子Ｋ１、第２の制御
信号入力端子Ｋ２、及び出力端子Ｑを有する。制御信号
発生回路１５０は、モード設定信号入力端子１１、第１
のクロック入力端子１３、及び第２のクロック入力端子
１５に接続されている。また、制御信号発生回路１５０
は、複数の制御信号（制御信号Ｃ／！Ｃ、制御信号ＰＣ
／！ＰＣ、制御信号ＳＣ／！ＳＣ）を発生する。ここ
で、制御信号Ｃ／！Ｃは、制御信号Ｃと、この制御信号
Ｃが有する論理レベルと相補的な論理レベルを有する反
転制御信号！Ｃとの一方あるいは両方を示している。制
御信号ＰＣ／！ＰＣ及び制御信号ＳＣ／！ＳＣについて
も同様で、”！”は相補的な論理レベルを有する信号を
表している。なお、本実施の形態の説明においては、制
御信号の両方（例えば、制御信号ＰＣ／！ＰＣであれ
ば、制御信号ＰＣと反転制御信号！ＰＣ）を表すものと
する。よって、図１中において、制御信号Ｃ／！Ｃ、制
御信号ＰＣ／！ＰＣ、及び制御信号ＳＣ／！ＳＣを伝達
する信号線は１本だけ示しているが、ここでは、制御信
号及びその反転制御信号をそれぞれ伝達するための２本
の信号線を１本で表現しているものとする。

【００２０】スキャンパス回路１３０（あるいは１４
０）ーＫのクロック入力端子ＣＫには、制御信号Ｃ／！
Ｃが入力される。スキャンパス回路１３０（あるいは１
４０）ーＫの第１の制御信号入力端子Ｋ１には、制御信
号ＰＣ／！ＰＣが入力される。スキャンパス回路１３０
（あるいは１４０）ーＫの第２の制御信号入力端子Ｋ２
には、制御信号ＳＣ／！ＳＣが入力される。上述したよ
うに、各端子に入力される制御信号は２つである。よっ
て、図１において、スキャンパス回路１３０（あるいは
１４０）ーＫのクロック入力端子ＣＫ、第１の制御信号
入力端子Ｋ１、及び第２の制御信号入力端子Ｋ２は、そ
れぞれ２つの端子が１つの端子で表現されているものと
する。

【００２１】スキャンパス回路１３０ーＫの第１のデー
タ入力端子Ｄには、処理回路５０ー１からの出力信号が
入力される。スキャンパス回路１４０ーＫの第１のデー
タ入力端子Ｄには、処理回路５０ー２からの出力信号が
入力される。スキャンパス回路１３０ーＫの第２のデー
タ入力端子ＳＩには、スキャンパス回路１３０ー（Ｋー
１）の出力端子Ｑに接続されている。ただし、Ｋ＝１の
場合、第２のデータ入力端子ＳＩはスキャンパス用デー
タ入力端子１７に接続される。スキャンパス回路１４０
ーＫの第２のデータ入力端子ＳＩには、スキャンパス回
路１４０ー（Ｋー１）の出力端子Ｑに接続されている。
ただし、Ｋ＝１の場合、第２のデータ入力端子ＳＩはス
キャンパス回路１３０ーｎの出力端子Ｑに接続されてい
る。また、スキャンパス回路１３０ーＫの出力端子Ｑは
処理回路５０ー２にも接続されており、スキャンパス回
路１４０ーＫの出力端子Ｑは処理回路５０ー３にも接続
されている。ただし、Ｋ＝ｎの場合、出力端子Ｑはスキ
ャンパス用データ出力端子１９にも接続されている。

【００２２】ここで、スキャンパス回路を用いて処理回
路に対する論理検証を行う手順は以下の通りである。

【００２３】（１）テストシリアル入力動作 スキャンパス用データ入力端子１７からシリアルに論理
検証にためのデータ（以下、テストベクタとも称する）
ＳＩＮを入力し、シフト動作により全てのスキャンパス
回路１３０ー１〜１３０ーｎ、１４０ー１〜１４０ーｎ
にテストベクタＳＩＮを格納する。これは、第２のクロ
ック信号ＴＣＫに応じて行なわれる。

【００２４】（２）テストパラレル動作 論理検証対象の処理回路の入力側に配置されたスキャン
パス回路に格納されたテストベクタＳＩＮを処理回路に
入力し、その出力を論理検証対象の処理回路の出力側に
配置されたスキャンパス回路に格納する。これは、第２
のクロック信号ＴＣＫに応じて行なわれる。つまり、図
１においては、論理検証対象の処理回路を処理回路５０
ー２として見れば、入力側のスキャンパス回路はスキャ
ンパス回路１３０ー１〜１３０ーｎ、出力側のスキャン
パス回路はスキャンパス回路１４０ー１〜１４０ーｎで
ある。また、論理検証対象の処理回路を５０ー１として
見れば、入力側のスキャンパス回路として図示せぬスキ
ャンパス回路があり、出力側のスキャンパス回路はスキ
ャンパス回路１３０ー１〜１３０ーｎである。同様に、
論理検証対象の処理回路を５０ー３として見れば、入力
側のスキャンパス回路はスキャンパス回路１４０ー１〜
１４０ーｎであり、出力側のスキャンパス回路として図
示せぬスキャンパス回路がある。

【００２５】（３）テストシリアル出力動作 出力側のスキャンパス回路に格納された処理回路の出力
結果ＳＯＵを、シフト動作によりスキャンパス用データ
出力端子１９からシリアルに出力する。これは、第２の
クロック信号ＴＣＫに応じて行なわれる。

【００２６】（４）期待値比較 スキャンパス用データ出力端子１９から出力されたデー
タと期待値との比較を行う。期待値とは、例えば、スキ
ャンパス回路１３０ー１〜１３０ーｎに格納したテスト
ベクタＳＩＮを処理回路５０ー２に入力した際、処理回
路５０ー２が正常の動作している場合に出力されるべき
データのことである。つまり、スキャンパス用データ出
力端子１９から出力されたデータＳＯＵと期待値が全て
一致する場合は、処理回路５０ー２は正常と判断でき、
スキャンパス用データ出力端子１９から出力されたデー
タＳＯＵと期待値が不一致の場合は、処理回路５０ー２
は異常であると判断できる。

【００２７】ここで、制御信号発生回路１５０及びスキ
ャンパス回路１３０（あるいは１４０）ーＫの詳細な回
路構成を図面を用いて説明する。図２は制御信号発生回
路１５０の回路図、図３はスキャンパス回路１３０（あ
るいは１４０）ーＫの回路図である。

【００２８】図２において、制御信号発生回路１５０
は、５つのインバータ１５１〜１５５と２つの２入力Ｎ
ＯＲゲート１５６、１５７と１つの２入力ＡＮＤゲート
１５８から構成されている（以下、２入力ＮＯＲゲート
はＮＯＲと称し、２入力ＡＮＤゲートはＡＮＤと称す
る）。モード設定信号ＭＯＤＥはインバータ１５１の入
力端、ＮＯＲ１５７の第１の入力端に接続されている。
インバータ１５１の出力はＮＯＲ１５６の第１の入力端
に接続されている。通常動作用の第１のクロック信号Ｍ
ＣＫ及び論理検証動作用の第２のクロック信号ＴＣＫは
それぞれＡＮＤ１５８の第１の入力端、第２の入力端に
接続されている。ＡＮＤ１５８の出力はＮＯＲ１５７の
第２の入力端、ＮＯＲ１５６の第２の入力端、及びイン
バータ１５２の入力端に接続されている。ＮＯＲ１５６
の出力は第１の制御信号ＰＣ／！ＰＣとして出力され
る。つまり、ＮＯＲ１５６の出力はそのまま制御信号！
ＰＣとして出力するとともに、インバータ１５３を介し
て制御信号ＰＣとして出力される。ＮＯＲ１５７の出力
は第２の制御信号ＳＣ／！ＳＣとして出力される。つま
り、ＮＯＲ１５７の出力はそのまま制御信号！ＳＣとし
て出力するとともに、インバータ１５４を介して制御信
号ＳＣとして出力される。インバータ１５２の出力は第
３の制御信号Ｃ／！Ｃとして出力される。つまり、イン
バータ１５２の出力はそのまま制御信号！Ｃとして出力
するとともに、インバータ１５５を介して制御信号Ｃと
して出力される。

【００２９】このように構成された制御信号発生回路１
５０は次のように動作する。なお、上述したように、モ
ード設定信号ＭＯＤＥはスキャンパス回路をシリアル動
作させるかパラレル動作させるかを選択するための信号
である。モード設定信号ＭＯＤＥが低電位レベル（以
下、Ｌレベルと称する）の時にはシリアル動作を選択
し、高電位レベル（以下、Ｈレベルと称する）の時には
パラレル動作を選択するものである。モード設定信号Ｍ
ＯＤＥがＬレベルの時、ＮＯＲ１５６の第１の入力端に
はインバータ１５１を介してＨレベルの信号が入力さ
れ、ＮＯＲ１５７の第１の入力端にはＬレベルの信号が
入力される。このため、ＮＯＲ１５６の出力信号はＬレ
ベルに固定される。よって、制御信号！ＰＣはＬレベル
となり、制御信号ＰＣは、インバータ１５３の出力とし
てＨレベルとなる。また、ＡＮＤ１５８に入力される第
１のクロック信号ＭＣＫあるいは第２のクロック信号Ｔ
ＣＫのどちらか一方をＨレベルに固定する。例えば、第
１のクロック信号ＭＣＫをＨレベルに固定すれば、ＡＮ
Ｄ１５８の出力信号は第２のクロック信号ＴＣＫと同様
となり、第２のクロック信号ＴＣＫをＨレベルに固定す
れば、ＡＮＤ１５８の出力信号は第１のクロック信号Ｍ
ＣＫと同様となる。このため、ＮＯＲ１５７の出力はＡ
ＮＤ１５８の出力信号を反転した電位レベルを有する信
号となり、制御信号！ＳＣとして出力される。制御信号
ＳＣはインバータ１５４を介してＡＮＤ１５８と同様な
電位レベルを有する信号となる。さらに、制御信号！Ｃ
もインバータを介してＡＮＤ１５８の出力信号を反転し
た電位レベルを有する信号となり、制御信号Ｃは、さら
にインバータ１５５を介してＡＮＤ１５８と同様な電位
レベルを有する信号となる。

【００３０】次に、モード設定信号ＭＯＤＥがＨレベル
の時、ＮＯＲ１５６の第１の入力端にはインバータ１５
１を介してＬレベルの信号が入力され、ＮＯＲ１５７の
第１の入力端にはＨレベルの信号が入力される。このた
め、ＮＯＲ１５７の出力信号はＬレベルに固定される。
よって、制御信号！ＳＣはＬレベルとなり、制御信号Ｓ
Ｃは、インバータ１５４を介してＨレベルとなる。ま
た、上述と同様に、ＡＮＤ１５８に入力される第１のク
ロック信号ＭＣＫあるいは第２のクロック信号ＴＣＫの
どちらか一方をＨレベルに固定する。このため、ＮＯＲ
１５６の出力はＡＮＤ１５８の出力信号を反転した電位
レベルを有する信号となり、制御信号！ＰＣとして出力
される。制御信号ＰＣはインバータ１５３を介してＡＮ
Ｄ１５８と同様な電位レベルを有する信号となる。さら
に、制御信号！Ｃもインバータを介してＡＮＤ１５８の
出力信号を反転した電位レベルを有する信号となり、制
御信号Ｃは、さらにインバータ１５５を介してＡＮＤ１
５８と同様な電位レベルを有する信号となる。

【００３１】図３において、スキャンパス回路１３０
（あるいは１４０）ーＫは５つのトランスファゲート１
１１〜１１５と５つのインバータ１２１〜１２５から構
成されている。第１のデータ信号入力端子Ｄから入力さ
れるデータ信号Ｄはトランスファゲート１１１を介して
インバータ１２１の入力端に接続されている。第２のデ
ータ信号入力端子ＳＩから入力されるデータＳＩはトラ
ンスファゲート１１２を介してインバータ１２１の入力
端に接続されている。インバータ１２１の出力はインバ
ータ１２２の入力端に接続されている。インバータ１２
２の出力はトランスファーゲート１１３を介してインバ
ータ１２１の入力端に接続されている。インバータ１２
１の出力はトランスファーゲート１１４を介してインバ
ータ１２３の入力端に接続されるとともにインバータ１
２５を介してデータ出力信号Ｑとして、出力端子Ｑから
出力される。インバータ１２３の出力はインバータ１２
４の入力端に接続されている。インバータ１２４の出力
はトランスファーゲート１１５を介してインバータ１２
３の入力端に接続される。トランスファーゲート１１１
〜１１５はそれぞれＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳと称する）とＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳと称する）を並列に接続した
構成である。制御信号発生回路１５０から出力される各
制御信号のうち制御信号ＰＣはトランスファゲート１１
１のＰＭＯＳのゲート、制御信号！ＰＣはＮＭＯＳのゲ
ートに入力される。また、制御信号ＳＣはトランスファ
ゲート１１２のＰＭＯＳのゲート、制御信号！ＳＣはＮ
ＭＯＳのゲートに入力される。また、制御信号Ｃはトラ
ンスファゲート１１３のＮＭＯＳのゲートとトランスフ
ァゲート１１４のＮＭＯＳのゲートとトランスファゲー
ト１１５のＰＭＯＳのゲートに接続される。同様に、制
御信号！Ｃはトランスファゲート１１３のＰＭＯＳのゲ
ートとトランスファゲート１１４のＰＭＯＳのゲートと
トランスファゲート１１５のＮＭＯＳのゲートに接続さ
れる。

【００３２】このように構成されたスキャンパス回路１
３０（あるいは１４０）ーＫは次のように動作する。モ
ード設定信号がＬレベルの場合、上述したように制御信
号ＰＣはＨレベル、制御信号！ＰＣはＬレベルである。
よって、トランスファーゲート１１１はオフ状態とな
る。このため、入力データ信号Ｄはスキャンパス回路１
３０（あるいは１４０）ーＫには取り込まれない。制御
信号ＳＣ及び制御信号！ＳＣはＡＮＤ１５８から出力さ
れる一方のクロック信号に応じて、オン状態とオフ状態
を繰り返す。つまり、順次入力されるデータ信号ＳＩ
を、トランスファーゲート１１２のオン／オフ動作によ
りスキャンパス回路１３０（あるいは１４０）ーＫ順次
取り込む。ここで、インバータ１２１、インバータ１２
２、及びトランスファーゲート１１３により第１のラッ
チ部を構成し、インバータ１２３、インバータ１２４、
及びトランスファーゲート１１５により第２のラッチ部
を構成している。トランスファーゲート１１３とトラン
スファーゲート１１５は制御信号Ｃ及び制御信号！Ｃに
より制御されるものであるが、そのオン／オフ動作は相
補的である。よって、第１のラッチ部と第２のラッチ部
のデータ信号の保持動作も相補的となる。

【００３３】ここで、動作の説明を明快に理解してもら
うため、データ信号ＳＩとしてデータＡ、データＢが順
次入力されることを想定してみる。制御信号ＳＣがＬレ
ベル及び制御信号！ＳＣがＨレベルとなることによりま
ず、トランスファーゲート１１２がオン状態となり、デ
ータＡを受信する。この時、制御信号ＣはＬレベル及び
制御信号！ＣがＨレベルとなるので、トランスファーゲ
ート１１３及びトランスファーゲート１１４はオフ状
態、トランスファーゲート１１５はオン状態となる。こ
のため、データ信号Ａはインバータ１２１、１２２を介
して入力されるが第２の保持部には転送されない。

【００３４】次に、制御信号ＳＣがＨレベル及び制御信
号！ＳＣがＬレベルとなることによりトランスファーゲ
ート１１２がオフ状態となり、データ信号ＳＩの入力が
禁止される。また、この時、制御信号ＣはＨレベル及び
制御信号！ＣがＬレベルとなるので、トランスファーゲ
ート１１３及びトランスファーゲート１１４はオン状
態、トランスファーゲート１１５はオフ状態となる。こ
れにより、第１のラッチ部にはデータＡを保持する。ま
た、インバータ１２１の出力はトランスファーゲート１
１４及びインバータ１２５を介して出力信号Ｑとして出
力される。この出力信号ＱはデータＡと同様な電位レベ
ルを有するものとなる。また、インバータ１２１の出力
は第２の保持部にも転送される。

【００３５】次に、再び制御信号ＳＣがＬレベル及び制
御信号！ＳＣがＨレベルとなることにより、トランスフ
ァーゲート１１２がオン状態となり、データＢを受信す
る。この時、制御信号ＣはＬレベル及び制御信号！Ｃが
Ｈレベルとなるので、トランスファーゲート１１３及び
トランスファーゲート１１４はオフ状態、トランスファ
ーゲート１１５はオン状態となる。このため、第２のラ
ッチ部は、転送されていたデータＡはインバータ１２
３、１２４及びトランスファーゲート１１５を介してイ
ンバータ１２３の入力端にフィードバックされ、この状
態が維持される。よって、第２のラッチ部は先のデータ
Ａを保持する。また、データ信号Ｂはトランスファーゲ
ート１１４がオフ状態のため第２の保持部には転送され
ない。なお、出力端子Ｑからは、第２の保持部に保持さ
れたデータＡが出力される。以降、データＣやデータＤ
が順次入力されるに従って、上記と同様な動作を行なう
ものである。

【００３６】モード設定信号がＨレベルの場合、上述し
たように制御信号ＳＣはＨレベル、制御信号！ＳＣはＬ
レベルである。よって、トランスファーゲート１１２は
オフ状態となる。このため、入力データ信号ＳＩはスキ
ャンパス回路１３０（あるいは１４０）ーＫには取り込
まれない。制御信号ＰＣ及び制御信号！ＰＣはＡＮＤ１
５８から出力される一方のクロック信号に応じて、オン
状態とオフ状態を繰り返す。つまり、順次入力されるデ
ータ信号Ｄを、トランスファーゲート１１１のオン／オ
フ動作によりスキャンパス回路１３０（あるいは１４
０）ーＫ順次取り込む。

【００３７】なお、トランスファーゲート１１３〜１１
５、インバータ１２１〜１２５で構成された部分の動作
は、モード設定信号がＬの場合と同様である。つまり、
上記の説明において、制御信号ＳＣ及び制御信号！ＳＣ
を制御信号ＰＣ及び制御信号！ＰＣに、入力データ信号
ＳＩを入力データ信号Ｄにそれぞれ読み替えればよい。

【００３８】上記にて詳細に説明した制御信号発生回路
１５０及びスキャンパス回路１３０ー１〜１３０ーｎ、
及び１４０ー１〜１４０ーｎを有する半導体集積回路１
００の通常動作及び論理検証動作についてを説明する。
なお、第１のクロック信号ＭＣＫの周波数は第２のクロ
ック信号ＴＣＫの周波数より大きいものとする。図４は
半導体集積回路１００中の制御信号発生回路１５０及び
スキャンパス回路１３０（あるいは１４０）ーＫの動作
を示すタイミングチャートである。

【００３９】（ア）通常動作（通常パラレル動作とも称
する：図４中のＴ１で示される期間） 通常動作時には、モード設定信号ＭＯＤＥをＨレベル、
第２のクロック信号入力端子１５をＨレベルにする。ま
た、第１のクロック信号入力端子１３からは所定の周期
で電位レベルが変化する第１のクロック信号ＭＣＫを入
力する。これらの信号に基づき、制御信号発生回路１５
０から制御信号ＰＣ／！ＰＣ、ＳＣ／！ＳＣ、Ｃ／！Ｃ
が出力される。制御信号ＰＣ及び制御信号Ｃは第１のク
ロック信号ＭＣＫと同様な電位レベルを有する信号とな
る。制御信号ＳＣはＨレベルの信号となる。また、これ
らの制御信号の反転信号である制御信号！ＰＣ、！Ｓ
Ｃ、！Ｃはそれぞれ制御信号ＰＣ、ＳＣ、Ｃの電位レベ
ルを反転した電位レベルの信号であることはいうまでも
ない。以下、反転制御信号！ＰＣ、！ＳＣ、！Ｃの電位
レベルについての説明は省略するが、それぞれ制御信号
ＰＣ、ＳＣ、Ｃの電位レベルを反転した電位レベルを有
する信号として解釈してよい。

【００４０】このようにすることで、処理回路５０ー１
（あるいは５０ー２）から出力されたデータ信号が、ス
キャンパス回路１３０（あるいは１４０）ーＫの第１の
入力端子Ｄを介してスキャンパス回路１３０（あるいは
１４０）ーＫに格納される。この格納は、は第１のクロ
ック信号ＭＣＫに基づく制御信号Ｃ／！Ｃをクロック信
号として格納する。また、スキャンパス回路１３０（あ
るいは１４０）ーＫは格納したデータ信号を出力端子Ｑ
から出力する。

【００４１】よって、通常動作の期間中（図４の期間Ｔ
１中）に第１のデータ入力端子Ｄに入力されるデータ信
号Ｄ＃０〜Ｄ＃（Ｎー１）が、出力端子Ｑから、入力順
に順次出力される。

【００４２】（イ）論理検証動作 上述したように、論理検証動作は（１）テストシリアル
入力動作〜（４）期待地比較の動作から実施される。図
４のタイミングチャートは（１）テストシリアル入力動
作と（２）テストパラレル動作についてが示されてい
る。（３）のテストシリアル出力動作は（１）テストシ
リアル入力動作と同様な動作となるので省略している。
よって、（３）テストシリアル出力動作におけるモード
設定信号ＭＯＤＥ、第１のクロック信号ＭＣＫ、第２の
クロック信号ＴＣＫ、制御信号ＰＣ／！ＰＣ、ＳＣ／！
ＳＣ、Ｃ／！Ｃそれぞれの電位レベルは（１）テストシ
リアル入力動作の場合と同様と解釈すればよい。

【００４３】（１）テストシリアル入力動作（図４中の
Ｔ２で示される期間） テストシリアル入力動作は半導体集積回路１００の論理
検証において半導体集積回路１００の外部からスキャン
パス回路１３０（あるいは１４０）ーＫに論理検証のた
めのデータ信号ＳＩＮを格納する動作である。テストシ
リアル入力動作は第２のクロック信号ＴＣＫに同期して
スキャンパス用データ入力端子１７から入力されるテス
トベクタであるデータ信号ＳＩＮをスキャンパス回路１
３０（あるいは１４０）ーＫに取り込む動作である。

【００４４】まず、モード設定信号ＭＯＤＥをＬレベ
ル、第１のクロック信号ＭＣＫをＨレベルにする。ま
た、所定の周期で電位レベルが変化する第２のクロック
信号が入力される。これらの信号に基づき、制御信号発
生回路１５０から制御信号ＰＣ／！ＰＣ、ＳＣ／！Ｓ
Ｃ、Ｃ／！Ｃが出力される。制御信号ＳＣ及び制御信号
Ｃは第２のクロック信号ＴＣＫと同様な電位レベルを有
する信号となる。制御信号ＰＣはＨレベルの信号とな
る。

【００４５】このようにすることで、スキャンパス回路
１３０（あるいは１４０）ー（Ｋー１）から出力された
データ信号ＳＩＮが、スキャンパス回路１３０（あるい
は１４０）ーＫの第２の入力端子ＳＩを介してスキャン
パス回路１３０（あるいは１４０）ーＫに格納される。
なお、スキャンパス回路１３０ー１はスキャンパス用デ
ータ入力端子１７から入力されるテストベクタを格納
し、スキャンパス回路１４０ー１はスキャンパス１３０
ーｎから出力されたデータ信号を格納する。

【００４６】この格納は第２のクロック信号ＴＣＫに基
づく制御信号Ｃ／！Ｃをクロック信号として格納する。
また、スキャンパス回路１３０（あるいは１４０）ーＫ
は格納したデータ信号を出力端子Ｑから出力する。つま
り、スキャンパス回路１３０ー１〜ｎ、１４０ー１〜ｎ
が縦続接続されることとなる。よって、スキャンパス回
路１３０ー１〜ｎ、１４０ー１〜ｎにてシフトレジスタ
が構成されることとなる。つまり、スキャンパス用デー
タ入力端子１７から、例えばテストベクタであるデータ
信号ＳＩ＃０〜ＳＩ＃（２ｎー１）が順次入力されると
する。スキャンパス用データ入力信号端子１７から最初
に入力されるデータ信号ＳＩ＃０は、図４における期間
Ｔ２中での第２のクロック信号ＴＣＫの最初のクロック
パルスに応じて、スキャンパス回路１３０ー１に格納さ
れる。次に、スキャンパス用データ入力信号端子１７か
ら２番目に入力されるデータ信号ＳＩ＃１は、図４にお
ける期間Ｔ２中での第２のクロック信号ＴＣＫの２番目
のクロックパルスに応じて、スキャンパス回路１３０ー
１に格納される。この時、スキャンパス回路１３０ー１
から出力されていたデータ信号ＳＩ＃０はスキャンパス
回路１３０ー２に格納される。以下同様にして、スキャ
ンパス用データ入力信号端子１７から入力されるデータ
信号ＳＩ＃０〜ＳＩ＃（ｎー１）は、図４における期間
Ｔ２中に第２のクロック信号ＴＣＫのｎ個のクロックパ
ルスに応じて、それぞれスキャンパス回路１３０ーｎ〜
１３０ー１に格納される。さらに、スキャンパス用デー
タ入力信号端子１７から（ｎ＋１）番目に入力されるデ
ータ信号ＳＩ＃ｎは、図４における期間Ｔ２中での第２
のクロック信号ＴＣＫのｎ番目のクロックパルスに応じ
て、スキャンパス回路１３０ー１に格納される。この
時、スキャンパス回路１３０ーｎから出力されていたデ
ータ信号ＳＩ＃０はスキャンパス回路１４０ー１に格納
される。以下同様にして、スキャンパス用データ入力信
号端子１７から入力されるデータ信号ＳＩ＃０〜ＳＩ＃
（２ｎー１）は図４における期間Ｔ２中に第２のクロッ
ク信号ＴＣＫの２ｎ個のクロックパルスに応じて、それ
ぞれスキャンパス回路１３０ー１〜１３０ーｎ、１４０
ー１〜１４０ーｎに格納される。つまり、データ信号Ｓ
Ｉ＃０〜ＳＩ＃（２ｎー１）のうち、データ信号ＳＩ＃
０〜ＳＩ＃（ｎー１）はそれぞれスキャンパス回路１４
０ーｎ〜１４０ー１に格納され、データ信号ＳＩ＃ｎ〜
ＳＩ＃（２ｎー１）はそれぞれスキャンパス回路１３０
ーｎ〜１３０ー１に格納される。図４における出力信号
Ｑはスキャンパス回路１３０ー１の場合を示している。

【００４７】（２）テストパラレル動作（図４中のＴ３
で示される期間） テストパラレル動作は半導体集積回路１００の論理検証
において前述したテストシリアル入力動作に続けて行な
われる動作である。テストシリアル入力動作が完了した
後に行なわれる動作である。テストパラレル動作は第２
のクロック信号ＴＣＫに同期して、テストシリアル入力
動作にて、論理検証の対象である入力側のスキャンパス
回路に格納したテストベクタを論理検証の対象である処
理回路５０に入力し、このテストベクタに基づいて処理
回路５０から出力されるデータ信号を出力側のスキャン
パス回路にて取り込む動作である。

【００４８】まず、モード設定信号ＭＯＤＥをＨレベル
にする。第１のクロック信号ＭＣＫ及び第２のクロック
信号ＴＣＫはテストシリアル入力動作と同様である。こ
れらの信号に基づき、制御信号発生回路１５０から制御
信号ＰＣ／！ＰＣ、ＳＣ／！ＳＣ、Ｃ／！Ｃが出力され
る。制御信号ＰＣ及び制御信号Ｃは第２のクロック信号
ＴＣＫと同様な電位レベルを有する信号となる。制御信
号ＳＣはＨレベルの信号となる。

【００４９】このようにすることで、スキャンパス回路
１３０ー１〜１３０ーｎ、１４０ー１〜１４０ーｎがそ
れぞれ格納し、出力しているデータ信号が処理回路５０
へ入力される。つまり、処理回路５０ー２の入力側に位
置するスキャンパス回路１３０ー１〜１３０ーｎから出
力されているデータ信号ＳＩ＃ｎ〜ＳＩ＃（２ｎー１）
は処理回路５０ー２に転送され、処理回路５０ー３の入
力側に位置するスキャンパス回路１４０ー１〜１４０ー
ｎから出力されているデータ信号ＳＩ＃０〜ＳＩ＃（ｎ
ー１）は処理回路５０ー３に転送される。

【００５０】また、図４に示されるように、モード設定
信号ＭＯＤＥは第２のクロック信号ＴＣＫがＨレベルの
状態からＬレベルの状態となり、再度Ｈレベルの状態と
なるまでの期間としている。これは次のような動作をす
るためである。まず、テストパラレル動作の開始（モー
ド設定信号ＭＯＤＥのＬレベルからＨレベルへの変化）
により、スキャンパス回路１３０ー１〜１３０ーｎが出
力するデータ信号は処理回路５０ー２へ転送され、１４
０ー１〜１４０ーｎの出力するデータ信号は処理回路５
０ー３へ転送される。処理回路５０ー１には図示せぬス
キャンパス回路からデータ信号が転送される。その後、
処理回路５０ー１、５０ー２、及び５０ー３はそれぞれ
転送されてきたデータ信号に基づいて所定の処理を施
し、その処理結果であるデータ信号を出力する。ここま
では、第２のクロック信号ＴＣＫがＬレベルとなってい
る間に完了するものとしている。これら処理回路５０ー
２あるいは５０ー３から出力されてされているデータ信
号は、第２のクロック信号ＴＣＫがＬレベルからＨレベ
ルへの変化に基づいて、スキャンパス回路１３０ー１〜
１３０ーｎは処理回路５０ー１から出力されているデー
タ信号を格納し、スキャンパス回路１４０ー１〜１４０
ーｎは処理回路５０ー２から出力されているデータ信号
を格納する。処理回路５０ー３から出力されているデー
タ信号は、図示せぬスキャンパス回路に格納される。

【００５１】このように、テストパラレル動作におい
て、スキャンパス回路１３０（あるいは１４０）ーＫは
格納していたデータ信号を、このデータ信号を受信すべ
き処理回路へ転送し、新たに格納すべきデータ信号を送
信する処理回路から所望のデータ信号を格納する。例え
ば、スキャンパス回路１３０ー１〜１３０ーｎは処理回
路５０ー１から出力されたデータ信号Ｔ＃０〜Ｔ＃（ｎ
ー１）を格納し、スキャンパス回路１４０ー１〜１４０
ーｎは処理回路５０ー２から出力されたデータ信号Ｔ＃
ｎ〜Ｔ＃（２ｎー１）を格納する。

【００５２】よって、図４におけるスキャンパス回路１
３０ー１の場合、格納していたデータ信号ＳＩ＃（２ｎ
ー１）を出力し、新たにデータ信号Ｔ＃０を格納するこ
とが示されている。

【００５３】（３）テストシリアル出力動作 テストシリアル出力動作は半導体集積回路１００の論理
検証において半導体集積回路１００の外部へスキャンパ
ス回路１３０（あるいは１４０）ーＫが格納している論
理検証結果であるデータ信号を取り出す動作である。テ
ストシリアル出力動作は第２のクロック信号ＴＣＫに同
期してスキャンパス用データ出力端子１９から、スキャ
ンパス回路１３０ー１〜１３０ーｎ、１４０ー１〜１４
０ーｎに格納されたデータ信号ＳＯＵを順次取り出す動
作である。

【００５４】上述したように、制御信号発生回路１５０
に与えられる各信号の状態はテストシリアル入力動作と
同様である。このため、制御信号発生回路１５０の動
作、スキャンパス回路１３０（あるいは１４０）ーＫの
動作はテストシリアル入力動作の時と同様である。

【００５５】よって、第２のクロック信号ＴＣＫのクロ
ックパルスに従って、スキャンパス回路１４０ーｎ〜１
４０ー１、１３０ーｎ〜１３０ー１にそれぞれ格納され
たデータ信号Ｔ＃（２ｎー１）〜Ｔ＃ｎ、Ｔ＃（ｎー
１）〜Ｔ＃０が順次スキャンパス用データ出力端子１９
から出力されることとなる。

【００５６】（４）期待値比較 スキャンパス用データ出力端子１９から出力されたデー
タ信号Ｔ＃（２ｎー１）〜Ｔ＃ｎ、Ｔ＃（ｎー１）〜Ｔ
＃０と期待値との比較を順次行う。この比較処理は、半
導体集積回路１００の外部に設けられた図示せぬ比較手
段によって行なう。つまり、スキャンパス用データ出力
端子１９から出力されたデータと期待値が全て一致する
場合は、処理回路５０ー２は正常と判断し、スキャンパ
ス用データ出力端子１９から出力されたデータと期待値
が不一致の場合は、処理回路５０ー２は異常であると判
断する。

【００５７】以上詳細に説明しましたように、第１の実
施の形態の半導体集積回路１００によれば、制御信号発
生回路１５０により、第１のクロック信号ＭＣＫ、第２
のクロック信号ＴＣＫ、及びモード設定信号ＭＯＤＥか
ら内蔵する複数のスキャンパス回路を制御する制御信号
を発生している。このため、各スキャンパス回路は共通
の制御信号に同期して動作する。よって、同様な回路構
成を有する各スキャンパス回路からの出力信号はより同
期したものとなる。よって、半導体集積回路のクロック
スキューを低減することができる。

【００５８】また、複数のスキャンパス回路に対して１
つの制御信号発生回路１５０を共通に用いている。よっ
て、スキャンパス回路毎の制御回路が不要となるので、
半導体集積回路１００のサイズの縮小化が望める。

【００５９】また、制御信号発生回路１５０から発生す
る各制御信号は従来から用いられている第１及び第２の
クロック信号及びモード設定信号に基づいて発生するの
で、特別な信号を追加する必要がない。

【００６０】（第２の実施の形態）図５は、本発明の第
２の実施の形態を示すスキャンパス回路１６０ーＫの回
路構成図である。第１の実施の形態のスキャンパス回路
１３０（あるいは１４０）ーＫと同様な構成については
同じ付号を付けている。なお、第２の実施の形態におい
ては図２に示す制御信号発生回路１５０を用いる。

【００６１】図５に示すスキャンパス回路１６０ーＫに
は、インバータ１６２が追加されている。また、このイ
ンバータ１６２の出力としての出力端子ＳＯがスキャン
パス回路１６０ーＫには追加されている。その他の構成
は図３のスキャンパス回路１３０（あるいは１４０）ー
Ｋと同様である。このインバータ１６２の入力端にはイ
ンバータ１２４の出力が接続されている。

【００６２】このように構成することで、第２の実施の
形態においては第１の実施の形態の効果に加え、出力端
子ＳＯからは出力端子Ｑから出力される信号と同様な電
位レベルを有する信号が出力されることとなる。よっ
て、出力端子ＳＯを論理検証専用のデータ出力端子とす
ることにより、データ出力信号Ｑに接続されていたスキ
ャンパス用の配線をこの出力端子ＳＯに接続することが
できる。その結果、スキャンパス用の配線によるデータ
出力信号Ｑの負荷の軽減することができる。よって、出
力端子Ｑからの出力信号がなまったり、遅延したりする
ことを低減することができる。また、出力端子Ｑにスキ
ャンパス用の配線が接続されないので、半導体集積回路
の論理設計時において、スキャンパス用の配線分の負荷
を予想して設計する必要がない。

【００６３】（第３の実施の形態）図６は、本発明の第
３の実施の形態を示す制御信号発生回路２５０の回路構
成図である。第１の実施の形態の制御信号発生回路１５
０と同様な構成については同じ付号を付けている。

【００６４】図６に示す制御信号発生回路２５０には、
インバータ１５１の出力とＮＯＲ１５６との間のノード
２５２から、モード設定信号ＭＯＤＥの電位レベルを反
転した電位レベルを有する反転信号！Ｍが出力されるよ
うになっている。このため、制御信号発生回路２５０に
は、この反転信号！Ｍを出力するための出力端子が設け
られていることとなる。他の構成は図２に示す制御信号
発生回路１５０と同様である。

【００６５】図７は、本発明の第３の実施の形態を示す
スキャンパス回路２３０ーＫの回路構成図である。この
スキャンパス回路３３０ーＫは第２の実施の形態で示し
たスキャンパス回路１６０ーＫの改良である。第２の実
施の形態と同様な構成については同じ付号を付けてい
る。

【００６６】図７に示すスキャンパス回路２３０ーＫに
は、インバータ１６２の代わりにＮＡＮＤゲート（以
下、ＮＡＮＤと称する）２３２が追加されている。ま
た、このＮＡＮＤ２３２の出力が出力端子ＳＯから出力
されることとなる。その他の構成は図５のスキャンパス
回路１６０ーＫと同様である。このＮＡＮＤ２３２の一
方の入力端にはインバータ１２４の出力が接続されてい
る。また、ＮＡＮＤ２３２の他方の入力端には制御信号
発生回路２５０のノード２５２から得られる反転信号！
Ｍが入力されている。

【００６７】このように構成された制御信号発生回路２
５０及びスキャンパス回路２３０ーＫの動作について以
下に説明する。図８は、第３の実施の形態の半導体集積
回路の動作を説明するタイミングチャートである。

【００６８】図８において、第１のクロック信号ＭＣ
Ｋ、第２のクロック信号ＴＣＫ、モード設定信号ＭＯＤ
Ｅ、スキャンパス回路２３０ーＫの第１の入力端子Ｄ、
第２の入力端子ＳＩ、出力端子Ｑの波形は第１の実施の
形態の場合と同様である。

【００６９】図８に示す第３の実施の形態においては、
制御信号発生回路２５０から出力されている反転信号！
Ｍによって、スキャンパス回路２３０ーＫにて追加され
ている出力端子ＳＯの出力信号が制御されていることで
ある。つまり、反転信号！ＭがＨレベルの時に、ＮＡＮ
Ｄ２３２からの出力として、出力端子Ｑと同様な信号を
出力端子ＳＯから出力し、反転信号！ＭがＬレベルの時
に、ＮＡＮＤ２３２からの出力が禁止されるため、出力
端子ＳＯはＨレベルの信号に固定される（図８の期間Ｔ
１及び期間Ｔ３）。このため、テストシリアル入力動作
時（図８の期間Ｔ２）及びテストシリアル出力動作時
（図８の期間Ｔ３以降の期間）にスキャンパス回路２３
０ーＫの出力端子ＳＯから出力端子Ｑと同様な信号が出
力されるものである。

【００７０】このように構成することによって、第３の
実施の形態においては第２の実施の形態の効果に加え、
モード設定信号ＭＯＤＥがシリアル動作（テストシリア
ル入力動作及びテストシリアル出力動作の時）を指示す
るとき以外、つまり、出力端子ＳＯからの出力が必要と
されない時は、ＮＡＮＤ２３２の動作を固定することに
より、スキャンパス回路出力端子ＳＯをＨレベルに固定
する。よって、ＮＡＮＤ２３２を無駄に動作させること
がなく、出力端子ＳＯから無駄な信号を出力することが
ないので、第２の実施の形態に比べて消費電力を低減さ
せることができる。

【００７１】（第４の実施の形態）図９は、本発明の第
４の実施の形態を示す制御信号発生回路３５０の回路構
成図である。。第１の実施の形態の制御信号発生回路１
５０と同様な構成については同じ付号を付けている。

【００７２】図９に示す制御信号発生回路３５０には、
インバータ１５１の入力端のノード３５２から、モード
設定信号ＭＯＤＥと同様な電位レベルを有する制御信号
Ｍが出力されるようになっている。このため、制御信号
発生回路３５０には、この制御信号Ｍを出力するための
出力端子が設けられていることとなる。他の構成は図２
に示す制御信号発生回路１５０と同様である。

【００７３】図１０は、本発明の第４の実施の形態を示
すスキャンパス回路３３０ーＫの回路構成図である。こ
のスキャンパス回路３３０ーＫは第２の実施の形態で示
したスキャンパス回路１６０ーＫの改良である。よっ
て、第２の実施の形態と同様な構成については同じ付号
を付けている。

【００７４】図１０に示すスキャンパス回路３３０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ３３２が追
加されている。その他の構成は図５のスキャンパス回路
１６０ーＫと同様である。このＮＡＮＤ３３２の一方の
入力端にはインバータ１２１の出力が接続されている。
また、ＮＡＮＤ３３２の他方の入力端には制御信号発生
回路３５０のノード３５２から得られる制御信号Ｍが入
力されている。ＮＡＮＤ３３２の出力が出力端子Ｑから
出力されることとなる。

【００７５】このように構成された制御信号発生回路３
５０及びスキャンパス回路３３０ーＫの動作について以
下に説明する。図１１は、第４の実施の形態の半導体集
積回路の動作を説明するタイミングチャートである。

【００７６】図１１において、第１のクロック信号ＭＣ
Ｋ、第２のクロック信号ＴＣＫ、モード設定信号ＭＯＤ
Ｅ、スキャンパス回路３３０ーＫの第１の入力端子Ｄ、
第２の入力端子ＳＩの波形は第１の実施の形態の場合と
同様である。また、制御信号Ｍの波形はモード設定信号
ＭＯＤＥと同様である。よって、図１１において、制御
信号Ｍの電位レベルについてはモード設定信号ＭＯＤＥ
の波形を参照することとする。

【００７７】図１１に示す第４の実施の形態において
は、制御信号発生回路３５０から出力されている制御信
号Ｍによって、スキャンパス回路３３０ーＫにて出力端
子Ｑからの出力が制御されていることである。つまり、
制御信号ＭがＨレベルの時に、ＮＡＮＤ３３２からの出
力として、出力端子ＳＩと同様な信号を出力端子Ｑから
出力し、制御信号ＭがＬレベルの時に、ＮＡＮＤ３３２
からの出力が禁止されるため、出力端子ＱはＨレベルの
信号に固定される（図１１の期間Ｔ２）。このため、通
常動作（通常パラレル動作）時（図１１の期間Ｔ１）及
びテストパラレル動作時（図１１の期間Ｔ３）にスキャ
ンパス回路３３０ーＫの出力端子Ｑから出力端子ＳＩと
同様な信号が出力されるものである。

【００７８】このように構成することによって、第４の
実施の形態においては第２の実施の形態の効果に加え、
モード設定信号ＭＯＤＥがパラレル動作（通常動作及び
テストパラレル動作の時）を指示するとき以外、つま
り、出力端子Ｑからの出力が必要とされない時は、ＮＡ
ＮＤ３３２の動作を固定することにより、スキャンパス
回路出力端子ＱをＨレベルに固定する。よって、ＮＡＮ
Ｄ３３２を無駄に動作させることがなく、出力端子Ｑか
ら無駄な信号を出力することがないので、第２の実施の
形態に比べて消費電力を低減させることができる。

【００７９】（第５の実施の形態）図１２は、本発明の
第５の実施の形態を示す制御信号発生回路４５０の回路
構成図である。この制御信号発生回路４５０は第３及び
第４の実施の形態の制御信号発生回路２５０及び３５０
を組み合わせたものである。第３及び第４の実施の形態
の制御信号発生回路２５０及び３５０と同様な構成につ
いては同じ付号を付けている。

【００８０】図１２に示す制御信号発生回路４５０に
は、インバータ１５１の入力端のノード３５２から、モ
ード設定信号ＭＯＤＥと同様な電位レベルを有する制御
信号Ｍが出力されるようになっている。このため、制御
信号発生回路４５０には、この制御信号Ｍを出力するた
めの出力端子が設けられていることとなる。また、イン
バータ１５１の出力とＮＯＲ１５６の第１の入力端との
間のノード２５２から、モード設定信号ＭＯＤＥの電位
レベルを反転した電位レベルを有する反転信号！Ｍが出
力されるようになっている。このため、制御信号発生回
路４５０には、この制御信号Ｍ及び反転信号！Ｍを出力
するための出力端子がそれぞれ設けられていることとな
る。他の構成は図２に示す制御信号発生回路１５０と同
様である。

【００８１】図１３は、本発明の第５の実施の形態を示
すスキャンパス回路４３０ーＫの回路構成図である。こ
のスキャンパス回路４３０ーＫも第３及び第４の実施の
形態で示したスキャンパス回路２３０ーＫ及び３３０ー
Ｋを組み合わせたものである。よって、第３及び第４の
実施の形態と同様な構成については同じ付号を付けてい
る。

【００８２】図１３に示すスキャンパス回路４３０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ３３２が追
加されている。さらに、スキャンパス回路４３０ーＫに
は、インバータ１６２の代わりにＮＡＮＤ２３２が追加
されている。その他の構成はスキャンパス回路２３０ー
Ｋ及び３３０ーＫと同様である。このＮＡＮＤ３３２の
第１の入力端にはインバータ１２１の出力がトランスフ
ァーゲート１１４を介して接続されている。また、ＮＡ
ＮＤ３３２の第２の入力端には制御信号発生回路４５０
のノード３５２から得られる制御信号Ｍが入力されてい
る。ＮＡＮＤ３３２の出力が出力端子Ｑから出力される
こととなる。また、ＮＡＮＤ２３２の第１の入力端には
インバータ１２４の出力が接続されている。また、ＮＡ
ＮＤ２３２の第２の入力端には制御信号発生回路４５０
のノード２５２から得られる反転信号！Ｍが入力されて
いる。

【００８３】このように構成された制御信号発生回路４
５０及びスキャンパス回路４３０ーＫの動作について以
下に説明する。図１４は、第５の実施の形態の半導体集
積回路の動作を説明するタイミングチャートである。

【００８４】図１４において、第１のクロック信号ＭＣ
Ｋ、第２のクロック信号ＴＣＫ、モード設定信号ＮＯＤ
Ｅ、スキャンパス回路４３０ーＫの第１の入力端子Ｄ、
第２の入力端子ＳＩの波形は第１の実施の形態の場合と
同様である。また、制御信号Ｍの波形はモード設定信号
ＭＯＤＥと同様、反転信号！Ｍはモード設定信号の電位
レベルを反転した電位レベルを有する波形である。

【００８５】図１４に示す第５の実施の形態において
は、制御信号発生回路４５０から出力されている制御信
号Ｍによって、スキャンパス回路４３０ーＫにて出力端
子Ｑからの出力が制御されている。また、制御信号発生
回路４５０から出力されている反転信号！Ｍによって、
スキャンパス回路４３０ーＫにて出力端子ＳＯからの出
力が制御されている。

【００８６】つまり、制御信号ＭがＨレベルの時に、Ｎ
ＡＮＤ２３２の出力が禁止され、ＮＡＮＤ３３２からの
出力として、出力端子Ｑからスキャンパス回路４３０ー
Ｋとしての出力信号を出力し、出力端子ＳＯはＨレベル
に固定される。また、制御信号ＭがＬレベルの時に、Ｎ
ＡＮＤ３３２からの出力が禁止され、ＮＡＮＤ２３２か
らの出力として、出力端子ＳＯからスキャンパス回路４
３０ーＫとしての出力信号を出力し、出力端子ＱはＨレ
ベルに固定される。

【００８７】このように構成することによって、第５の
実施の形態においては第３及び第４の実施の形態の効果
をともに有するものとなる。つまり、出力端子ＳＯから
の出力が必要とされない時、つまり、モード設定信号Ｍ
ＯＤＥがパラレル動作（図１４の期間Ｔ１で示す通常動
作及び図１４の期間Ｔ３で示すテストパラレル動作の
時）を指示するときは、ＮＡＮＤ２３２の動作を固定す
ることにより、スキャンパス回路出力端子ＳＯをＨレベ
ルに固定する。また、出力端子Ｑからの出力が必要とさ
れない時、つまり、モード設定信号ＭＯＤＥがシリアル
動作（図１４の期間Ｔ２で示すテストシリアル入力動作
及び図１４の期間Ｔ３以降のテストシリアル出力動作の
時）を指示するときは、ＮＡＮＤ３３２の動作を固定す
ることにより、スキャンパス回路出力端子ＱをＨレベル
に固定する。よって、ＮＡＮＤ２３２及び３３２を無駄
に動作させることがなく、出力端子Ｑ及びＳＯから無駄
な信号を出力することがないので、消費電力を低減させ
ることができる。 （第６の実施の形態）図１５は、本発明の第６の実施の
形態を示すスキャンパス回路４４０ーＫの回路構成図で
ある。このスキャンパス回路４４０ーＫは第１の実施の
形態で示したスキャンパス回路１３０（あるいは１４
０）ーＫの改良である。よって、第１の実施の形態と同
様な構成については同じ付号を付けている。なお、第６
の実施の形態においては図２に示す制御信号発生回路１
５０を用いる。

【００８８】図１５に示すスキャンパス回路４４０ーＫ
には、インバータ１２１の代わりにＮＡＮＤ４４４が追
加され、インバータ１２４の代わりにＮＡＮＤ４４６が
追加され、さらに、インバータ４４２が新規に追加され
ている。その他の構成は図５のスキャンパス回路１３０
（あるいは１４０）ーＫと同様である。このＮＡＮＤ４
４４の第１の入力端にはトランスファーゲート１１１及
び１１２からの出力が接続されている。また、ＮＡＮＤ
４４４の第２の入力端にはインバータ４４２の出力が接
続されている。ＮＡＮＤ４４４の出力はインバータ１２
２の入力端及びトランスファーゲート１１４を介してイ
ンバータ１２３の入力端に接続されている。このＮＡＮ
Ｄ４４６の第１の入力端にはインバータ１２３の出力が
接続されている。また、ＮＡＮＤ４４６の第２の入力端
にはインバータ４４２の出力が接続されている。ＮＡＮ
Ｄ４４６の出力はトランスファーゲート１１５を介して
インバータ１２３の入力に接続されている。インバータ
４４２の入力端は初期設定のための設定信号である初期
設定信号ＳＲを受信する。

【００８９】このように構成されたスキャンパス回路３
４０ーＫの動作について以下に説明する。図１６は、第
６の実施の形態の半導体集積回路の動作を説明するタイ
ミングチャートである。

【００９０】図１６において、第１のクロック信号ＭＣ
Ｋ、第２のクロック信号ＴＣＫ、モード設定信号ＭＯＤ
Ｅ、スキャンパス回路４４０ーＫの第１の入力端子Ｄ、
第２の入力端子ＳＩの波形は第１の実施の形態の場合と
同様である。

【００９１】図１４の実施例においては、初期設定信号
ＳＲがＬレベルであれば、第１の実施の形態と同様な動
作となる。つまり、初期設定信号ＳＲをＬレベルとする
ことにより、インバータ４４２を介して、ＮＡＮＤ４４
４の第１の入力端子及びＮＡＮＤ４４６の第２の入力端
には、Ｈレベルの信号が入力される。このため、ＮＡＮ
Ｄ４４４は、第２の入力端子にて入力されるトランスフ
ァーゲート１１１あるいはトランスファーゲート１１２
を介して転送されるデータ信号Ｄあるいはデータ信号Ｓ
Ｉを受信し、受信したデータ信号Ｄあるいはデータ信号
ＳＩの電位レベルを反転した電位レベルを有する信号を
出力する。つまり、ＮＡＮＤ４４４はインバータとして
動作することとなる。同様に、ＮＡＮＤ４４６もインバ
ータとして動作する。

【００９２】次に、初期設定信号ＳＲがＨレベルであれ
ば、インバータ４４２を介して、ＮＡＮＤ４４４の第２
の入力端及びＮＡＮＤ４４６の第２の入力端には、Ｌレ
ベルの信号が入力される。このため、ＮＡＮＤ４４４及
び４４６は、他方の入力端にて入力される信号に関わら
ず、Ｈレベルの信号を出力する。図１６においては、テ
ストシリアル入力動作（図１６における期間Ｔ２）の間
に、初期設定信号ＳＲをＨレベルにしている。このた
め、期間Ｔ２の間、スキャンパス回路４４０ーＫに入力
される信号としてはＨレベルに固定された信号となる。
よって、スキャンパス回路４４０ーＫは、ＮＡＮＤ４４
４、インバータ１２２、トランスファーゲート１１３か
ら構成される第１のラッチ部あるいはＮＡＮＤ４４６、
インバータ１２３、トランスファーゲート１１５から構
成される第２のラッチ部はインバータ１２５で反転した
Ｌレベルの信号を保持し、出力端子Ｑから出力する。

【００９３】このように構成することによって、第６の
実施の形態においては第１の実施の形態の効果に加え、
スキャンパス回路４４０ーＫを搭載する半導体集積回路
がＤＳＰやマイクロプロセッサ等であれば、初期設定信
号ＳＲがＨレベルの時に、制御用レジスタやフラグレジ
スタ等がこのスキャンパス回路４４０ーＫの出力信号を
受信するようにすれば、制御用レジスタやフラグレジス
タ等に所定の初期値を格納することが容易に可能とな
る。上記においては初期値がＬレベルのデータ信号であ
るので、初期設定信号ＳＲとしてリセット信号を用いて
もよい。また、論理検証動作の後に、スキャンパス回路
４４０ーＫに初期値を設定することができるので、スキ
ャンパス回路４４０ーＫに不測のデータ信号が残されて
いたとしても、この残存データ信号による誤動作を防止
できる。さらに、１つのＮＡＮＤと１つのインバータを
追加するだけの簡易な改良で上記効果を実現できる。よ
って、スキャンパス回路を搭載した半導体集積回路のサ
イズが大型化することもない。

【００９４】（第７の実施の形態）図１７は、本発明の
第７の実施の形態を示すスキャンパス回路４５０ーＫの
回路構成図である。このスキャンパス回路４５０ーＫは
第１の実施の形態で示したスキャンパス回路１３０（あ
るいは１４０）ーＫの改良である。よって、第１の実施
の形態と同様な構成については同じ付号を付けている。
なお、第７の実施の形態においては図２に示す制御信号
発生回路１５０を用いる。

【００９５】図１７に示すスキャンパス回路４５０ーＫ
には、インバータ１２２の代わりにＮＡＮＤ４５４が追
加され、インバータ１２３の代わりにＮＡＮＤ４５６が
追加され、さらに、インバータ４５２が新規に追加され
ている。その他の構成は図５のスキャンパス回路１３０
（あるいは１４０）ーＫと同様である。このＮＡＮＤ４
５４の第１の入力端にはインバータ１２１の出力が接続
されている。また、ＮＡＮＤ４５４の第２の入力端には
インバータ４５２の出力が接続されている。ＮＡＮＤ４
５４の出力はトランスファーゲート１１３を介してイン
バータ１２１の入力端に接続されている。このＮＡＮＤ
４５６の第１の入力端にはインバータ１２１の出力がト
ランスファーゲート１１４を介して接続されている。ま
た、ＮＡＮＤ４５６の第２の入力端にはインバータ４５
２の出力が接続されている。ＮＡＮＤ４５６の出力はイ
ンバータ１２４及びトランスファーゲート１１５を介し
てＮＡＮＤ４５６の第１の入力端に接続されている。イ
ンバータ４５２の入力端は初期設定のための設定信号で
ある初期設定信号ＳＳを受信する。

【００９６】このように構成されたスキャンパス回路４
５０ーＫの動作について以下に説明する。図１８は、第
７の実施の形態の半導体集積回路の動作を説明するタイ
ミングチャートである。

【００９７】図１８において、第１のクロック信号ＭＣ
Ｋ、第２のクロック信号ＴＣＫ、モード設定信号ＮＯＤ
Ｅ、スキャンパス回路４５０ーＫの第１の入力端子Ｄ、
第２の入力端子ＳＩの波形は第１の実施の形態の場合と
同様である。

【００９８】図１８の実施例においては、初期設定信号
ＳＳがＬレベルであれば、第１の実施の形態と同様な動
作となる。つまり、初期設定信号ＳＳをＬレベルとする
ことにより、インバータ４５２を介して、ＮＡＮＤ４５
４の第２の入力端及びＮＡＮＤ４５６の第２の入力端に
は、Ｈレベルの信号が入力される。このため、ＮＡＮＤ
４５４は、第１の入力端にて入力されるインバータ１２
１を介して転送されるデータ信号Ｄあるいはデータ信号
ＳＩの電位レベルを反転した反転信号を受信し、受信し
たデータ信号Ｄあるいはデータ信号ＳＩの電位レベルと
同様な電位レベルを有する信号を出力する。つまり、Ｎ
ＡＮＤ４５４はインバータとして動作することとなる。
同様に、ＮＡＮＤ４５６もインバータとして動作する。

【００９９】次に、初期設定信号ＳＳがＨレベルであれ
ば、インバータ４５２を介して、ＮＡＮＤ４５４の第２
の入力端及びＮＡＮＤ４５６の第２の入力端には、Ｌレ
ベルの信号が入力される。このため、ＮＡＮＤ４５４及
び４５６は、他方の入力端子にて入力される信号に関わ
らず、Ｈレベルの信号を出力する。図１８においては、
テストシリアル入力動作（図１８における期間Ｔ２）の
間に、初期設定信号ＳＳをＨレベルにしている。このた
め、期間Ｔ２の間、スキャンパス回路４５０ーＫに入力
される信号としてはＨレベルに固定された信号となる。
よって、スキャンパス回路４５０ーＫは、ＮＡＮＤ４５
４、インバータ１２１、トランスファーゲート１１３か
ら構成される第１のラッチ部あるいはＮＡＮＤ４５６、
インバータ１２４、トランスファーゲート１１５から構
成される第２のラッチ部はインバータ１２５で反転した
Ｈレベルの信号を保持し、出力端子Ｑから出力する。

【０１００】このように構成することによって、第７の
実施の形態においては第６の実施の形態の効果と同様な
効果を得ることができる。ただし、上記において、スキ
ャンパス回路４５０ーＫの出力信号ＱとしてはＨレベル
のデータ信号となるので、初期設定信号ＳＳとしてセッ
ト信号を用いてもよい。

【０１０１】（第８の実施の形態）図１９は、本発明の
第８の実施の形態を示すスキャンパス回路４６０ーＫの
回路構成図である。このスキャンパス回路４６０ーＫは
第６及び第７の実施の形態で示したスキャンパス回路４
４０ーＫ及び４５０ーＫを組み合わせたものである。よ
って、第６及び第７の実施の形態と同様な構成について
は同じ付号を付けている。なお、第８の実施の形態にお
いては図２に示す制御信号発生回路１５０を用いる。

【０１０２】図１９に示すスキャンパス回路４６０ーＫ
には、インバータ１２１及び１２２の代わりにＮＡＮＤ
４４４及び４５４が追加され、インバータ１２３及び１
２４の代わりにＮＡＮＤ４４６及び４５６が追加されて
いる。さらに、インバータ４４２及び４５２が新規に追
加されている。つまり、第６及び第７の実施の形態で示
したスキャンパス回路４４０ーＫ及び４５０ーＫを組み
合わせたものである。その他の構成は図５のスキャンパ
ス回路１３０（あるいは１４０）ーＫと同様である。

【０１０３】このＮＡＮＤ４５４の第１の入力端にはト
ランスファーゲート１１１及び１１２からの出力が接続
されている。また、ＮＡＮＤ４５４の第２の入力端には
インバータ４５２の出力が接続されている。

【０１０４】ＮＡＮＤ４４４の第１の入力端にはＮＡＮ
Ｄ４５４の出力が接続されている。また、ＮＡＮＤ４４
４の第２の入力端にはインバータ４４２の出力が接続さ
れている。ＮＡＮＤ４４４の出力はトランスファーゲー
ト１１４を介してＮＡＮＤ４５６の第１の入力端に接続
されている。このＮＡＮＤ４５６の第２の入力端にはイ
ンバータ４５２の出力が接続されている。ＮＡＮＤ４４
６の第１の入力端にはＮＡＮＤ４５６の出力が接続され
ている。ＮＡＮＤ４４６の第２の入力端にはインバータ
４４２の出力が接続されている。ＮＡＮＤ４５６の出力
はトランスファーゲート１１５を介してＮＡＮＤ４５６
の第１の入力端に接続されている。インバータ４５２の
入力端は初期設定のための設定信号である初期設定信号
ＳＳを受信する。インバータ４４２の入力端は初期設定
のための設定信号である初期設定信号ＳＲを受信する。
出力端子ＱにはＮＡＮＤ４４４の出力がトランスファー
ゲート１１４を介して接続されている。

【０１０５】このように構成されたスキャンパス回路４
６０ーＫの動作について以下に説明する。図２０は、第
８の実施の形態の半導体集積回路の動作を説明するタイ
ミングチャートである。

【０１０６】図２０において、第１のクロック信号ＭＣ
Ｋ、第２のクロック信号ＴＣＫ、モード設定信号ＭＯＤ
Ｅ、スキャンパス回路４６０ーＫの第１の入力端子Ｄ、
第２の入力端子ＳＩの波形は第１の実施の形態の場合と
同様である。

【０１０７】図２０の実施例においては、初期設定信号
ＳＳ及びＳＲがともにＬレベルであれば、第１の実施の
形態と同様な動作となる。つまり、初期設定信号ＳＳ及
びＳＲともにをＬレベルとすることにより、インバータ
４４２及び４５２を介して、ＮＡＮＤ４５４、４４４、
４５６、４４６の第２の入力端にＨレベルの信号が入力
される。このため、ＮＡＮＤ４５４、４４４、４５６、
４４６は、それぞれ一方の入力端子にて入力される信号
の電位レベルを反転した信号をを出力する。つまり、Ｎ
ＡＮＤ４５４、４４４、４５６、４４６はそれぞれイン
バータとして動作することとなる。よって、第１の実施
の形態と同様な回路構成となる。

【０１０８】次に、初期設定信号ＳＳがＨレベルで初期
設定信号ＳＲがＬレベルあれば、インバータ４５２を介
して、ＮＡＮＤ４５４の第２の入力端及びＮＡＮＤ４５
６の第２の入力端には、Ｌレベルの信号が入力される。
このため、ＮＡＮＤ４５４及び４５６は、一方の入力端
子にて入力される信号に関わらず、Ｈレベルの信号を出
力する。また、インバータ４４２を介して、ＮＡＮＤ４
４４の第２の入力端及びＮＡＮＤ４４６の第２の入力端
には、Ｈレベルの信号が入力される。このため、ＮＡＮ
Ｄ４４４及び４４６は、第１の入力端に入力される信号
の電位レベルを反転した電位レベルの信号を出力するイ
ンバータとして動作する。しかしながら、ＮＡＮＤ４４
４及び４４６の第１の入力端には、Ｈレベルに固定され
た信号を出力するＮＡＮＤ４５４及び４５６の出力をそ
れぞれ受信する。よって、ＮＡＮＤ４４４及び４４６は
ともにＬレベルに固定された信号を出力する。従って、
出力端子Ｑからは、インバータ１２５を介してＮＡＮＤ
４４４の電位レベルを反転したＨレベルの信号を出力す
ることとなる。

【０１０９】次に、初期設定信号ＳＳがＬレベルで初期
設定信号ＳＲがＨレベルあれば、インバータ４４２を介
して、ＮＡＮＤ４４４の第２の入力端及びＮＡＮＤ４４
６の第２の入力端には、Ｌレベルの信号が入力される。
このため、ＮＡＮＤ４４４及び４４６は、第１の入力端
にて入力される信号に関わらず、Ｈレベルの信号を出力
する。また、インバータ４５２を介して、ＮＡＮＤ４５
４の第２の入力端及びＮＡＮＤ４５６の第２の入力端に
は、Ｈレベルの信号が入力される。このため、ＮＡＮＤ
４５４及び４５６は、第１の入力端に入力される信号の
電位レベルを反転した電位レベルの信号を出力するイン
バータとして動作する。しかしながら、ＮＡＮＤ４５４
及び４５６の第１の入力端には、Ｈレベルに固定された
信号を出力するＮＡＮＤ４４４及び４４６の出力をそれ
ぞれ受信する。よって、ＮＡＮＤ４５４及び４５６はと
もにＬレベルに固定された信号を出力する。従って、出
力端子Ｑからは、インバータ１２５を介してＮＡＮＤ４
４４の電位レベルを反転したＬレベルの信号を出力する
こととなる。

【０１１０】図２０においては、テストシリアル入力動
作（図２０における期間Ｔ２）の間に、初期設定信号Ｓ
ＳをＨレベルにしている。このため、期間Ｔ２の間、ス
キャンパス回路４６０ーＫに入力される信号としてはＨ
レベルに固定された信号となる。よって、スキャンパス
回路４６０ーＫは、ＮＡＮＤ４５４、ＮＡＮＤ４４４、
トランスファーゲート１１３から構成される第１のラッ
チ部あるいはＮＡＮＤ４５６、ＮＡＮＤ４４６、トラン
スファーゲート１１５から構成される第２のラッチ部は
インバータ１２５で反転したＨレベルの信号を保持し、
出力端子Ｑから出力する。

【０１１１】また、図２０においては、テストパラレル
動作（図２０における期間Ｔ３）の間に、初期設定信号
ＳＲをＨレベルにしている。このため、期間Ｔ３の間、
スキャンパス回路４６０ーＫに入力される信号としては
Ｌレベルに固定された信号となる。よって、スキャンパ
ス回路４６０ーＫは、ＮＡＮＤ４５４、ＮＡＮＤ４４
４、トランスファーゲート１１３から構成される第１の
ラッチ部あるいはＮＡＮＤ４５６、ＮＡＮＤ４４６、ト
ランスファーゲート１１５から構成される第２のラッチ
部はインバータ１２５で反転したＬレベルの信号を保持
し、出力端子Ｑから出力する。

【０１１２】このように構成することによって、第８の
実施の形態においては第６及び第７の実施の形態の効果
の両方の効果を得ることができる。

【０１１３】（第９の実施の形態）図２１は、本発明の
第９の実施の形態を示すスキャンパス回路４７０ーＫの
回路構成図である。このスキャンパス回路４７０ーＫは
第１の実施の形態で示したスキャンパス回路１３０（あ
るいは１４０）ーＫの改良である。よって、第１の実施
の形態と同様な構成については同じ付号を付けている。
なお、第９の実施の形態においては図２に示す制御信号
発生回路１５０を用いる。

【０１１４】図２１に示すスキャンパス回路４７０ーＫ
には、インバータ４７１、４７２、４７３及びトランス
ファーゲート４７４、４７５、４７６、４７７が新規に
追加されている。その他の構成は図５のスキャンパス回
路１３０（あるいは１４０）ーＫと同様である。インバ
ータ４７１の入力端にはデータ信号Ｄが入力される。イ
ンバータ４７２の入力端にはデータ信号ＳＩが入力され
る。インバータ４７３の入力端には保持信号ＳＥが入力
される。トランスファーゲート４７４〜４７７はそれぞ
れＰＭＯＳとＮＭＯＳを並列に接続した構成である。保
持信号ＳＥはトランスファゲート４７４のＰＭＯＳのゲ
ート、トランスファーゲート４７６のＰＭＯＳのゲー
ト、トランスファーゲート４７５のＮＭＯＳのゲート、
トランスファーゲート４７７のＮＭＯＳのゲートに接続
されている。インバータ４７３の出力はトランスファー
ゲート４７４のＮＭＯＳのゲート、トランスファーゲー
ト４７５のＰＭＯＳのゲート、トランスファーゲート４
７６のＮＭＯＳのゲート、トランスファーゲート４７７
のＰＭＯＳのゲートに接続されている。インバータ４７
１の出力はトランスファーゲート４７４を介してトラン
スファーゲート１１１に転送されている。インバータ４
７２の出力はトランスファーゲート４７６を介してトラ
ンスファーゲート１１２に転送されている。また、イン
バータ１２４の出力はトランスファーゲート４７５及び
４７７を介してそれぞれトランスファーゲート１１１及
び１１２に転送されている。他の構成は図３に示すスキ
ャンパス回路１３０（あるいは１４０）ーＫと同様であ
る。

【０１１５】このように構成されたスキャンパス回路４
７０ーＫの動作について以下に説明する。図２２は、第
９の実施の形態の半導体集積回路の動作を説明するタイ
ミングチャートである。

【０１１６】図２２において、第１のクロック信号ＭＣ
Ｋ、第２のクロック信号ＴＣＫ、モード設定信号ＮＯＤ
Ｅ、スキャンパス回路４７０ーＫの第１の入力端子Ｄ、
第２の入力端子ＳＩの波形は第１の実施の形態の場合と
同様である。

【０１１７】図２２においては、保持信号ＳＥがＬレベ
ルであれば、第１の実施の形態と同様な動作となる。つ
まり、制御信号ＳＥをＬレベルとすることにより、トラ
ンスファーゲート４７５及び４７７はオフ状態、トラン
スファーゲート４７４及び４７６はオン状態となる。よ
って、制御信号発生回路１５０から出力される制御信号
ＰＣ／！ＰＣ、ＳＣ／！ＳＣ、Ｃ／！Ｃにより、スキャ
ンパス回路４７０ーＫは入力されるデータ信号Ｄあるい
はＳＩを取り込むように動作する。

【０１１８】次に、保持信号ＳＥがＨレベルであれば、
トランスファーゲート４７５及び４７７はオン状態、ト
ランスファーゲート４７４及び４７６はオフ状態とな
る。よって、トランスファーゲート１１１及び１１２に
はインバータ１２４から出力される信号がフイードバッ
クされる。このため、制御信号発生回路１５０から出力
される制御信号ＰＣ／！ＰＣ、ＳＣ／！ＳＣ、Ｃ／！Ｃ
により、スキャンパス回路４７０ーＫが保持していたデ
ータ信号が再びスキャンパス回路４７０ーＫに格納され
ることとなる。

【０１１９】図２２においては、通常動作（図２２中に
おいて、期間Ｔ１で示される部分）において、スキャン
パス回路４７０ーＫが、データ信号ＤとしてＤ＃０を格
納した後（次のデータ信号Ｄ＃１が入力される前）に、
保持信号ＳＥをＨレベルにしている。このため、保持信
号ＳＥがＨレベルの間は、スキャンパス回路４７０ーＫ
で保持しているデータ信号Ｄ＃０を保持し続けることと
なる。

【０１２０】このように構成することによって、第９の
実施の形態においては第１の実施の形態の効果に加え、
保持信号ＳＥにより、必要に応じて入力されるデータ信
号の格納を行うことができる。

【０１２１】（第１０の実施の形態）図２３は、本発明
の第１０の実施の形態を示すスキャンパス回路４８０ー
Ｋの回路構成図である。このスキャンパス回路４８０ー
Ｋは第９の実施の形態で示したスキャンパス回路４７０
ーＫと第６の実施の形態で示したスキャンパス回路４４
０ーＫを組み合わせたものである。ここでは、第９の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第１０の実施の形態においては図２に示す制
御信号発生回路１５０を用いる。

【０１２２】図２３に示すスキャンパス回路４８０ーＫ
には、インバータ１２２の代わりにＮＡＮＤ４８２が追
加され、インバータ１２４の代わりにＮＡＮＤ４８３が
追加され、さらに、インバータ４８１が新規に追加され
ている。その他の構成は図２１のスキャンパス回路４７
０ーＫと同様である。

【０１２３】ＮＡＮＤ４８２及び４８３、インバータ４
８１はそれぞれ図１５に示すスキャンパス回路４４０ー
ＫのＮＡＮＤ４４４及び４４６、インバータ４４２と同
様な働きをするものである。

【０１２４】このように構成することによって、第１０
の実施の形態においては第９の実施の形態の効果と第６
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１２５】（第１１の実施の形態）図２４は、本発明
の第１１の実施の形態を示すスキャンパス回路４９０ー
Ｋの回路構成図である。このスキャンパス回路４９０ー
Ｋは第９の実施の形態で示したスキャンパス回路４７０
ーＫと第７の実施の形態で示したスキャンパス回路４５
０ーＫを組み合わせたものである。ここでは、第９の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第１１の実施の形態においては図２に示す制
御信号発生回路１５０を用いる。

【０１２６】図２４に示すスキャンパス回路４９０ーＫ
には、インバータ１２１の代わりにＮＡＮＤ４９２が追
加され、インバータ１２３の代わりにＮＡＮＤ４９３が
追加され、さらに、インバータ４９１が新規に追加され
ている。その他の構成は図２１のスキャンパス回路４７
０ーＫと同様である。

【０１２７】ＮＡＮＤ４９２及び４９３、インバータ４
９１はそれぞれ図１７に示すスキャンパス回路４５０ー
ＫのＮＡＮＤ４５４及び４５６、インバータ４５２と同
様な働きをするものである。

【０１２８】このように構成することによって、第１０
の実施の形態においては第９の実施の形態の効果と第７
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１２９】（第１２の実施の形態）図２５は、本発明
の第１２の実施の形態を示すスキャンパス回路５００ー
Ｋの回路構成図である。このスキャンパス回路５００ー
Ｋは第９の実施の形態で示したスキャンパス回路４７０
ーＫと第８の実施の形態で示したスキャンパス回路４６
０ーＫを組み合わせたものである。ここでは、第９の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第１２の実施の形態においては図２に示す制
御信号発生回路１５０を用いる。

【０１３０】図２５に示すスキャンパス回路５００ーＫ
には、インバータ１２１の代わりにＮＡＮＤ５０２が追
加され、インバータ１２２の代わりにＮＡＮＤ５０４が
追加され、インバータ１２３の代わりにＮＡＮＤ５０５
が追加され、インバータ１２４の代わりにＮＡＮＤ５０
６が追加され、さらに、インバータ５０１及び５０３が
新規に追加されている。その他の構成は図２１のスキャ
ンパス回路４７０ーＫと同様である。

【０１３１】ＮＡＮＤ５０２、５０４、５０５、５０
６、インバータ５０１、５０３はそれぞれ図１９に示す
スキャンパス回路４６０ーＫのＮＡＮＤ４５４、４４
４、４５６、４４６、インバータ４５２、４４２とそれ
ぞれ同様な働きをするものである。

【０１３２】このように構成することによって、第１２
の実施の形態においては第９の実施の形態の効果と第８
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１３３】（第１３の実施の形態）図２６は、本発明
の第１３の実施の形態を示すスキャンパス回路５１０ー
Ｋの回路構成図である。このスキャンパス回路５１０ー
Ｋは第２の実施の形態で示したスキャンパス回路１６０
ーＫと第６の実施の形態で示したスキャンパス回路４４
０ーＫを組み合わせたものである。ここでは、第２の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第１３の実施の形態においては図２に示す制
御信号発生回路１５０を用いる。

【０１３４】図２６に示すスキャンパス回路５１０ーＫ
には、インバータ１２１の代わりにＮＡＮＤ５１２が追
加され、インバータ１２４の代わりにＮＡＮＤ５１３が
追加され、さらに、インバータ５１１が新規に追加され
ている。その他の構成は図５のスキャンパス回路１６０
ーＫと同様である。

【０１３５】ＮＡＮＤ５１２、５１３、インバータ５１
１はそれぞれ図１５に示すスキャンパス回路４４０ーＫ
のＮＡＮＤ４４４、４４６、インバータ４４２とそれぞ
れ同様な働きをするものである。

【０１３６】このように構成することによって、第１３
の実施の形態においては第６の実施の形態の効果と第２
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１３７】（第１４の実施の形態）図２７は、本発明
の第１４の実施の形態を示すスキャンパス回路５２０ー
Ｋの回路構成図である。このスキャンパス回路５２０ー
Ｋは第２の実施の形態で示したスキャンパス回路１６０
ーＫと第７の実施の形態で示したスキャンパス回路４５
０ーＫを組み合わせたものである。ここでは、第２の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第１４の実施の形態においては図２に示す制
御信号発生回路１５０を用いる。

【０１３８】図２７に示すスキャンパス回路５２０ーＫ
には、インバータ１２２の代わりにＮＡＮＤ５２２が追
加され、インバータ１２３の代わりにＮＡＮＤ５２３が
追加され、さらに、インバータ５２１が新規に追加され
ている。その他の構成は図５のスキャンパス回路１６０
ーＫと同様である。

【０１３９】ＮＡＮＤ５２２、５２３、インバータ５２
１はそれぞれ図１７に示すスキャンパス回路４５０ーＫ
のＮＡＮＤ４５４、４５６、インバータ４５２とそれぞ
れ同様な働きをするものである。

【０１４０】このように構成することによって、第１４
の実施の形態においては第７の実施の形態の効果と第２
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１４１】（第１５の実施の形態）図２８は、本発明
の第１５の実施の形態を示すスキャンパス回路５３０ー
Ｋの回路構成図である。このスキャンパス回路５３０ー
Ｋは第２の実施の形態で示したスキャンパス回路１６０
ーＫと第８の実施の形態で示したスキャンパス回路４６
０ーＫを組み合わせたものである。ここでは、第２の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第１５の実施の形態においては図２に示す制
御信号発生回路１５０を用いる。

【０１４２】図２８に示すスキャンパス回路５３０ーＫ
には、インバータ１２１の代わりにＮＡＮＤ５３２が追
加され、インバータ１２２の代わりにＮＡＮＤ５３４が
追加され、インバータ１２３の代わりにＮＡＮＤ５３５
が追加され、インバータ１２４の代わりにＮＡＮＤ５３
６が追加され、さらに、インバータ５３１、５３３が新
規に追加されている。その他の構成は図５のスキャンパ
ス回路１６０ーＫと同様である。

【０１４３】ＮＡＮＤ５３２、５３４、５３５、５３
６、インバータ５３１、５３３はそれぞれ図１９に示す
スキャンパス回路４６０ーＫのＮＡＮＤ４５４、４４
４、４５６、４４６、インバータ４５２、４４２とそれ
ぞれ同様な働きをするものである。

【０１４４】このように構成することによって、第１５
の実施の形態においては第８の実施の形態の効果と第２
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１４５】（第１６の実施の形態）図２９は、本発明
の第１６の実施の形態を示すスキャンパス回路５４０ー
Ｋの回路構成図である。このスキャンパス回路５４０ー
Ｋは第２の実施の形態で示したスキャンパス回路１６０
ーＫと第９の実施の形態で示したスキャンパス回路４７
０ーＫを組み合わせたものである。ここでは、第２の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第１６の実施の形態においては図２に示す制
御信号発生回路１５０を用いる。

【０１４６】図２９に示すスキャンパス回路５４０ーＫ
には、インバータ５４１、５４２、５４３、トランスフ
ァーゲート５４４、５４５、５４６、５４７が新規に追
加されている。その他の構成は図５のスキャンパス回路
１６０ーＫと同様である。

【０１４７】トランスファーゲート５４４、５４５、５
４６、５４７、インバータ５４１、５４２、５４３はそ
れぞれ図２１に示すスキャンパス回路４７０ーＫのトラ
ンスファーゲート４７４、４７５、４７６、４７７、イ
ンバータ４７１、４７２、４７３とそれぞれ同様な働き
をするものである。

【０１４８】このように構成することによって、第１６
の実施の形態においては第９の実施の形態の効果と第２
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１４９】（第１７の実施の形態）図３０は、本発明
の第１７の実施の形態を示すスキャンパス回路５５０ー
Ｋの回路構成図である。このスキャンパス回路５５０ー
Ｋは第６の実施の形態で示したスキャンパス回路４４０
ーＫと第１６の実施の形態で示したスキャンパス回路５
４０ーＫを組み合わせたものである。ここでは、第１６
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第１７の実施の形態においては図２に示す
制御信号発生回路１５０を用いる。

【０１５０】図３０に示すスキャンパス回路５５０ーＫ
には、インバータ１２２の代わりにＮＡＮＤ５５２が追
加され、インバータ１２４の代わりにＮＡＮＤ５５３が
追加され、インバータ５５１が新規に追加されている。
その他の構成は図２９のスキャンパス回路５４０ーＫと
同様である。

【０１５１】ＮＡＮＤ５５２、５５３、インバータ５５
１はそれぞれ図１５に示すスキャンパス回路４４０ーＫ
のＮＡＮＤ４４４、４４６、インバータ４４２とそれぞ
れ同様な働きをするものである。

【０１５２】このように構成することによって、第１７
の実施の形態においては第６の実施の形態の効果と第１
６の実施の形態の効果とを合わせた効果を有するもので
ある。

【０１５３】（第１８の実施の形態）図３１は、本発明
の第１８の実施の形態を示すスキャンパス回路５６０ー
Ｋの回路構成図である。このスキャンパス回路５６０ー
Ｋは第７の実施の形態で示したスキャンパス回路４５０
ーＫと第１６の実施の形態で示したスキャンパス回路５
４０ーＫを組み合わせたものである。ここでは、第１６
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第１８の実施の形態においては図２に示す
制御信号発生回路１５０を用いる。

【０１５４】図３１に示すスキャンパス回路５６０ーＫ
には、インバータ１２１の代わりにＮＡＮＤ５６２が追
加され、インバータ１２３の代わりにＮＡＮＤ５６３が
追加され、インバータ５６１が新規に追加されている。
その他の構成は図２９のスキャンパス回路５４０ーＫと
同様である。

【０１５５】ＮＡＮＤ５６２、５６３、インバータ５６
１はそれぞれ図１７に示すスキャンパス回路４５０ーＫ
のＮＡＮＤ４５４、４５６、インバータ４５２とそれぞ
れ同様な働きをするものである。

【０１５６】このように構成することによって、第１８
の実施の形態においては第７の実施の形態の効果と第１
６の実施の形態の効果とを合わせた効果を有するもので
ある。

【０１５７】（第１９の実施の形態）図３２は、本発明
の第１９の実施の形態を示すスキャンパス回路５７０ー
Ｋの回路構成図である。このスキャンパス回路５７０ー
Ｋは第８の実施の形態で示したスキャンパス回路４６０
ーＫと第１６の実施の形態で示したスキャンパス回路５
４０ーＫを組み合わせたものである。ここでは、第１６
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第１９の実施の形態においては図２に示す
制御信号発生回路１５０を用いる。

【０１５８】図３２に示すスキャンパス回路５７０ーＫ
には、インバータ１２１の代わりにＮＡＮＤ５７２が追
加され、インバータ１２２の代わりにＮＡＮＤ５７４が
追加され、インバータ１２３の代わりにＮＡＮＤ５７５
が追加され、インバータ１２４の代わりにＮＡＮＤ５７
６が追加され、インバータ５７１、５７３が新規に追加
されている。また、インバータ１２５、１６２の代わり
にインバータ５７７が追加されている。その他の構成は
図２９のスキャンパス回路５４０ーＫと同様である。

【０１５９】ＮＡＮＤ５７２、５７４、５７５、５７
６、インバータ５７１、５７３はそれぞれ図１９に示す
スキャンパス回路４６０ーＫのＮＡＮＤ４５４、４４
４、４５６、４４６、インバータ４５２、４４２とそれ
ぞれ同様な働きをするものである。また、インバータ５
７７の入力端をＮＡＮＤ５７５の出力と接続すること
で、インバータ５７７はインバータ１２５及び１６２と
同様な働きをする。

【０１６０】このように構成することによって、第１９
の実施の形態においては第８の実施の形態の効果と第１
６の実施の形態の効果とを合わせた効果を有するもので
ある。また、インバータ１２５及び１６２を１つのイン
バータで代用することができるので、素子数の削減する
ことによる半導体集積回路のサイズの縮小化の効果を有
する。

【０１６１】（第２０の実施の形態）図３３は、本発明
の第２０の実施の形態を示すスキャンパス回路５８０ー
Ｋの回路構成図である。このスキャンパス回路５８０ー
Ｋは第３の実施の形態で示したスキャンパス回路２３０
ーＫと第６の実施の形態で示したスキャンパス回路４４
０ーＫを組み合わせたものである。ここでは、第６の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第２０の実施の形態においては図６に示す制
御信号発生回路２５０を用いる。

【０１６２】図３３に示すスキャンパス回路５８０ーＫ
には、ＮＡＮＤ５８４が新規に追加されている。その他
の構成は図１５のスキャンパス回路４４０ーＫと同様で
ある。

【０１６３】ＮＡＮＤ５８４は図７に示すスキャンパス
回路２３０ーＫのＮＡＮＤ２３２と同様な働きをするも
のである。

【０１６４】このように構成することによって、第２０
の実施の形態においては第３の実施の形態の効果と第６
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１６５】（第２１の実施の形態）図３４は、本発明
の第２１の実施の形態を示すスキャンパス回路５９０ー
Ｋの回路構成図である。このスキャンパス回路５９０ー
Ｋは第３の実施の形態で示したスキャンパス回路２３０
ーＫと第７の実施の形態で示したスキャンパス回路４５
０ーＫを組み合わせたものである。ここでは、第７の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第２１の実施の形態においては図６に示す制
御信号発生回路２５０を用いる。

【０１６６】図３４に示すスキャンパス回路５９０ーＫ
には、ＮＡＮＤ５９４が新規に追加されている。その他
の構成は図１７のスキャンパス回路４５０ーＫと同様で
ある。

【０１６７】ＮＡＮＤ５９４は図７に示すスキャンパス
回路２３０ーＫのＮＡＮＤ２３２と同様な働きをするも
のである。

【０１６８】このように構成することによって、第２１
の実施の形態においては第３の実施の形態の効果と第７
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１６９】（第２２の実施の形態）図３５は、本発明
の第２２の実施の形態を示すスキャンパス回路６００ー
Ｋの回路構成図である。このスキャンパス回路６００ー
Ｋは第３の実施の形態で示したスキャンパス回路２３０
ーＫと第８の実施の形態で示したスキャンパス回路４６
０ーＫを組み合わせたものである。ここでは、第８の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第２２の実施の形態においては図６に示す制
御信号発生回路２５０を用いる。

【０１７０】図３５に示すスキャンパス回路６００ーＫ
には、ＮＡＮＤ６０４が新規に追加されている。その他
の構成は図１９のスキャンパス回路４６０ーＫと同様で
ある。

【０１７１】ＮＡＮＤ６０４は図７に示すスキャンパス
回路２３０ーＫのＮＡＮＤ２３２と同様な働きをするも
のである。

【０１７２】このように構成することによって、第２２
の実施の形態においては第３の実施の形態の効果と第８
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１７３】（第２３の実施の形態）図３６は、本発明
の第２３の実施の形態を示すスキャンパス回路６１０ー
Ｋの回路構成図である。このスキャンパス回路６１０ー
Ｋは第３の実施の形態で示したスキャンパス回路２３０
ーＫと第９の実施の形態で示したスキャンパス回路４７
０ーＫを組み合わせたものである。ここでは、第９の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第２３の実施の形態においては図６に示す制
御信号発生回路２５０を用いる。

【０１７４】図３６に示すスキャンパス回路６１０ーＫ
には、ＮＡＮＤ６１４が新規に追加されている。その他
の構成は図２１のスキャンパス回路４７０ーＫと同様で
ある。

【０１７５】ＮＡＮＤ６１４は図７に示すスキャンパス
回路２３０ーＫのＮＡＮＤ２３２と同様な働きをするも
のである。

【０１７６】このように構成することによって、第２３
の実施の形態においては第３の実施の形態の効果と第９
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１７７】（第２４の実施の形態）図３７は、本発明
の第２４の実施の形態を示すスキャンパス回路６２０ー
Ｋの回路構成図である。このスキャンパス回路６２０ー
Ｋは第３の実施の形態で示したスキャンパス回路２３０
ーＫと第１０の実施の形態で示したスキャンパス回路４
８０ーＫを組み合わせたものである。ここでは、第１０
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第２４の実施の形態においては図６に示す
制御信号発生回路２５０を用いる。

【０１７８】図３７に示すスキャンパス回路６２０ーＫ
には、ＮＡＮＤ６２４が新規に追加されている。その他
の構成は図２３のスキャンパス回路４８０ーＫと同様で
ある。

【０１７９】ＮＡＮＤ６２４は図７に示すスキャンパス
回路２３０ーＫのＮＡＮＤ２３２と同様な働きをするも
のである。

【０１８０】このように構成することによって、第２４
の実施の形態においては第３の実施の形態の効果と第１
０の実施の形態の効果とを合わせた効果を有するもので
ある。

【０１８１】（第２５の実施の形態）図３８は、本発明
の第２５の実施の形態を示すスキャンパス回路６３０ー
Ｋの回路構成図である。このスキャンパス回路６３０ー
Ｋは第３の実施の形態で示したスキャンパス回路２３０
ーＫと第１１の実施の形態で示したスキャンパス回路４
９０ーＫを組み合わせたものである。ここでは、第１１
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第２５の実施の形態においては図６に示す
制御信号発生回路２５０を用いる。

【０１８２】図３８に示すスキャンパス回路６３０ーＫ
には、ＮＡＮＤ６３４が新規に追加されている。その他
の構成は図２４のスキャンパス回路４９０ーＫと同様で
ある。

【０１８３】ＮＡＮＤ６３４は図７に示すスキャンパス
回路２３０ーＫのＮＡＮＤ２３２と同様な働きをするも
のである。

【０１８４】このように構成することによって、第２５
の実施の形態においては第３の実施の形態の効果と第１
１の実施の形態の効果とを合わせた効果を有するもので
ある。

【０１８５】（第２６の実施の形態）図３９は、本発明
の第２６の実施の形態を示すスキャンパス回路６４０ー
Ｋの回路構成図である。このスキャンパス回路６４０ー
Ｋは第３の実施の形態で示したスキャンパス回路２３０
ーＫと第１２の実施の形態で示したスキャンパス回路５
００ーＫを組み合わせたものである。ここでは、第１２
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第２６の実施の形態においては図６に示す
制御信号発生回路２５０を用いる。

【０１８６】図３９に示すスキャンパス回路６４０ーＫ
には、ＮＡＮＤ６４４が新規に追加されている。その他
の構成は図２５のスキャンパス回路５００ーＫと同様で
ある。

【０１８７】ＮＡＮＤ６４４は図７に示すスキャンパス
回路２３０ーＫのＮＡＮＤ２３２と同様な働きをするも
のである。

【０１８８】このように構成することによって、第２６
の実施の形態においては第３の実施の形態の効果と第１
２の実施の形態の効果とを合わせた効果を有するもので
ある。

【０１８９】（第２７の実施の形態）図４０は、本発明
の第２７の実施の形態を示すスキャンパス回路６５０ー
Ｋの回路構成図である。このスキャンパス回路６５０ー
Ｋは第４の実施の形態で示したスキャンパス回路３３０
ーＫと第６の実施の形態で示したスキャンパス回路４４
０ーＫを組み合わせたものである。ここでは、第６の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第２７の実施の形態においては図９に示す制
御信号発生回路３５０を用いる。

【０１９０】図４０に示すスキャンパス回路６５０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ６５４が追
加され、インバータ６５５が新規に追加されている。そ
の他の構成は図１５のスキャンパス回路４４０ーＫと同
様である。

【０１９１】ＮＡＮＤ６５４、インバータ６５５は図１
０に示すスキャンパス回路３３０ーＫのＮＡＮＤ３３
２、インバータ１６２と同様な働きをするものである。

【０１９２】このように構成することによって、第２７
の実施の形態においては第４の実施の形態の効果と第６
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１９３】（第２８の実施の形態）図４１は、本発明
の第２８の実施の形態を示すスキャンパス回路６６０ー
Ｋの回路構成図である。このスキャンパス回路６６０ー
Ｋは第４の実施の形態で示したスキャンパス回路３３０
ーＫと第７の実施の形態で示したスキャンパス回路４５
０ーＫを組み合わせたものである。ここでは、第７の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第２８の実施の形態においては図９に示す制
御信号発生回路３５０を用いる。

【０１９４】図４１に示すスキャンパス回路６６０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ６６４が追
加され、インバータ６６５が新規に追加されている。そ
の他の構成は図１７のスキャンパス回路４５０ーＫと同
様である。

【０１９５】ＮＡＮＤ６６４、インバータ６６５は図１
０に示すスキャンパス回路３３０ーＫのＮＡＮＤ３３
２、インバータ１６２と同様な働きをするものである。

【０１９６】このように構成することによって、第２８
の実施の形態においては第４の実施の形態の効果と第７
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０１９７】（第２９の実施の形態）図４２は、本発明
の第２９の実施の形態を示すスキャンパス回路６７０ー
Ｋの回路構成図である。このスキャンパス回路６７０ー
Ｋは第４の実施の形態で示したスキャンパス回路３３０
ーＫと第８の実施の形態で示したスキャンパス回路４６
０ーＫを組み合わせたものである。ここでは、第８の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第２９の実施の形態においては図９に示す制
御信号発生回路３５０を用いる。

【０１９８】図４２に示すスキャンパス回路６７０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ６７４が追
加され、インバータ６７５が新規に追加されている。そ
の他の構成は図１９のスキャンパス回路４６０ーＫと同
様である。

【０１９９】ＮＡＮＤ６７４、インバータ６７５は図１
０に示すスキャンパス回路３３０ーＫのＮＡＮＤ３３
２、インバータ１６２と同様な働きをするものである。

【０２００】このように構成することによって、第２９
の実施の形態においては第４の実施の形態の効果と第８
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０２０１】（第３０の実施の形態）図４３は、本発明
の第３０の実施の形態を示すスキャンパス回路６８０ー
Ｋの回路構成図である。このスキャンパス回路６８０ー
Ｋは第４の実施の形態で示したスキャンパス回路３３０
ーＫと第９の実施の形態で示したスキャンパス回路４７
０ーＫを組み合わせたものである。ここでは、第９の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第３０の実施の形態においては図９に示す制
御信号発生回路３５０を用いる。

【０２０２】図４３に示すスキャンパス回路６８０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ６８４が追
加され、インバータ６８５が新規に追加されている。そ
の他の構成は図２１のスキャンパス回路４７０ーＫと同
様である。

【０２０３】ＮＡＮＤ６８４、インバータ６８５は図１
０に示すスキャンパス回路３３０ーＫのＮＡＮＤ３３
２、インバータ１６２と同様な働きをするものである。

【０２０４】このように構成することによって、第３０
の実施の形態においては第４の実施の形態の効果と第９
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０２０５】（第３１の実施の形態）図４４は、本発明
の第３１の実施の形態を示すスキャンパス回路６９０ー
Ｋの回路構成図である。このスキャンパス回路６９０ー
Ｋは第４の実施の形態で示したスキャンパス回路３３０
ーＫと第１０の実施の形態で示したスキャンパス回路４
８０ーＫを組み合わせたものである。ここでは、第１０
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第３１の実施の形態においては図９に示す
制御信号発生回路３５０を用いる。

【０２０６】図４４に示すスキャンパス回路６９０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ６９４が追
加され、インバータ６９５が新規に追加されている。そ
の他の構成は図２３のスキャンパス回路４８０ーＫと同
様である。

【０２０７】ＮＡＮＤ６９４、インバータ６９５は図１
０に示すスキャンパス回路３３０ーＫのＮＡＮＤ３３
２、インバータ１６２と同様な働きをするものである。

【０２０８】このように構成することによって、第３１
の実施の形態においては第４の実施の形態の効果と第１
０の実施の形態の効果とを合わせた効果を有するもので
ある。

【０２０９】（第３２の実施の形態）図４５は、本発明
の第３２の実施の形態を示すスキャンパス回路７００ー
Ｋの回路構成図である。このスキャンパス回路７００ー
Ｋは第４の実施の形態で示したスキャンパス回路３３０
ーＫと第１１の実施の形態で示したスキャンパス回路４
９０ーＫを組み合わせたものである。ここでは、第１１
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第３２の実施の形態においては図９に示す
制御信号発生回路３５０を用いる。

【０２１０】図４５に示すスキャンパス回路７００ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７０４が追
加され、インバータ７０５が新規に追加されている。そ
の他の構成は図２４のスキャンパス回路４９０ーＫと同
様である。

【０２１１】ＮＡＮＤ７０４、インバータ７０５は図１
０に示すスキャンパス回路３３０ーＫのＮＡＮＤ３３
２、インバータ１６２と同様な働きをするものである。

【０２１２】このように構成することによって、第３２
の実施の形態においては第４の実施の形態の効果と第１
１の実施の形態の効果とを合わせた効果を有するもので
ある。

【０２１３】（第３３の実施の形態）図４６は、本発明
の第３３の実施の形態を示すスキャンパス回路７１０ー
Ｋの回路構成図である。このスキャンパス回路７１０ー
Ｋは第４の実施の形態で示したスキャンパス回路３３０
ーＫと第１２の実施の形態で示したスキャンパス回路５
００ーＫを組み合わせたものである。ここでは、第１２
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第３３の実施の形態においては図９に示す
制御信号発生回路３５０を用いる。

【０２１４】図４６に示すスキャンパス回路７１０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７１４が追
加され、インバータ７１５が新規に追加されている。そ
の他の構成は図２５のスキャンパス回路５００ーＫと同
様である。

【０２１５】ＮＡＮＤ７１４、インバータ７１５は図１
０に示すスキャンパス回路３３０ーＫのＮＡＮＤ３３
２、インバータ１６２と同様な働きをするものである。

【０２１６】このように構成することによって、第３３
の実施の形態においては第４の実施の形態の効果と第１
２の実施の形態の効果とを合わせた効果を有するもので
ある。

【０２１７】（第３４の実施の形態）図４７は、本発明
の第３４の実施の形態を示すスキャンパス回路７２０ー
Ｋの回路構成図である。このスキャンパス回路７２０ー
Ｋは第５の実施の形態で示したスキャンパス回路４３０
ーＫと第６の実施の形態で示したスキャンパス回路４４
０ーＫを組み合わせたものである。ここでは、第６の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第３４の実施の形態においては図１２に示す
制御信号発生回路４５０を用いる。

【０２１８】図４７に示すスキャンパス回路７２０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７２４が追
加され、さらに、ＮＡＮＤ７２５が新規に追加されてい
る。その他の構成は図１５のスキャンパス回路４４０ー
Ｋと同様である。

【０２１９】ＮＡＮＤ７２４及び７２５は図１３に示す
スキャンパス回路４３０ーＫのＮＡＮＤ３３２及び２３
２それぞれ同様な働きをするものである。

【０２２０】このように構成することによって、第３４
の実施の形態においては第５の実施の形態の効果と第６
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０２２１】（第３５の実施の形態）図４８は、本発明
の第３６の実施の形態を示すスキャンパス回路７３０ー
Ｋの回路構成図である。このスキャンパス回路７３０ー
Ｋは第５の実施の形態で示したスキャンパス回路４３０
ーＫと第７の実施の形態で示したスキャンパス回路４５
０ーＫを組み合わせたものである。ここでは、第７の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第３５の実施の形態においては図１２に示す
制御信号発生回路４５０を用いる。

【０２２２】図４８に示すスキャンパス回路７３０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７３４が追
加され、さらに、ＮＡＮＤ７３５が新規に追加されてい
る。その他の構成は図１７のスキャンパス回路４５０ー
Ｋと同様である。

【０２２３】ＮＡＮＤ７３４及び７３５は図１３に示す
スキャンパス回路４３０ーＫのＮＡＮＤ３３２及び２３
２それぞれ同様な働きをするものである。

【０２２４】このように構成することによって、第３５
の実施の形態においては第５の実施の形態の効果と第７
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０２２５】（第３６の実施の形態）図４９は、本発明
の第３６の実施の形態を示すスキャンパス回路７４０ー
Ｋの回路構成図である。このスキャンパス回路７４０ー
Ｋは第５の実施の形態で示したスキャンパス回路４３０
ーＫと第８の実施の形態で示したスキャンパス回路４６
０ーＫを組み合わせたものである。ここでは、第８の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第３６の実施の形態においては図１２に示す
制御信号発生回路４５０を用いる。

【０２２６】図４９に示すスキャンパス回路７４０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７４４が追
加され、さらに、ＮＡＮＤ７４５が新規に追加されてい
る。その他の構成は図１９のスキャンパス回路４６０ー
Ｋと同様である。

【０２２７】ＮＡＮＤ７４４及び７４５は図１３に示す
スキャンパス回路４３０ーＫのＮＡＮＤ３３２及び２３
２それぞれ同様な働きをするものである。

【０２２８】このように構成することによって、第３６
の実施の形態においては第５の実施の形態の効果と第８
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０２２９】（第３７の実施の形態）図５０は、本発明
の第３７の実施の形態を示すスキャンパス回路７５０ー
Ｋの回路構成図である。このスキャンパス回路７５０ー
Ｋは第５の実施の形態で示したスキャンパス回路４３０
ーＫと第９の実施の形態で示したスキャンパス回路４７
０ーＫを組み合わせたものである。ここでは、第９の実
施の形態と同様な構成については同じ付号を付けてい
る。なお、第３７の実施の形態においては図１２に示す
制御信号発生回路４５０を用いる。

【０２３０】図５０に示すスキャンパス回路７５０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７５４が追
加され、さらに、ＮＡＮＤ７５５が新規に追加されてい
る。その他の構成は図２１のスキャンパス回路４７０ー
Ｋと同様である。

【０２３１】ＮＡＮＤ７５４及び７５５は図１３に示す
スキャンパス回路４３０ーＫのＮＡＮＤ３３２及び２３
２それぞれ同様な働きをするものである。

【０２３２】このように構成することによって、第３７
の実施の形態においては第５の実施の形態の効果と第９
の実施の形態の効果とを合わせた効果を有するものであ
る。

【０２３３】（第３８の実施の形態）図５１は、本発明
の第３８の実施の形態を示すスキャンパス回路７６０ー
Ｋの回路構成図である。このスキャンパス回路７６０ー
Ｋは第５の実施の形態で示したスキャンパス回路４３０
ーＫと第１０の実施の形態で示したスキャンパス回路４
８０ーＫを組み合わせたものである。ここでは、第１０
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第３８の実施の形態においては図１２に示
す制御信号発生回路４５０を用いる。

【０２３４】図５１に示すスキャンパス回路７６０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７６４が追
加され、さらに、ＮＡＮＤ７６５が新規に追加されてい
る。その他の構成は図２３のスキャンパス回路４８０ー
Ｋと同様である。

【０２３５】ＮＡＮＤ７６４及び７６５は図１３に示す
スキャンパス回路４３０ーＫのＮＡＮＤ３３２及び２３
２それぞれ同様な働きをするものである。

【０２３６】このように構成することによって、第３８
の実施の形態においては第５の実施の形態の効果と第１
０の実施の形態の効果とを合わせた効果を有するもので
ある。

【０２３７】（第３９の実施の形態）図５２は、本発明
の第３９の実施の形態を示すスキャンパス回路７７０ー
Ｋの回路構成図である。このスキャンパス回路７７０ー
Ｋは第５の実施の形態で示したスキャンパス回路４３０
ーＫと第１１の実施の形態で示したスキャンパス回路４
９０ーＫを組み合わせたものである。ここでは、第１１
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第３９の実施の形態においては図１２に示
す制御信号発生回路４５０を用いる。

【０２３８】図５２に示すスキャンパス回路７７０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７７４が追
加され、さらに、ＮＡＮＤ７７５が新規に追加されてい
る。その他の構成は図２４のスキャンパス回路４９０ー
Ｋと同様である。

【０２３９】ＮＡＮＤ７７４及び７７５は図１３に示す
スキャンパス回路４３０ーＫのＮＡＮＤ３３２及び２３
２それぞれ同様な働きをするものである。

【０２４０】このように構成することによって、第３９
の実施の形態においては第５の実施の形態の効果と第１
１の実施の形態の効果とを合わせた効果を有するもので
ある。

【０２４１】（第４０の実施の形態）図５３は、本発明
の第４０の実施の形態を示すスキャンパス回路７８０ー
Ｋの回路構成図である。このスキャンパス回路７８０ー
Ｋは第５の実施の形態で示したスキャンパス回路４３０
ーＫと第１２の実施の形態で示したスキャンパス回路５
００ーＫを組み合わせたものである。ここでは、第１２
の実施の形態と同様な構成については同じ付号を付けて
いる。なお、第４０の実施の形態においては図１２に示
す制御信号発生回路４５０を用いる。

【０２４２】図５３に示すスキャンパス回路７８０ーＫ
には、インバータ１２５の代わりにＮＡＮＤ７８４が追
加され、さらに、ＮＡＮＤ７８５が新規に追加されてい
る。その他の構成は図２５のスキャンパス回路５００ー
Ｋと同様である。

【０２４３】ＮＡＮＤ７８４及び７８５は図１３に示す
スキャンパス回路４３０ーＫのＮＡＮＤ３３２及び２３
２それぞれ同様な働きをするものである。

【０２４４】このように構成することによって、第４０
の実施の形態においては第５の実施の形態の効果と第１
２の実施の形態の効果とを合わせた効果を有するもので
ある。

【０２４５】以上、詳細に説明したが、本願発明は上記
の実施の形態の構成に限定されるものではない。例え
ば、同様な動作を実現できるものであれば、ＰＭＯＳと
ＮＭＯＳとを逆にしてもよいし、ＮＡＮＤやＮＯＲを他
の論理回路としてもよい。また、制御信号発生回路１５
０、２５０、３５０、４５０は複数のスキャンパス回路
で共通に使用するものとしたが、各スキャンパス回路内
にそれぞれ設けてもよい。

【０２４６】

【発明の効果】以上のように、本願発明は、半導体集積
回路のサイズはより小型化することができる。また、本
願発明は、消費電力の低減ができる。

【０２４７】さらに、本願発明は、クロックスキュー
（クロック信号のタイミングずれ）を低減することがで
きる。

【０２４８】さらに、本願発明は、半導体集積回路がＤ
ＳＰやマイクロプロセッサ等であれば、ハードウェアリ
セット時に制御用レジスタやフラグレジスタ等に所定の
初期値を格納することができる。

【０２４９】さらに、本願発明は、スキャンパスレジス
タに対して常にクロック信号を供給しておき、必要に応
じて入力されるデータ信号の格納を行うことができる。

【図面の簡単な説明】

【図１】本願発明の第１の実施の形態における、スキャ
ンパス回路を内蔵した半導体集積回路の構成ブロック図
である。

【図２】本願発明の第１の実施の形態における制御信号
発生回路１５０の回路構成図である。

【図３】本願発明の第１の実施の形態におけるスキャン
パス回路１３０（あるいは１４０）ーＫの回路構成図で
ある。

【図４】本願発明の第１の実施の形態における動作を説
明するタイミングチャートである。

【図５】本願発明の第２の実施の形態におけるスキャン
パス回路１６０ーＫの回路構成図である。

【図６】本願発明の第３の実施の形態における制御信号
発生回路２５０の回路構成図である。

【図７】本願発明の第３の実施の形態におけるスキャン
パス回路２３０ーＫの回路構成図である。

【図８】本願発明の第３の実施の形態における動作を説
明するタイミングチャートである。

【図９】本願発明の第４の実施の形態における制御信号
発生回路３５０の回路構成図である。

【図１０】本願発明の第４の実施の形態におけるスキャ
ンパス回路３３０ーＫの回路構成図である。

【図１１】本願発明の第４の実施の形態における動作を
説明するタイミングチャートである。

【図１２】本願発明の第５の実施の形態における制御信
号発生回路４５０の回路構成図である。

【図１３】本願発明の第５の実施の形態におけるスキャ
ンパス回路４３０ーＫの回路構成図である。

【図１４】本願発明の第５の実施の形態における動作を
説明するタイミングチャートである。

【図１５】本願発明の第６の実施の形態におけるスキャ
ンパス回路４４０ーＫの回路構成図である。

【図１６】本願発明の第６の実施の形態における動作を
説明するタイミングチャートである。

【図１７】本願発明の第７の実施の形態におけるスキャ
ンパス回路４５０ーＫの回路構成図である。

【図１８】本願発明の第７の実施の形態における動作を
説明するタイミングチャートである。

【図１９】本願発明の第８の実施の形態におけるスキャ
ンパス回路４６０ーＫの回路構成図である。

【図２０】本願発明の第８の実施の形態における動作を
説明するタイミングチャートである。

【図２１】本願発明の第９の実施の形態におけるスキャ
ンパス回路４７０ーＫの回路構成図である。

【図２２】本願発明の第９の実施の形態における動作を
説明するタイミングチャートである。

【図２３】本願発明の第１０の実施の形態におけるスキ
ャンパス回路４８０ーＫの回路構成図である。

【図２４】本願発明の第１１の実施の形態におけるスキ
ャンパス回路４９０ーＫの回路構成図である。

【図２５】本願発明の第１２の実施の形態におけるスキ
ャンパス回路５００ーＫの回路構成図である。

【図２６】本願発明の第１３の実施の形態におけるスキ
ャンパス回路５１０ーＫの回路構成図である。

【図２７】本願発明の第１４の実施の形態におけるスキ
ャンパス回路５２０ーＫの回路構成図である。

【図２８】本願発明の第１５の実施の形態におけるスキ
ャンパス回路５３０ーＫの回路構成図である。

【図２９】本願発明の第１６の実施の形態におけるスキ
ャンパス回路５４０ーＫの回路構成図である。

【図３０】本願発明の第１７の実施の形態におけるスキ
ャンパス回路５５０ーＫの回路構成図である。

【図３１】本願発明の第１８の実施の形態におけるスキ
ャンパス回路５６０ーＫの回路構成図である。

【図３２】本願発明の第１９の実施の形態におけるスキ
ャンパス回路５７０ーＫの回路構成図である。

【図３３】本願発明の第２０の実施の形態におけるスキ
ャンパス回路５８０ーＫの回路構成図である。

【図３４】本願発明の第２１の実施の形態におけるスキ
ャンパス回路５９０ーＫの回路構成図である。

【図３５】本願発明の第２２の実施の形態におけるスキ
ャンパス回路６００ーＫの回路構成図である。

【図３６】本願発明の第２３の実施の形態におけるスキ
ャンパス回路６１０ーＫの回路構成図である。

【図３７】本願発明の第２４の実施の形態におけるスキ
ャンパス回路６２０ーＫの回路構成図である。

【図３８】本願発明の第２５の実施の形態におけるスキ
ャンパス回路６３０ーＫの回路構成図である。

【図３９】本願発明の第２６の実施の形態におけるスキ
ャンパス回路６４０ーＫの回路構成図である。

【図４０】本願発明の第２７の実施の形態におけるスキ
ャンパス回路６５０ーＫの回路構成図である。

【図４１】本願発明の第２８の実施の形態におけるスキ
ャンパス回路６６０ーＫの回路構成図である。

【図４２】本願発明の第２９の実施の形態におけるスキ
ャンパス回路６７０ーＫの回路構成図である。

【図４３】本願発明の第３０の実施の形態におけるスキ
ャンパス回路６８０ーＫの回路構成図である。

【図４４】本願発明の第３１の実施の形態におけるスキ
ャンパス回路６９０ーＫの回路構成図である。

【図４５】本願発明の第３２の実施の形態におけるスキ
ャンパス回路７００ーＫの回路構成図である。

【図４６】本願発明の第３３の実施の形態におけるスキ
ャンパス回路７１０ーＫの回路構成図である。

【図４７】本願発明の第３４の実施の形態におけるスキ
ャンパス回路７２０ーＫの回路構成図である。

【図４８】本願発明の第３５の実施の形態におけるスキ
ャンパス回路７３０ーＫの回路構成図である。

【図４９】本願発明の第３６の実施の形態におけるスキ
ャンパス回路７４０ーＫの回路構成図である。

【図５０】本願発明の第３７の実施の形態におけるスキ
ャンパス回路７５０ーＫの回路構成図である。

【図５１】本願発明の第３８の実施の形態におけるスキ
ャンパス回路７６０ーＫの回路構成図である。

【図５２】本願発明の第３９の実施の形態におけるスキ
ャンパス回路７７０ーＫの回路構成図である。

【図５３】本願発明の第４０の実施の形態におけるスキ
ャンパス回路７８０ーＫの回路構成図である。

【符号の説明】

１５０、２５０、３５０、４５０ 制御信号発
生回路 １３０ーＫ、１４０ーＫ、１６０ーＫ、２３０ーＫ、３
３０ーＫ、４３０ーＫ、４４０ーＫ、４５０ーＫ、４６
０ーＫ、４７０ーＫ、４８０ーＫ、４９０ーＫ、５００
ーＫ、５１０ーＫ、５２０ーＫ、５３０ーＫ、５４０ー
Ｋ、５５０ーＫ、５６０ーＫ、５７０ーＫ、５８０ー
Ｋ、５９０ーＫ、６００ーＫ、６１０ーＫ、６２０ー
Ｋ、６３０ーＫ、６４０ーＫ、６５０ーＫ、６６０ー
Ｋ、６７０ーＫ、６８０ーＫ、６９０ーＫ、７００ー
Ｋ、７１０ーＫ、７２０ーＫ、７３０ーＫ、７４０ー
Ｋ、７５０ーＫ、７６０ーＫ、７７０ーＫ、７８０ーＫ
スキャンパス回路 ５０ー１、５０ー２、５０ー３ 処理回
路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上原 由美子 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 必要な処理を行なうための複数の処理回
   路と、前記複数の処理回路に対応して設けられ、第１の
   動作モード時には各々独立して動作し、第２の動作モー
   ド時には縦続接続されることによりシフトレジスタとし
   て動作する複数のデータ保持回路とを有する半導体集積
   回路において、 おのおのが、対応する前記処理回路からの出力信号が入
   力される第１のデータ入力端子と、他のデータ保持回路
   の出力信号または所望のデータが入力される第２のデー
   タ入力端子と、第１の出力端子と、クロック信号を入力
   するクロック入力端子とを有し、第１及び第２の制御信
   号に応じて、該第１のデータ入力端子からの入力あるい
   は該第２のデータ入力端子からの入力の一方が許可さ
   れ、該クロック信号に応じて、入力が許可されたデータ
   入力端子から入力される信号を格納して該第１の出力端
   子から出力する前記複数のデータ保持回路と、 第１の動作モードにおいて用いられる第１のクロック信
   号が入力される第１のクロック入力端子と、第２の動作
   モードにおいて用いられる第２のクロック信号が入力さ
   れる第２のクロック入力端子と、該第１の動作モードと
   該第２の動作モードとを切り替える動作モード設定信号
   が入力される動作モード入力端子と、これらの入力端子
   に入力された信号の状態に基づいて少なくとも前記第１
   及び第２の制御信号を生成して出力するとともに該第１
   あるいは該第２のクロック信号の一方を前記クロック信
   号として出力する制御信号生成回路とを、有することを
   特徴とする半導体集積回路。
2. 【請求項２】 前記複数のデータ保持回路のおのおの
   は、前記出力端子と同様な信号を出力する、該出力端子
   とは独立した第２の出力端子を有することを特徴とする
   請求項１記載の半導体集積回路。
3. 【請求項３】 前記複数のデータ保持回路のおのおの
   は、前記動作モード設定信号に応じて前記第１の出力端
   子あるいは前記第２の出力端子の出力を禁止する禁止回
   路を有することを特徴とする請求項２記載の半導体集積
   回路。
4. 【請求項４】 前記制御信号生成回路から出力される信
   号は前記複数のデータ保持回路に共通に入力されること
   を特徴とする請求項１〜３のいずれかに記載の半導体集
   積回路。
5. 【請求項５】前記複数のデータ保持回路のおのおのは、
   設定信号に応じて初期値が設定可能な設定回路を有する
   ことを特徴とする請求項１〜４のいずれかに記載の半導
   体集積回路。
6. 【請求項６】前記複数のデータ保持回路のおのおのは、
   前記第１及び前記第２のデータ入力端子からの入力を禁
   止し、保持信号に応じて予め格納しているデータを保持
   するデータ保持制御回路を有することを特徴とする請求
   項１〜５いずれかに記載の半導体集積回路。