KR100326908B1 - 반도체 집적회로 - Google Patents

Abstract

제 1 클럭신호 MCK, 제 2 클럭신호 TCK 및 모드설정신호 MODE에 근거하여 제어신호를 발생하는 제어신호 발생회로와, 각 동작이 발생된 제어신호에 따라 제어되는 복수의 스캔패스회로는 반도체 집적회로의 사이즈를 줄이기 위한 스캔패스회로를 갖는 반도체 집적회로를 제공하도록 설치된다.

Description

반도체 집적회로

본 발명은 디지탈 신호 프로세서(DSP), 마이크로프로세서 등과 같이, 필요한 처리를 행하는 복수의 처리회로를 내장하는 반도체 집적회로에 관한 것으로, 특히, 처리회로에 대하여 논리검증을 실시하기 위한 복수의 데이터 유지회로를 갖는 반도체 집적회로에 관한 것이다.

DSP 또는 마이크로프로세서 등의 반도체 집적회로는 필요한 처리를 행하기위한 복수의 처리회로를 내장한다. 본 반도체 집적회로에서, 처리회로의 각각은 AND회로, OR회로 등의 논리회로의 조합으로 이루어진 조합 논리회로이다. 이러한 처리회로의 출력신호의 논리레벨은 입력되는 입력신호의 논리레벨에 의해서 소정의 논리레벨로 결정된다. 그러나, 처리회로에 결함 또는 시간에 따른 변화에 의한 이상이 발생하는 경우에, 입력신호의 논리레벨에 대하여, 출력신호는 원하는 논리레벨과 다른 논리레벨로 된다. 따라서, 이러한 처리회로를 갖는 반도체 집적회로에 대하여, 처리회로가 정상으로 동작하는지 아닌지를 검증하기 위해서, 논리검증을 행하는 것은 중요하다.

이러한 논리검증을 실시할 목적으로서, 반도체 집적회로에는 복수의 스캔패스회로("스캔패스 레지스터"라고 칭한다)가 사용된다. 반도체 집적회로의 정상동작시(즉, 반도체 집적회로의 외부에서 입력된 입력신호에 대하여, 원래의 처리동작을 행하는 것을 의미)에, 스캔패스회로의 각각은 각각 데이터 유지회로 등으로 구성되다. 스캔패스회로는 그것의 대응하는 처리회로에 입력된 신호를 전송하고, 또는 대응하는 처리회로로부터 출력된 신호를 다음 단의 회로에 출력하도록 동작한다. 여기서, 다음 단의 회로는 처리회로에서 출력된 출력신호를 수신하여 원하는 처리를 행하는 회로이다. 또한, 대응하는 처리회로에 대한 논리검증을 실시하기 위한 동작시에는, 이 스캔패스회로는 직렬로 접속된 시프트 레지스터를 구성한다.

이 스캔패스회로의 회로구성으로서는, 다음 문헌, 즉 특개평 05-150003호 공보에 개시된 것이 있다.

최근에, 반도체 집적회로에 대하여 다양한 것이 요구되고 있다. 이 요구의 하나로서는, 반도체 집적회로의 사이즈보다 소형화하는 것이 바람직하다. 이 목적을 달성하기 위한 하나의 방법은 반도체 집적회로가 내장된 회로규모를 축소하는 것이다.

또한, 다른 요구로서는 전력소비를 감소키는 것이다.

또, 다른 요구로서는, 클럭 스큐(클럭신호의 타이밍 변동)를 감소시키는 것이다. 즉, 복수의 스캔패스회로는 시프트 레지스터를 구성하도록 세로로 나란히 접속되기 때문에, 모든 스캔패스회로를 서로 동기화하여 동작시킬 필요가 있다.

또, 다른 요구로서는, 반도체 집적회로가 DSP 또는 마이크로프로세서 등이면, 하드웨어의 리세트시에 제어용 레지스터 또는 플래그 레지스터 등에 소정의 초기값을 저장하는 것이 필수적이다.

또, 스캔패스회로에 대하여 항상 클럭신호를 공급하여, 필요에 따라서 입력되는 데이터 신호를 내부에 저장하는 것을 요구하는 경우가 종종 있다.

상술한 문헌에 개시된 스캔패스회로는 이들 요구를 반드시 충족하지는 않는다. 따라서, 상술한 요구를 만족시키기 위한 스캔패스회로가 출현하는 것이 요구되고 있다.

상기 과제를 해결하기 위해서는, 청구항 1에 기재된 바와 같이,

필요한 처리를 수행하기 위한 복수의 처리회로와,

이 복수의 처리회로에 대응하도록 각각 설치되고, 제 1 동작모드시에는 각각 독립적으로 동작하며, 제 2 동작모드시에는 직렬 접속되는 것에 의해 시프트 레지스터로서 동작하고, 각각이 대응하는 처리회로로부터 출력된 신호가 입력되는 제 1 데이터 입력단자와, 다른 데이터 유지회로로부터 출력된 신호 또는 원하는 데이터가 입력되는 제 2 데이터 입력단자와, 제 1 출력단자와, 클럭신호가 입력되는 클럭입력단자를 갖고, 제 1 및 제 2 제어신호에 따라서, 제 1 데이터 입력단자로부터의 신호의 입력 또는 제 2 데이터 입력단자로부터의 신호의 입력의 한편을 허가하고, 클럭신호에 따라서, 입력이 허가된 데이터 입력단자로부터 입력된 신호를 내부에 저장하며, 제 1 출력단자로부터 신호를 출력하는 복수의 데이터 유지회로와,

제 1 동작모드에 있어서 사용되는 제 1 클럭신호가 입력되는 제 1 클럭입력단자와,

제 2 동작모드에 있어서 사용되는 제 2 클럭신호가 입력되는 제 2 클럭입력단자와,

제 1 동작모드와 제 2 동작모드를 바꾸는 동작모드 설정신호가 입력되는 동작모드 입력단자와,

각 입력단자에 입력된 신호의 상태에 따라서, 적어도 제 1 및 제 2 제어신호를 생성하여 출력하고, 제 1 또는 제 2 클럭신호의 한편을 각 데이터 유지회로에 의해 수신된 클럭신호로서 출력하는 제어신호 생성회로를 구비한 반도체 집적회로가 제공되어 있다. 상기 목적은 이 구성에 의해 달성될 수 있다.

또한, 청구항 2에 기재된 바와 같이, 반도체 집적회로에 따르면, 각 데이터 유지회로는 출력단자로부터 출력된 신호와 비슷한 신호를 출력하기 위해, 출력단자로부터 독립한 제 2 출력단자를 갖는다. 상기 목적은 이 구성에 의해 달성될 수 있다.

또한, 청구항 3에 기재된 바와 같이, 반도체 집적회로에 따르면, 각 데이터 유지회로는 동작모드 설정신호에 따라서, 제 1 출력단자 또는 제 2 출력단자로부터 신호를 출력하는 것을 금지하는 금지회로를 갖는다. 상기 목적은 이 구성에 의해서도 달성될 수 있다.

또한, 청구항 4에 기재된 바와 같이, 반도체 집적회로에 따르면, 제어신호 생성회로에서 출력되는 신호는 복수의 데이터 유지회로에 공통으로 입력된다. 상기 목적은 이 구성에 의해서도 달성될 수 있다.

또한, 청구항 5에 기재된 바와 같이, 반도체 집적회로에 따르면, 데이터 유지회로의 각각은 설정신호에 따라서 초기값을 설정할 수 있는 설정회로를 갖는다. 이 목적은 이 구성에 의해서도 달성될 수 있다.

또한, 청구항 6에 기재된 바와 같이, 반도체 집적회로에 따르면, 데이터 유지회로의 각각은 제 1 및 제 2 데이터 입력단자로부터 신호를 입력하는 것을 금지하고, 유지신호에 따라서 미리 저장된 데이터를 유지하는 데이터유지 제어회로를 갖다. 상기 목적은 이 구성에 의해서도 달성될 수 있다.

본 출원에는 다양한 발명 중 전형적인 발명이 간략히 나타나 있다. 그러나, 본 출원의 다양한 발명 및 이들 발명의 특정한 구성은 아래의 설명으로부터 이해할 수 있을 것이다.

본 명세서는 본 발명에 관한 과제를 자세히 지적하고 명백히 주장하는 특허청구범위로 마무리를 짓지만, 본 발명의 목적, 특징 및 이점은 첨부된 도면을 참조하면서 얻은 아래의 설명으로부터 보다 잘 이해할 수 있을 것이다.

도 1은 본 발명의 제 1 실시예에 따른, 스캔패스회로를 내장한 반도체 집적회로의 구성을 나타내는 블록도,

도 2는 본 발명의 제 1 실시예에 사용된 제어신호 발생회로(150)의 회로구성을 나타내는 도면,

도 3은 본 발명의 제 1 실시예에 사용된 스캔패스회로(130(또는 140)-K)의 회로구성을 나타내는 도면,

도 4는 본 발명의 제 1 실시예에 따른 반도체 집적회로의 동작을 설명하는 타이밍 챠트,

도 5는 본 발명의 제 2 실시예에 사용된 스캔패스회로(160-K)의 회로구성을 나타내는 도면,

도 6은 본 발명의 제 3 실시예에 사용된 제어신호 발생회로(250)의 회로구성을 나타내는 도면,

도 7은 본 발명의 제 3 실시예에 사용된 스캔패스회로(230-K)의 회로구성을 나타내는 도면,

도 8은 본 발명의 제 3 실시예의 동작을 설명하는 타이밍 챠트,

도 9는 본 발명의 제 4 실시예에 사용된 제어신호 발생회로(350)의 회로구성을 나타내는 도면,

도 10은 본 발명의 제 4 실시예에 사용된 스캔패스회로(330-K)의 회로구성을 나타내는 도면,

도 11은 본 발명의 제 4 실시예의 동작을 설명하는 타이밍 챠트,

도 12는 본 발명의 제 5 실시예에 사용된 제어신호 발생회로(450)의 회로구성을 나타내는 도면,

도 13은 본 발명의 제 5 실시예에 사용된 스캔패스회로(430-K)의 회로구성을 나타내는 도면,

도 14는 본 발명의 제 5 실시예의 동작을 설명하는 타이밍 챠트,

도 15는 본 발명의 제 6 실시예에 사용된 스캔패스회로(440-K)의 회로구성을 나타내는 도면,

도 16은 본 발명의 제 6 실시예의 동작을 설명하는 타이밍 챠트,

도 17은 본 발명의 제 7 실시예에 사용된 스캔패스회로(450-K)의 회로구성을 나타내는 도면,

도 18은 본 발명의 제 7 실시예의 동작을 설명하는 타이밍 챠트,

도 19는 본 발명의 제 8 실시예에 사용된 스캔패스회로(460-K)의 회로구성을 나타내는 도면,

도 20은 본 발명의 제 8 실시예의 동작을 설명하는 타이밍 챠트,

도 21은 본 발명의 제 9 실시예에 사용된 스캔패스회로(470-K)의 회로구성을 나타내는 도면,

도 22는 본 발명의 제 9 실시예의 동작을 설명하는 타이밍 챠트,

도 23은 본 발명의 제 10 실시예에 사용된 스캔패스회로(480-K)의 회로구성을 나타낸 도면,

도 24는 본 발명의 제 11 실시예에 사용된 스캔패스회로(490-K)의 회로구성을 나타내는 도면,

도 25는 본 발명의 제 12 실시예에 사용된 스캔패스회로(500-K)의 회로구성을 나타내는 도면,

도 26은 본 발명의 제 13 실시예에 사용된 스캔패스회로(510-K)의 회로구성을 나타내는 도면,

도 27은 본 발명의 제 14 실시예에 사용된 스캔패스회로(520-K)의 회로구성을 나타내는 도면,

도 28은 본 발명의 제 15 실시예에 사용된 스캔패스회로(530-K)의 회로구성을 나타내는 도면,

도 29는 본 발명의 제 16 실시예에 사용된 스캔패스회로(540-K)의 회로구성을 나타내는 도면,

도 30은 본 발명의 제 17 실시예에 사용된 스캔패스회로(550-K)의 회로구성을 나타내는 도면,

도 31은 본 발명의 제 18 실시예에 사용된 스캔패스회로(560-K)의 회로구성을 나타내는 도면,

도 32는 본 발명의 제 19 실시예에 사용된 스캔패스회로(570-K)의 회로구성을 나타내는 도면,

도 33은 본 발명의 제 20 실시예에 사용된 스캔패스회로(580-K)의 회로구성을 나타내는 도면,

도 34는 본 발명의 제 21 실시예에 사용된 스캔패스회로(590-K)의 회로구성을 나타내는 도면,

도 35는 본 발명의 제 22에 사용된 스캔패스회로(600-K)의 회로구성을 나타내는 도면,

도 36은 본 발명의 제 23 실시예에 사용된 스캔패스회로(610-K)의 회로구성을 나타내는 도면,

도 37은 본 발명의 제 24 실시예에 사용된 스캔패스회로(620-K)의 회로구성을 나타내는 도면,

도 38은 본 발명의 제 25 실시예에 사용된 스캔패스회로(630-K)의 회로구성을 나타내는 도면,

도 39는 본 발명의 제 26 실시예에 사용된 스캔패스회로(640-K)의 회로구성을 나타내는 도면,

도 40은 본 발명의 제 27 실시예에 사용된 스캔패스회로(650-K)의 회로구성을 나타내는 도면,

도 41은 본 발명의 제 28 실시예에 사용된 스캔패스회로(660-K)의 회로구성을 나타내는 도면,

도 42는 본 발명의 제 29 실시예에 사용된 스캔패스회로(670-K)의 회로구성을 나타내는 도면,

도 43은 본 발명의 제 30 실시예에 사용된 스캔패스회로(680-K)의 회로구성을 나타내는 도면,

도 44는 본 발명의 제 31 실시예에 사용된 스캔패스회로(690-K)의 회로구성을 나타내는 도면,

도 45는 본 발명의 제 32 실시예에 사용된 스캔패스회로(700-K)의 회로구성을 나타내는 도면,

도 46은 본 발명의 제 33 실시예에 사용된 스캔패스회로(710-K)의 회로구성을 나타내는 도면,

도 47은 본 발명의 제 34 실시예에 사용된 스캔패스회로(720-K)의 회로구성을 나타내는 도면,

도 48은 본 발명의 제 35 실시예에 사용된 스캔패스회로(730-K)의 회로구성을 나타내는 도면,

도 49는 본 발명의 제 36 실시예에 사용된 스캔패스회로(740-K)의 회로구성을 나타내는 도면,

도 50은 본 발명의 제 37 실시예에 사용된 스캔패스회로(750-K)의 회로구성을 나타내는 도면,

도 51은 본 발명의 제 38 실시예에 사용된 스캔패스회로(760-K)의 회로구성을 나타내는 도면,

도 52는 본 발명의 제 39 실시예에 사용된 스캔패스회로(770-K)의 회로구성을 나타내는 도면,

도 53은 본 발명의 제 40 실시예에 사용된 스캔패스회로(780-K)의 회로구성을 나타내는 도면.

*도면의 주요부분에 대한 부호의 설명*

150,250,350,450 : 제어신호 발생회로

50-1,50-2,50-3 : 처리회로

이하, 본 발명의 바람직한 실시예에 대해서 첨부도면을 참조하면서 상세히 설명한다.

(제 1 실시예)

도 1을 참조하면, 반도체 집적회로(100)는 복수의 처리회로(50-1∼50-3)를 갖는다. 또한, 반도체 집적회로(100)는 외부와의 신호의 전송을 행하기 위한 신호단자로서, 모드 설정신호 입력단자(11), 제 1 클럭입력단자(13), 제 2 클럭입력단자(15), 스캔패스용 데이터 입력단자(17), 및 스캔패스용 데이터 출력단자(19)를 갖는다. 모드 설정신호 입력단자(11)에는 후술하는 스캔패스회로의 직렬동작과 병렬동작을 바꾸기 위한 모드설정신호 MODE가 입력된다. 제 1 클럭입력단자(13)에는 제 1 동작상태에 대응하는 통상동작시에 사용된 제 1 클럭신호 MCK가 입력된다. 제 2 클럭입력단자(15)에는 제 2 동작상태에 대응하는 논리검증 동작시에 사용된 제 2 클럭신호 TCK가 입력된다. 스캔패스용 데이터 입력단자(17)는 논리검증 동작시에, 논리검증으로 사용된 데이터 신호 SIN가 입력된다. 스캔패스용 데이터 출력단자(19)는 논리검증의 결과에 대응하는 데이터 신호 SOU를 출력한다.

본 발명의 반도체 집적회로(100)는 유지회로를 나타내는 스캔패스회로(130-1∼130-n(n: 정(+)의 정수) 및 140-1∼140-n), 제어신호 발생회로(150)를 더 포함한다.

스캔패스회로(130(또는 140)-K)(K: 정(+)의 정수, 1≤ K≤ n)는 클럭입력단자 CK, 제1의 데이터 입력단자 D, 제 2 데이터 입력단자 SI, 제 1 제어신호 입력단자 K1, 제 2 제어신호 입력단자 K2, 및 출력단자 Q를 갖는다. 제어신호 발생회로(150)는 모드 설정신호 입력단자(11), 제 1 클럭입력단자(13), 및 제 2 클럭입력단자(15)에 전기적으로 접속되어 있다. 또한, 제어신호 발생회로(150)는 복수의 제어신호(제어신호 C/!C, 제어신호 PC/!PC, 제어신호 SC/!SC)를 발생한다. 여기서, 제어신호 C/!C는, 제어신호 C와, 이 제어신호 C의 논리레벨과 상보적인 논리레벨을 갖는 반전 제어신호 !C의 한편 또는 양쪽을 나타내고 있다. 제어신호 PC/!PC 및 제어신호 SC/!SC는 제어신호 C/!C와 비슷하다. 심볼 "!"은 상보적인 논리레벨을 갖는 신호를 나타낸다. 또, 본 실시예의 설명에 있어서는, 제어신호의 양쪽(예컨대, 제어신호 PC/!PC는 제어신호 PC와 반전제어신호 !PC을 나타낸다)을 나타낸다. 따라서, 도 1에서, 제어신호 C/!C, 제어신호 PC/!PC, 및 제어신호 SC/!SC를 전달하는 신호선의 개수는 1개만 나타나 있지만, 여기서는, 제어신호 및 그 반전제어신호를 각각 전달하기 위한 12개의 신호선을 1개로 표현하고 있다.

스캔패스회로(130(또는 140)-K)의 클럭입력단자 CK에는, 제어신호 C/!C가 입력된다. 스캔패스회로(130(또는 140)-K)의 제 1 제어신호 입력단자 K1에는 제어신호 PC/!PC가 입력된다. 스캔패스회로(130(또는 140)-K)의 제 2 제어신호 입력단자 K2에는, 제어신호 SC/!SC가 입력된다. 각 단자에 입력된 제어신호의 개수는 2개이다. 따라서, 스캔패스회로(130(또는 140)-K)의 클럭입력단자 CK, 제 1 제어신호 입력단자 K1, 및 제 2 제어신호 입력단자 K2는 각각 2개의 단자가 하나의 단자로 표현되도록 정의될 것이다.

스캔패스회로(130-K)의 제 1 데이터 입력단자 D에는, 처리회로(50-1)로부터 출력된 신호가 입력된다. 스캔패스회로(140-K)의 제 1 데이터 입력단자 D에는, 처리회로(50-2)로부터의 출력신호가 입력된다. 스캔패스회로(130-K)의 제 2 데이터 입력단자 SI에는 대응하는 스캔패스회로(130-(K-1))의 출력단자 Q에 각각 접속되어 있다. 그러나, K=1의 경우, 제 2 데이터 입력단자 SI는 스캔패스용 데이터 입력단자(17)에 전기적으로 접속된다. 스캔패스회로(140-K)의 제 2 데이터 입력단자 SI에는 스캔패스회로(140-(K-1))의 출력단자 Q에 접속되어 있다. 단지, K=1의 경우, 제 2 데이터 입력단자 SI는 스캔패스회로(130-n)의 출력단자 Q에 전기적으로 접속되어 있다. 또한, 스캔패스회로(130-K)의 출력단자 Q는 처리회로(50-2)에도 전기적으로 접속되어 있고, 스캔패스회로(140-K)의 출력단자 Q는 처리회로(50-3)에도 전기적으로 접속되어 있다. 그러나, K=n의 경우, 출력단자 Q는 스캔패스용 데이터 출력단자(19)에도 전기적으로 접속되어 있다.

여기서, 스캔패스회로를 사용하여 처리회로에 대한 논리검증을 행하는 순서는 다음과 같다.

(1) 테스트 직렬 입력동작:

스캔패스용 데이터 입력단자(17)로부터 직렬로 논리검증을 위한 데이터(이하, 테스트벡터라고 칭한다) SIN가 입력된다. 또한, 쉬프트동작에 의해 모든 스캔패스회로(130-1∼130-n, 140-1∼140-n)에 테스트 벡터 SIN이 저장된다. 이것은 제 2 클럭신호 TCK에 따라서 행해진다.

(2) 테스트 병렬동작:

논리검증 대상의 처리회로의 입력측에 배치된 스캔패스회로의 각각에 저장된 테스트 벡터 SIN을 대응하는 처리회로에 입력한다. 테스트 벡터 SIN에 대응하는 처리회로로부터 출력된 출력은 논리검증 대상의 처리회로의 출력측에 배치된 대응하는 스캔패스회로에 저장된다. 이것은 제 2 클럭신호 TCK에 따라서 행해진다. 즉, 도 1에서, 논리검증 대상의 처리회로를 처리회로(50-2)로 간주하면, 입력측의 스캔패스회로는 스캔패스회로(130-1∼130-n)이고, 출력측의 스캔패스회로는 스캔패스회로(140-1∼140-n)이다. 또한, 논리검증 대상의 처리회로를 처리회로(50-1)로 간주하면, 입력측의 스캔패스회로로서 도시하지 않은 스캔패스회로가 존재하고, 출력측의 스캔패스회로는 스캔패스회로(130-1∼130-n)이다. 비슷하게, 논리검증 대상의 처리회로를 처리회로(50-3)로서 간주하면, 입력측의 스캔패스회로는 스캔패스회로(140-1∼140-n)이고, 출력측의 스캔패스회로로서 도시하지 않은 스캔패스회로가 존재한다.

(3) 테스트 직렬 출력동작:

출력측의 스캔패스회로에 저장된 처리회로의 출력결과 SOU를, 쉬프트동작에 의해 스캔패스용 데이터 출력단자(19)로부터 직렬로 출력한다. 이것은 제 2 클럭신호 TCK에 따라서 행해진다.

(4) 기대값 비교:

스캔패스용 데이터 출력단자(19)로부터 출력된 데이터와 기대값과의 비교를 행한다. 기대값은 예컨대 스캔패스회로(130)-1∼130-n)에 저장된 테스트벡터 SIN을 처리회로(50-2)에 입력하였을 때, 처리회로(50-2)가 정상으로 동작하는 경우에 출력되는 데이터를 나타낸다. 즉, 스캔패스용 데이터 출력단자(19)로부터 출력된 데이터 SOU와 기대값이 모두 일치하는 경우는, 처리회로(50-2)는 정상이라고 판단할 수 있고, 스캔패스용 데이터 출력단자(19)로부터 출력된 데이터 SOU와 기대값이 불일치의 경우는, 처리회로(50-2)는 이상이라고 판단할 수 있다.

여기서, 제어신호 발생회로(150) 및 스캔패스회로(130(또는 140)-K)의 상세한 회로구성을 도면을 사용하여 설명한다. 도 2는 제어신호 발생회로(150)의 회로도, 도 3은 스캔패스회로(130(또는 140)-K)의 회로도면이다.

도 2를 참조하면, 제어신호 발생회로(150)는 5개의 인버터(151∼155)와 2개의 2입력 NOR 게이트(156, 157)와 하나의 2입력 AND 게이트(158)로 구성되어 있다(이하, 2입력 NOR 게이트는 "NOR"라고 칭하고, 2입력 AND 게이트는 "AND"라고 칭한다). 모드 설정신호 MODE는 인버터(151)의 입력단자와, NOR(157)의 제 1 입력단에 접속되어 있다. 인버터(151)의 출력은 NOR(156)의 제 1 입력단에 접속되어 있다. 통상동작용의 제 1 클럭신호 MCK 및 논리검증 동작용의 제 2 클럭신호 TCK는 각각 AND(158)의 제 1 입력단, 제 2 입력단에 접속되어 있다. AND(158)의 출력은 NOR(157)의 제 2 입력단, NOR(156)의 제 2 입력단, 및 인버터(152)의 입력단에 접속되어 있다. NOR(156)의 출력은 제 1 제어신호 PC/!PC로서 출력된다. 즉, NOR(156)의 출력은 그대로 제어신호 !PC로서 출력되고, 인버터(153)를 통해 제어신호 PC로서 출력된다. NOR(157)의 출력은 제 2 제어신호 SC/!SC로서 출력된다. 즉, NOR(157)의 출력은 그대로 제어신호 !SC로서 출력되고, 인버터(154)를 통해 제어신호 SC로서 출력된다. 인버터(152)의 출력은 제 3 제어신호 C/!C로서 출력된다. 즉, 인버터(152)의 출력은 그대로 제어신호 !C로서 출력되고, 인버터(155)를 통해 제어신호 C로서 출력된다.

이와 같이 구성된 제어신호 발생회로(150)는 다음과 같이 동작한다. 또, 상술한 바와 같이, 모드 설정신호 MODE는 스캔패스회로를 직렬동작과 병렬동작 중 어느 하나를 선택하기 위한 신호이다. 모드 설정신호 MODE가 저전위레벨(이하, "L 레벨"이라고 칭한다)일 때에는 직렬동작을 선택한다. 한편, 모드 설정신호 MODE가 고전위레벨(이하, "H 레벨"이라고 칭한다)일 때에는 병렬동작을 선택한다. 모드 설정신호 MODE가 L 레벨일 때, NOR(156)의 제 1 입력단에는 인버터(151)를 통해 H 레벨의 신호가 입력되고, NOR(157)의 제 1 입력단에는 L 레벨의 신호가 입력된다. 따라서, NOR(156)의 출력신호는 L 레벨로 고정된다. 이와 같이, 제어신호 !PC는 L 레벨로 되고, 제어신호 PC는 인버터(153)의 출력으로서 H 레벨로 된다. 또한, AND(158)에 입력된 제 1 클럭신호 MCK 및 제 2 클럭신호 TCK의 어느 쪽인지 한편을 H 레벨로 고정한다. 예컨대, 제 1 클럭신호 MCK를 H 레벨로 고정하면, AND(158)의 출력신호는 제 2 클럭신호 TCK와 비슷하게 된다. 제 2 클럭신호 TCK를 H 레벨로 고정하면, AND(158)의 출력신호는 제 1 클럭신호 MCK와 비슷하게 된다. 따라서, NOR(157)의 출력은 AND(158)의 출력신호를 반전하여 얻은 전위레벨을 갖는 신호로 되고, 제어신호 !SC로서 출력된다. 제어신호 SC는 인버터(154)를 통해 AND(158)와 비슷한 전위레벨을 갖는 신호로 된다. 또, 제어신호 !C도 인버터(152)를 통해 AND(158)의 출력신호를 반전하여 얻은 전위레벨을 갖는 신호로 된다. 또한, 제어신호 C는 인버터(155)를 통해 AND(158)와 비슷한 전위레벨을 갖는 신호로 된다.

다음에, 모드 설정신호 MODE가 H 레벨일 때, NOR(156)의 제 1 입력단에는 인버터(151)를 통해 L레벨의 신호가 입력되고, NOR(157)의 제 1 입력단에는 H레벨의 신호가 입력된다. 따라서, NOR(157)의 출력신호는 L레벨로 고정된다. 따라서, 제어신호 !SC는 L레벨로 되고, 제어신호 SC는 인버터(154)를 통해 H레벨로 된다. 또한, 상술한 바와 같이, AND(158)에 입력된 제 1 클럭신호 MCK와 제 2 클럭신호 TCK의 어느 쪽인지 한편을 H레벨로 고정한다. 따라서, NOR(156)의 출력은 AND(158)의 출력신호를 반전하여 얻은 전위레벨을 갖는 신호로 되고, 제어신호 !PC로서 출력된다. 제어신호 PC는 인버터(153)를 통해 AND(158)와 비슷한 전위레벨을 갖는 신호로 된다. 또, 제어신호 !C도 인버터(152)를 통해 AND(158)의 출력신호를 반전하여 얻은 전위레벨을 갖는 신호로 된다. 그러나, 제어신호 C는 인버터(155)를 통해 AND(158)와 비슷한 전위레벨을 갖는 신호로 된다.

도 3을 참조하면, 스캔패스회로(130(또는 140)-K)는 5개의 트랜스퍼 게이트(111∼115)와 5개의 인버터(121∼125)로부터 구성되어 있다. 제 1 데이터 신호입력단자 D에서 입력되는 데이터신호 D는 트랜스퍼 게이트(111)를 통해 인버터(121)의 입력단에 접속되어 있다. 제 2 데이터 신호 입력단자 SI에서 입력되는 데이터 SI는 트랜스퍼 게이트(112)를 통해 인버터(121)의 입력단에 접속되어 있다. 인버터(121)의 출력은 인버터(122)의 입력단에 접속되어 있다. 인버터(122)의 출력은 트랜스퍼 게이트(113)를 통해 인버터(121)의 입력단에 접속되어 있다. 인버터(121)의 출력은 트랜스퍼 게이트(114)를 통해 인버터(123)의 입력단에 접속되고, 인버터(125)를 통해 데이터 출력신호 Q로서, 출력단자 Q로부터 출력된다. 인버터(123)의 출력은 인버터(124)의 입력단에 접속되어 있다. 인버터(124)의 출력은 트랜스퍼 게이트(115)를 통해 인버터(123)의 입력단에 접속된다. 트랜스퍼 게이트(111∼115)는 각각 P채널형 MOS 트랜지스터(이하, PMOS라고 칭한다)와 N채널형 MOS 트랜지스터(이하, NMOS라고 칭한다)를 병렬로 접속한 구성이다. 제어신호 발생회로(150)로부터 출력된 각 제어신호 중 제어신호 PC는 트랜스퍼 게이트(111)의 PMOS의 게이트에 입력되지만, 제어신호 !PC는 NMOS의 게이트에 입력된다. 또한, 제어신호 SC는 트랜스퍼 게이트(112)의 PMOS의 게이트에 입력되지만, 제어신호 !SC는 NMOS의 게이트에 입력된다. 또한, 제어신호 C는 트랜스퍼 게이트(113)의 NMOS의 게이트와 트랜스퍼 게이트(114)의 NMOS의 게이트와 트랜스퍼 게이트(115)의 PMOS의 게이트에 접속된다. 비슷하게, 제어신호 !C는 트랜스퍼 게이트(113)의 PMOS의 게이트와 트랜스퍼 게이트(114)의 PMOS의 게이트와 트랜스퍼 게이트(115)의 NMOS의 게이트에 접속된다.

이와 같이 구성된 스캔패스회로(130(또는 140)-K)는 다음과 같이 동작한다. 모드 설정신호가 L레벨인 경우, 상술한 바와 같이 제어신호 PC는 H레벨로 되고, 제어신호 !PC는 L레벨로 된다. 이와 같이, 트랜스퍼 게이트(111)는 오프상태로 된다. 따라서, 입력 데이터신호 D는 스캔패스회로(130(또는 140)-K)에는 입력되지 않는다. 제어신호 SC 및 제어신호 !SC는 AND(158)으로부터 출력된 한편의 클럭신호에 따라서, 온상태와 오프상태를 반복한다. 즉, 스캔패스회로(130(또는 140)-K)는 순차 입력되는 데이터신호 SI를, 트랜스퍼 게이트(112)의 온/오프동작에 의해 순차 획득한다. 여기서, 인버터(121), 인버터(122), 및 트랜스퍼 게이트(113)로 제 1 래치부를 구성하고, 인버터(123), 인버터(124), 및 트랜스퍼 게이트(115)로 제 2 래치부를 구성한다. 트랜스퍼 게이트(113)와 트랜스퍼 게이트(115)는 제어신호 C 및 제어신호 !C에 의해 제어되지만, 그 온/오프동작은 상보적이다. 따라서, 제 1 래치부와 제 2 래치부의 데이터 신호의 유지동작도 상보적이다.

여기서, 동작의 설명을 분명히 이해하기 위해서, 데이터신호 SI로서 데이터 A, 데이터 B가 순차 입력된다고 가정한다. 제어신호 SC가 L레벨로 되고, 제어신호 !SC가 H레벨로 되면, 트랜스퍼 게이트(112)가 먼저 온상태로 되어, 데이터 A를 수신한다. 이때, 제어신호 C는 L레벨로 되고, 제어신호 !C는 H레벨로 되기 때문에, 트랜스퍼 게이트(113) 및 트랜스퍼 게이트(114)는 오프상태로 되고, 트랜스퍼 게이트(115)는 온상태로 된다. 이와 같이, 데이터 신호 A는 인버터(121, 122)를 통해 입력되지만 제 2 래치부에는 전송되지 않는다.

다음에, 제어신호 SC가 H레벨로 되고, 제어신호 !SC가 L레벨로 되면, 트랜스퍼 게이트(112)가 오프상태로 되어, 데이터신호 SI가 입력되는 것이 금지된다. 또한, 이때, 제어신호 C는 H레벨로 되고, 제어신호 !C는 L레벨로 되기 때문에, 트랜스퍼 게이트(113) 및 트랜스퍼 게이트(114)는 온상태로 되고, 트랜스퍼 게이트(115)는 오프상태로 된다. 이와 같이, 제 1 래치부는 데이터 A를 내부에 유지한다. 또한, 인버터(121)의 출력은 트랜스퍼 게이트(114) 및 인버터(125)를 통해 출력신호 Q로서 출력된다. 이 출력신호 Q는 데이터 A와 비슷한 전위레벨을 갖는다. 또한, 인버터(121)의 출력은 제 2 유지부에도 전송된다.

다음에, 다시 제어신호 SC가 L레벨로 되고, 제어신호 !SC가 H레벨로 되면, 트랜스퍼 게이트(112)가 온상태로 되어, 데이터 B를 내부에 수신한다. 이때, 제어신호 C는 L 레벨로 되고, 제어신호 !C는 H레벨로 되기 때문에, 트랜스퍼 게이트(113) 및 트랜스퍼 게이트(114)는 오프상태로 되고, 트랜스퍼 게이트(115)는 온상태로 된다. 따라서, 제 2 래치부에서, 전송된 데이터 A는 인버터(123, 124) 및 트랜스퍼 게이트(115)를 통해 인버터(123)의 입력단에 피드백된다. 이 상태는 제 2 래치부에서 유지된다. 따라서, 제 2 래치부는 이전의 데이터 A를 내부에 유지한다. 한편, 데이터신호 B는 트랜스퍼 게이트(114)가 오프상태에 있기 때문에 제 2 래치부에는 전송되지 않는다. 또, 출력단자 Q에서는, 제 2 래치부에 유지된 데이터 A가 출력된다. 이후, 데이터 C 및 데이터 D가 순차 입력됨에 따라서, 상술한 것과 동일한 동작을 행한다.

모드 설정신호가 H레벨인 경우, 상술한 바와 같이 제어신호 SC는 H레벨로 되고, 제어신호 !SC는 L레벨로 된다. 따라서, 트랜스퍼 게이트(112)는 오프상태로 된다. 따라서, 입력 데이터신호 SI는 스캔패스회로(130(또는 140)-K)에는 입력되지 않는다. 제어신호 PC 및 제어신호 !PC는 AND(158)로부터 출력된 한편의 클럭신호에 따라서, 온상태와 오프상태를 반복한다. 즉, 스캔패스회로(130(또는 140)-K)는 순차 입력되는 데이터신호 D를, 트랜스퍼 게이트(111)의 온/오프동작에 의해 순차 수신한다.

또, 트랜스퍼 게이트(113∼115), 인버터(121∼125)로 구성된 부분의 동작은 모드 설정신호가 L레벨인 경우와 동일하다. 즉, 상기 설명에 있어서, 제어신호 SC 및 제어신호 !SC를 제어신호 PC 및 제어신호 !PC로 대체하여 판독해도 되고, 입력 데이터신호 SI를 입력 데이터신호 D로 대체하여 판독해도 된다.

제어신호 발생회로(150) 및 스캔패스회로(130-1∼130-n, 및 140-1∼140-n)를 갖는 반도체 집적회로(100)의 통상동작 및 논리검증동작에 관해서 설명한다. 또, 제 1 클럭신호 MCK의 주파수는 제 2 클럭신호 TCK의 주파수보다 큰 것으로 한다. 도 4는 반도체 집적회로(100) 중의 제어신호 발생회로(150) 및 스캔패스회로(130)(또는 140)-K의 동작을 나타내는 타이밍 챠트이다.

(a) 통상동작 ("통상 병렬동작"이라고도 칭한다 : 도 4 중의 T1로 표시되는 기간):

통상동작시에는, 모드 설정신호 MODE를 H레벨로 설정하고, 제 2 클럭신호 입력단자(15)를 H레벨로 설정한다. 또한, 소정의 주기로 전위레벨이 변화되는 제 1 클럭신호 MCK가 제 1 클럭신호 입력단자(13)로부터 입력된다. 이것들의 신호에 근거하여, 제어신호 발생회로(150)는 제어신호 PC/!PC, SC/!SC, C/!C를 출력한다. 제어신호 PC 및 제어신호 C는 제 1 클럭신호 MCK와 비슷한 전위레벨을 갖는 신호로 된다. 제어신호 SC는 H레벨의 신호로 된다. 또한, 이것들의 제어신호의 반전신호에 대응하는 제어신호 !PC, !SC, !C는 각각 제어신호 PC, SC, C의 전위레벨을 반전하여 얻은 전위레벨의 신호로 되는 것은 말할 필요도 없다. 이하, 반전 제어신호 !PC, !SC, !C의 전위레벨에 관한 설명은 생략하지만, 각각 제어신호 PC, SC, C의 전위레벨을 반전하여 얻은 전위레벨을 갖는 신호로서 해석해도 된다.

이와 같이 함으로써, 처리회로(50-1)(또는 50-2)부터 출력된 데이터신호가 스캔패스회로(130(또는 140)-K)의 제 1 입력단자 D를 통해 스캔패스회로(130(또는 140)-K)에 저장된다. 이것은 제 1 클럭신호 MCK에 근거하는 제어신호 C/!C를 클럭신호로서 저장하는 것을 의미한다. 또한, 스캔패스회로(130(또는 140)-K)는 내부에 저장된 데이터신호를 출력단자 Q로부터 출력한다.

따라서, 통상동작의 기간동안(즉, 도 4의 기간 T1 중)에 제 1 데이터 입력단자 D에 입력된 데이터신호 D#0∼D#(N-1)가 출력단자 Q로부터 입력순서대로 순차 출력된다.

(b) 논리검증동작:

상술한 바와 같이, 논리검증동작은 (1) 테스트 직렬 입력동작∼(4) 기대값 비교의 동작으로부터 실시된다. 도 4의 타이밍 챠트는 (1) 테스트 직렬 입력동작과, (2) 테스트 병렬동작을 나타낸다. (3)의 테스트 직렬 출력동작은 (1) 테스트 직렬 입력동작과 비슷하기 때문에, 생략한다. 따라서, (3) 테스트 직렬 출력동작에서의 모드 설정신호 MODE, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 제어신호 PC/!PC, SC/!SC, C/!C의 전위레벨은 (1) 테스트 직렬 입력동작의 경우와 비슷하다고 해석해도 된다.

(1) 테스트 직렬 입력동작(도 4 중의 T2로 표시되는 기간에 대응):

테스트 직렬 입력동작은 반도체 집적회로(100)의 논리검증에 있어서 반도체 집적회로(100)의 외부에서 스캔패스회로(130(또는 140)-K)에 논리검증을 위한 데이터신호 SIN을 저장하기 위한 동작이다. 테스트 직렬 입력동작은 제 2 클럭신호 TCK와 동기하여 스캔패스용 데이터 입력단자(17)로부터 입력된 테스트 벡터에 해당하는 데이터 신호 SIN을 스캔패스회로(130(또는 140)-K)로 입력하기 위한 동작이다.

우선, 모드 설정신호 MODE를 L레벨로 설정하고, 제 1 클럭신호 MCK를 H레벨로 한다. 또한, 소정의 주기로 전위레벨이 변화하는 제 2 클럭신호가 입력된다. 이들 신호에 근거하여, 제어신호 발생회로(150)로부터 제어신호 PC/!PC, SC/!SC, C/!C가 출력된다. 제어신호 SC 및 제어신호 C는 제 2 클럭신호 TCK와 비슷한 전위레벨을 갖는 신호로 된다. 제어신호 PC는 H레벨의 신호로 된다.

이렇게 함으로써, 스캔패스회로(130(또는 140)-(K-1))부터 출력된 데이터신호 SIN이 스캔패스회로(130(또는 140)-K)의 제 2 입력단자 SI를 통해 스캔패스회로(130(또는 140)-K)에 저장된다. 또, 스캔패스회로(130-1)는 스캔패스용 데이터 입력단자(17)로부터 입력된 테스트 벡터를 내부에 저장하고, 스캔패스회로(140-1)는 스캔패스(130-n)로부터 출력된 데이터 신호를 저장한다.

이 저장은 제 2 클럭신호 TCK에 근거하는 제어신호 C/!C를 클럭신호로서 저장하는 것에 의해 수행된다. 또한, 스캔패스회로(130(또는 140)-K)는 저장된 데이터신호를 출력단자 Q에서 출력한다. 즉, 스캔패스회로(130-1∼130-n, 140-1∼140-n)는 서로 직렬로 접속된다. 이와 같이, 스캔패스회로(130-1∼130-n, 140-1∼140-n)로 시프트 레지스터를 구성한다. 즉, 스캔패스용 데이터 입력단자(17)로부터, 예컨대 테스트 벡터에 대응하는 데이터신호 SI#0∼SI#(2n-1)가 순차 입력된다. 스캔패스용 데이터 입력 신호단자(17)로부터 최초에 입력되는 데이터신호 SI#0은 도 4에 있어서의 기간 T2 중에 제 2 클럭신호 TCK의 최초의 클럭 펄스에 따라서, 스캔패스회로(130-1)에 저장된다. 다음에, 스캔패스용 데이터 입력신호단자(17)로부터 두번째로 입력되는 데이터신호 SI#1은 도 4에 있어서의 기간 T2 중에 제 2 클럭신호 TCK의 제 2 클럭 펄스에 따라서, 스캔패스회로(130-1)에 저장된다. 이때, 스캔패스회로(130-1)로부터 출력된 데이터신호 SI#0은 스캔패스회로(130-2)에 저장된다. 이와 같이, 스캔패스용 데이터 입력 신호단자(17)로부터 입력되는 데이터신호 SI#0∼SI#(n-1)는 도 4에 있어서의 기간 T2중에 제 2 클럭신호 TCK의 n개의 클럭 펄스에 따라서, 각각 대응하는 스캔패스회로(130-n∼130-1)에 저장된다. 또, 스캔패스용 데이터 입력신호단자(17)로부터 (n+1)번째로 입력된 데이터신호 SI#n은 도 4에 있어서의 기간 T2 중에서의 제 2 클럭신호 TCK의 n번째의 클럭 펄스에 따라서, 스캔패스회로(130-1)에 저장된다. 이때, 스캔패스회로(130-n)로부터 출력된 데이터신호 SI#0은 스캔패스회로(140-1)에 저장된다. 이와 같이, 스캔패스용 데이터 입력신호단자(17)로부터 입력된 데이터신호 SI#0∼SI#(2n-1)는 도 4에 있어서의 기간 T2 중에 제 2 클럭신호 TCK의 2n개의 클럭 펄스에 따라서, 대응하는 스캔패스회로(130-1∼130-I, 140-1∼140-n)에 저장된다. 즉, 데이터신호 SI#0∼SI#(2n-1) 중, 데이터신호 SI#0∼SI#(n-1)는 대응하는 스캔패스회로(140-n∼140-1)에 저장되고, 데이터신호 SI#n∼SI#(2n-1)는 각각 대응하는 스캔패스회로(130-n∼130-1)에 저장된다. 도 4에 나타낸 출력신호 Q는 스캔패스회로(130-1)로부터 출력된 것을 나타낸다.

(2) 테스트 병렬동작 (도 4에서의 T3으로 표시된 기간에 해당):

테스트 병렬동작은 반도체 집적회로(100)의 논리검증에 있어서 전술한 테스트 직렬입력동작 다음에 행해지는 동작을 나타낸다. 테스트 병렬동작은 테스트 직렬입력동작의 완료 후에 행해지는 동작이다. 테스트 병렬동작은 제 2 클럭신호 TCK와 동기하여, 테스트 직렬입력동작시에, 논리검증의 대상인 입력측의 대응하는 스캔패스회로에 저장된 테스트 벡터를 논리검증의 대상인 처리회로(50)에 입력하고, 이 테스트 벡터에 따라서 처리회로(50)로부터 출력된 데이터신호를 출력측의 대응하는 스캔패스회로에 입력하는 동작이다.

우선, 모드설정신호 MODE를 H레벨로 한다. 제 1 클럭신호 MCK 및 제 2 클럭신호 TCK는 테스트 직렬입력동작과 비슷하다. 이들 신호에 근거하여 제어신호 발생회로(150)는 제어신호 PC/!PC, SC/!SC, C/!C를 출력한다. 제어신호 PC 및 제어신호 C는 제 2 클럭신호 TCK와 비슷한 전위레벨을 갖는 신호로 된다. 제어신호 SC는 H레벨의 신호로 된다.

이와 같이 함으로써, 스캔패스회로(130-1∼130-n, 140-1∼140-n) 내에 저장되고, 스캔패스회로(130-1∼130-n, 140-1∼140-n)로부터 출력된 데이터 신호가 대응하는 처리회로(50)에 입력된다. 즉, 처리회로(50-2)의 입력측에 위치하는 스캔패스회로(130-1∼130-n)로부터 출력된 데이터신호 SI#n∼SI#(2n-1)는 처리회로(50-2)로 전송되지만, 처리회로(50-3)의 입력측에 위치하는 스캔패스회로(140-1∼140-n)로부터 출력된 데이터신호 SI#0∼SI#(n-1)는 처리회로(50-3)로 전송된다.

또한, 도 4에 도시한 바와 같이, 모드 설정신호 MODE는 제 2 클럭신호 TCK가 H레벨의 상태로부터 L레벨의 상태로 되고, 다시 H레벨의 상태로 되는 기간이라고 정의하고 있다. 이것은 다음과 같은 동작을 하기 위한 것이다. 테스트 병렬동작이 먼저 개시(즉, 모드설정신호 MODE가 L레벨에서 H레벨로 변화)되면, 스캔패스회로(130-1∼130-n)로부터 출력된 데이터신호는 처리회로(50-2)로 전송되고, 스캔패스회로(140-1∼140-n)로부터 출력된 데이터신호는 처리회로(50-3)로 전송된다. 처리회로(50-1)에는 도시하지 않은 스캔패스회로로부터 데이터신호가 전송된다. 그 후, 처리회로(50-1, 50-2, 및 50-3)는 각각 전송된 데이터신호에 따라서 소정의 처리를 시행하고, 그 처리결과인 데이터신호를 출력한다. 여기까지 행해진 처리는, 제 2 클럭신호 TCK가 L레벨로 되는 기간동안에 완료될 것이다. 이들 처리회로(50-2 또는 50-3)로부터 출력되는 데이터신호는 제 2 클럭신호 TCK가 L레벨에서 H레벨로의 변화에 따라서 처리된다. 이와 같이, 스캔패스회로(130-1∼130-n)는 처리회로(50-1)로부터 출력된 데이터신호를 내부에 저장하고, 스캔패스회로(140-1∼140-n)는 처리회로(50-2)로부터 출력된 데이터 신호를 내부에 저장한다. 또, 처리회로(50-3)로부터 출력된 데이터신호는, 도시하지 않은 스캔패스회로에 저장된다.

상술한 바와 같이, 테스트 병렬동작에 있어서, 스캔패스회로(130(또는 140)-K)는 데이터신호를 수신해야 하는 처리회로로 저장된 데이터신호를 전송하고, 새롭게 저장되어야 할 데이터신호를 송신하는 처리회로로부터 원하는 데이터신호를 내부에 저장한다. 예컨대, 스캔패스회로(130-1∼130-n)는 처리회로(50-1)로부터 출력된 데이터신호 T#0∼T#(n-1)를 내부에 저장하고, 스캔패스회로(140-1∼140-n)는 처리회로(50-2)로부터 출력된 데이터신호 T#n∼T#(2n-1)를 내부에 저장한다.

따라서, 도 4에 나타낸 스캔패스회로(130-1)는 내부에 저장된 데이터신호 SI#(2n-1)를 출력하고, 새로운 데이터신호 T#0을 내부에 저장한다.

(3) 테스트 직렬출력동작:

테스트 직렬출력동작은 반도체 집적회로(100)의 논리검증에 있어서 반도체 집적회로(100)의 외부로 스캔패스회로(130(또는 140)-K)에 저장된 논리검증의 결과를 나타내는 데이터신호를 추출하는 동작이다. 테스트 직렬출력동작은 제 2 클럭신호 TCK와 동기하여 스캔패스용 데이터 출력단자(19)로부터 스캔패스회로(130-1∼130-n, 140-1∼140-n)에 저장된 데이터신호 SOU를 순차 추출하는 동작이다.

상술한 바와 같이, 제어신호 발생회로(150)에 주어진 각 신호의 상태는 테스트 직렬입력동작과 비슷하다. 따라서, 제어신호 발생회로(150)의 동작과, 스캔패스회로(130(또는 140)-K)의 동작은 테스트 직렬입력동작과 비슷하다.

따라서, 제 2 클럭신호 TCK의 클럭 펄스에 따라서, 스캔패스회로(140-n∼140-1, 130-n∼130-1)에 각각 저장된 데이터신호 T#(2n-1)∼T#n, T#(n-1)∼T#0이 순차 스캔패스용 데이터 출력단자(19)로부터 출력된다.

(4) 기대값 비교:

스캔패스 데이터 출력단자(19)로부터 출력된 데이터신호 T#(2n-1)∼T#n, T#(n-1)∼T#0과 기대값과의 비교를 순차 행한다. 이 비교처리는 반도체 집적회로(100)의 외부에 설치된 도시하지 않은 비교수단에 의해서 행해진다. 즉, 스캔패스용 데이터 출력단자(19)로부터 출력된 데이터와 기대값이 모두 일치하는 경우, 처리회로(50-2)는 정상이라고 판단한다. 한편, 스캔패스용 데이터 출력단자(19)로부터 출력된 데이터와 기대값이 불일치하는 경우, 처리회로(50-2)는 이상이라고 판단한다.

이상 상세히 설명한 바와 같이, 제 1 실시예의 반도체 집적회로(100)에 의하면, 제어신호 발생회로(150)는 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 및 모드 설정신호 MOD로부터 내부에 내장된 복수의 스캔패스회로를 제어하는 제어신호를 발생한다. 따라서, 각 스캔패스회로는 공통의 제어신호와 동기하여 동작한다. 이와 같이, 서로 비슷한 회로구성을 갖는 각 스캔패스회로로부터 출력된 신호는 보다 동기화된 것으로 된다. 따라서, 반도체 집적회로의 클럭 스큐를 감소할 수 있다.

또한, 복수의 스캔패스회로에 대하여 하나의 제어신호 발생회로(150)를 공통으로 사용하고 있다. 따라서, 스캔패스회로마다 제어회로가 불필요하기 때문에, 반도체 집적회로(100)의 크기를 축소시킬 수 있다.

또한, 제어신호 발생회로(150)로부터 발생된 각 제어신호는 지금까지 사용하고 있는 제 1 및 제 2 클럭신호와 모드설정신호에 따라서 발생하기 때문에, 특별한 신호를 추가할 필요가 없다.

(제 2 실시예)

도 5는 본 발명의 제 2 실시예에 나타낸 스캔패스회로(160-K)의 회로구성도이다. 제 1 실시예에 나타낸 스캔패스회로(130(또는 140)-K)에 사용된 것과 동일한 구성소자에 관해서는 같은 참주부호가 부착되어 있다. 또, 제 2 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 5에 나타낸 스캔패스회로(160-K)에는 인버터(162)가 추가되어 있다. 또한, 이 인버터(162)의 출력으로서 사용된 출력단자 SO가 스캔패스회로(160-K)에 추가되어 있다. 스캔패스회로(160-K)의 그 밖의 구성은 도 3에 나타낸 스캔패스회로(130(또는 140)-K)와 동일하다. 이 인버터(162)의 입력단에는 인버터(124)의 출력이 전기적으로 접속되어 있다.

이와 같이 구성함으로써, 제 2 실시예에 있어서는 제 1 실시예에서 얻은 효과뿐만 아니라 다음의 효과도 얻을 수 있다. 출력단자 Q로부터 출력된 신호와 비슷한 전위레벨을 갖는 신호가 출력단자 SO로부터 출력된다. 따라서, 출력단자 SO를 논리검증 전용의 데이터 출력단자로서 사용하면, 데이터 출력신호 Q에 접속되어 있던 스킨패스용의 배선을 이 출력단자 SO에 접속할 수 있다. 그 결과, 스캔패스용의 배선에 의한 데이터 출력신호 Q의 부하를 경감할 수 있다. 따라서, 출력단자 Q로부터 출력된 각 신호의 라운딩 및 지연을 감소시킬 수 있다. 또한, 출력단자 Q에 스캔패스용의 배선이 접속되지 않는다. 따라서, 반도체 집적회로의 논리설계시에 있어서, 스캔패스용의 배선에 해당하는 부하를 예상하여 설계해야 한다.

(제 3 실시예)

도 6은 본 발명의 제 3 실시예를 나타낸 제어신호 발생회로(250)의 회로구성도이다. 제 1 실시예에 사용된 제어신호 발생회로(150)에 나타낸 것과 같은 구성소자에 대해서는 같은 부호가 부착되어 있다.

도 6에 나타낸 제어신호 발생회로(250)에는, 인버터(151)의 출력과 NOR(156)의 출력 사이에 설치된 노드 252로부터 모드설정신호 MODE의 전위레벨을 반전하여 얻은 전위레벨을 갖는 반전신호 !M이 출력되게 된다. 따라서, 제어신호 발생회로(250)에는, 이 반전신호 !M을 출력하기 위한 출력단자가 설치된다. 제어신호 발생회로(250)의 다른 구성은 도 2에 나타낸 제어신호 발생회로(150)와 동일하다.

도 7은 본 발명의 제 3 실시예에 나타낸 스캔패스회로(230-K)의 회로구성도이다. 스캔패스회로(230-K)는 제 2 실시예에 나타낸 스캔패스회로(160-K)를 개량한 것이다. 제 2 실시예에 사용된 것과 동일한 구성소자에 관해서는 같은 부호가 부착되어 있다.

도 7에 나타낸 스캔패스회로(230-K)에는 인버터(162) 대신에 NAND 게이트(이하, "NAND"라고 칭한다)(232)가 추가되어 있다. 또한, 이 NAND(232)의 출력이 출력단자 SO로부터 출력된다. 스캔패스회로(230-K)의 그 밖의 구성은 도 5에 나타낸 스캔패스회로(160-K)와 동일하다. 이 NAND(232)의 한편의 입력단에는 인버터(124)의 출력이 전기적으로 접속되어 있다. 또한, NAND(232)의 다른 쪽의 입력단에는 제어신호 발생회로(250)의 노드 252로부터 얻은 반전신호 !M이 입력되어 있다.

이와 같이 구성된 제어신호 발생회로(250) 및 스캔패스회로(230-K)의 동작에 관해서 이하에 설명한다. 도 8은 제 3 실시예에 따른 반도체 집적회로의 동작을 설명하는 타이밍 챠트이다.

도 8을 참조하면, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 모드 설정신호 MODE, 스캔패스회로(230-K)의 제 1 입력단자 D, 제 2 입력단자 SI, 출력단자 Q의 파형은 제 1 실시예의 경우와 마찬가지다.

도 8에 나타낸 제 3 실시예에 있어서, 스캔패스회로(230-K)에 추가되어 있는 출력단자 SO로부터 출력된 신호가 제어신호 발생회로(250)로부터 출력된 반전신호 !M에 의해서 제어된다. 즉, 반전신호 !M이 H레벨인 경우에, NAND(232)로부터의 출력으로서, 출력단자 Q와 비슷한 신호를 출력단자 SO로부터 출력한다. 반전신호 !M이 L레벨인 경우에, NAND(232)로부터의 출력이 금지되기 때문에, 출력단자 SO는 H레벨의 신호에 고정된다(도 8의 기간 T1 및 기간 T3). 따라서, 테스트 직렬입력동작시(도 8의 기간 T2에 해당) 및 테스트 직렬출력동작시(도 8의 기간 T3이후의 기간에 해당)에 스캔패스회로(230-K)의 출력단자 SO로부터 출력단자 Q와 비슷한 신호가 출력된다.

이와 같이 구성함으로써, 제 3 실시예는 제 2 실시예에서 얻은 효과뿐만 아니라 다음의 효과도 얻을 수 있다. 즉, 모드설정신호 MODE가 직렬동작(테스트 직렬입력동작 및 테스트 직렬출력동작시)을 지시할 때를 제외하고, 출력단자 SO로부터 얻은 출력이 요구되지 않는 경우에, NAND(232)의 동작을 고정하여, 스캔패스회로(230-K)의 출력단자 SO를 H레벨로 고정한다. 따라서, NAND(232)를 불필요한 동작을 수행하는 일이 없이, 출력단자 SO로부터 불필요한 신호를 출력하는 것을 피할 수 있다. 그 결과, 제 3 실시예는 제 2 실시예와 비교하여 소비전력을 감소시킬 수 있다.

(제 4 실시예)

도 9는 본 발명의 제 4 실시예를 나타내는 제어신호 발생회로(350)의 회로구성도이다. 제 1 실시예에 나타낸 제어신호 발생회로(150)에 사용된 것과 동일한 구성소자에는 같은 참조부호가 부착되어 있다.

도 9에 나타낸 제어신호 발생회로(350)에는, 인버터(151)의 입력단의 노드 352로부터, 모드설정신호 MODE와 비슷한 전위레벨을 갖는 제어신호 M이 출력된다. 따라서, 제어신호 발생회로(350)에는, 이 제어신호 M을 출력하기 위한 출력단자가 설치된다. 제어신호 발생회로(350)의 다른 구성은 도 2에 나타낸 제어신호 발생회로(150)와 동일하다.

도 10은 본 발명의 제 4 실시예를 나타내는 스캔패스회로(330-K)의 회로구성도이다. 이 스캔패스회로(330-K)는 제 2 실시예에 나타낸 스캔패스회로(160-K)를 개량한 것이다. 따라서, 제 2 실시예에 사용된 것과 동일한 구성소자에 관해서는 같은 참주부호가 부착되어 있다.

도 10에 나타낸 스캔패스회로(330-K)에는, 인버터(125) 대신에 NAND(332)가 추가되어 있다. 스캔패스회로(330-K)의 그 밖의 구성은 도 5에 나타낸 스캔패스회로(160-K)와 동일하다. 이 NAND(332)의 한편의 입력단에는 인버터(121)의 출력이 접속되어 있다. 또한, NAND(332)의 다른 쪽의 입력단에는 제어신호 발생회로(350)의 노드 352로부터 얻은 제어신호 M이 입력된다. NAND(332)로부터의 출력은 출력단자 Q로부터 출력된다.

이와 같이 구성된 제어신호 발생회로(350) 및 스캔패스회로(330-K)의 동작에 관해서는 이하에 설명한다. 도 11은 제 4 실시예에 따른 반도체 집적회로의 동작을 설명하는 타이밍 챠트이다.

도 11을 참조하면, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 모드설정신호 MODE, 스캔패스회로(330-K)의 제 1 입력단자 D, 제 2 입력단자 SI의 파형은 제 1 실시예의 경우와 비슷하다. 또한, 제어신호 M의 파형은 모드설정신호 MODE와 비슷하다. 따라서, 도 11에 있어서, 제어신호 M의 전위레벨은 모드설정신호 MODE의 파형을 참조한다.

도 11에 나타낸 제 4 실시예에 있어서는, 스캔패스회로(330-K)의 출력단자 Q에서의 출력이 제어신호 발생회로(350)로부터 출력된 제어신호 M에 의해서 제어된다. 즉, 제어신호 M이 H레벨일 때에, NAND(332)로부터의 출력으로서, 출력단자 SI와 비슷한 신호를 출력단자 Q로부터 출력한다. 제어신호 M이 L레벨일 때에, NAND(332)로부터의 출력이 금지되기 때문에, 출력단자 Q는 H레벨의 신호에 고정된다(도 11의 기간 T2동안). 따라서, 통상동작(통상 병렬동작)시(도 11의 기간 T1에 해당) 및 테스트 병렬동작시(도 11의 기간 T3에 해당)에 스캔패스회로(330-K)의 출력단자 Q로부터 출력단자 SI와 비슷한 신호가 출력된다.

이와 같이 구성함으로써, 제 4 실시예는 제 2 실시예에서 얻은 효과뿐만 아니라 다음의 효과도 얻을 수 있다. 즉, 모드설정신호 MODE가 병렬동작(통상동작 및 테스트 병렬동작시에)을 지시할 때를 제외하고, 출력단자 Q로부터 얻은 출력이 요구되지 않은 경우에, NAND(332)의 동작을 고정하여, 스캔패스회로(330-K)의 출력단자 Q를 H레벨로 고정한다. 따라서, NAND(332)를 불필요하게 동작시키는 일이 없이, 출력단자 Q로부터 불필요한 신호를 출력하는 것을 피할 수 있다. 그 결과, 제 4 실시예는 제 2 실시예와 비교하여 소비전력을 감소시킬 수 있다.

(제 5 실시예)

도 12는 본 발명의 제 5 실시예를 나타내는 제어신호 발생회로(450)의 회로구성도이다. 이 제어신호 발생회로(450)는 제 3 및 제 4 실시예의 제어신호 발생회로(250 및 350)를 결합한 것이다. 제 3 및 제 4 실시예의 제어신호 발생회로(250 및 350)에 사용된 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다.

도 12에 나타낸 제어신호 발생회로(450)에는, 인버터(151)의 입력단의 노드 352로부터, 모드설정신호 MODE와 비슷한 전위레벨을 갖는 제어신호 M이 출력된다. 따라서, 제어신호 발생회로(450)에는, 이 제어신호 M을 출력하기 위한 출력단자가 설치된다. 또한, 인버터(151)의 출력과 NOR(156)의 제 1 입력단 사이에 설치된 노드 252로부터, 모드설정신호 MODE의 전위레벨을 반전하여 얻은 전위레벨을 갖는 반전신호 !M이 출력된다. 따라서, 제어신호 발생회로(450)에는, 이 제어신호 M 및 반전신호 !M을 출력하기 위한 출력단자가 각각 설치된다. 제어신호 발생회로(450)의 다른 구성은 도 2에 나타낸 제어신호 발생회로(150)와 동일하다.

도 13은 본 발명의 제 5 실시예를 나타내는 스캔패스회로(430-K)의 회로구성도이다. 이 스캔패스회로(430-K)도 제 3 및 제 4 실시예에 나타낸 스캔패스회로(230-K) 및 330-K를 결합한 것이다. 제 3 및 제 4 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다.

도 13에 나타낸 스캔패스회로(430-K)에는, 인버터(125) 대신에 NAND(332)가 추가되어 있다. 또, 스캔패스회로(430-K)에는, 인버터162 대신에 NAND(232)가 추가되어 있다. 스캔패스회로(430-K)의 그 밖의 구성은 스캔패스회로(230-K) 및 330-K와 비슷하다. 이 NAND(332)의 제 1 입력단에는 인버터(121)의 출력이 트랜스퍼 게이트(114)를 통해 접속되어 있다. 또한, NAND(332)의 제 2 입력단에는 제어신호 발생회로(450)의 노드 352로부터 얻은 제어신호 M이 입력되어 있다. NAND(332)의 출력은 출력단자 Q로부터 출력된다. 또한, NAND(232)의 제 1 입력단에는 인버터(124)의 출력이 전기적으로 접속되어 있다. 또한, NAND(232)의 제 2 입력단에는 제어신호 발생회로(450)의 노드 252로부터 얻은 반전신호 !M이 입력되어 있다.

이와 같이 구성된 제어신호 발생회로(450) 및 스캔패스회로(430-K)의 동작에 관해서는 이하에 설명한다. 도 14는 제 5 실시예의 반도체 집적회로의 동작을 설명하는 타이밍 챠트이다.

도 14를 참조하면, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 모드설정신호 MODE, 스캔패스회로(430-K)의 제 1 입력단자 D, 제 2 입력단자 SI의 파형은 제 1 실시예의 경우와 비슷하다. 또한, 제어신호 M의 파형은 모드설정신호 MODE와 비슷하고, 반전신호 !M은 모드설정신호의 전위레벨을 반전하여 얻은 전위레벨을 갖는 파형을 나타낸다.

도 14에 나타낸 제 5 실시예에 있어서, 스캔패스회로(430-K)의 출력단자 Q로부터의 출력은 제어신호 발생회로(450)로부터 출력된 제어신호 M에 의해서 제어된다. 또한, 스캔패스회로(430-K)의 출력단자 SO로부터의 출력은 제어신호발생회로(450)로부터 출력되어 있는 반전신호! M에 의해서 제어된다.

즉, 제어신호 M이 H레벨일 때에, NAND(232)로부터의 출력이 금지된다. 따라서, 스캔패스회로(430-K)로부터 얻은 출력신호는 NAND(332)로부터의 출력으로서, 출력단자 Q로부터 출력되고, 출력단자 SO는 H레벨로 고정된다. 한편, 제어신호 M이 L레벨일 때에, NAND(332)로부터의 출력이 금지된다. 따라서, NAND(232)로부터의 출력으로서, 출력단자 SO로부터 스캔패스회로(430-K)로부터 얻은 출력신호가 출력되고, 출력단자 Q는 H레벨로 고정된다.

이와 같이 구성함으로써, 제 5 실시예는 제 3 및 제 4 실시예에서 얻은 효과를 모두 갖는다. 즉, 출력단자 SO로부터 얻은 출력이 필요로 되지 않을 때, 즉, 모드설정신호 MODE가 병렬동작(도 14의 기간 T1로 표시된 통상동작 및 도 14의 기간 T3으로 표시된 테스트 병렬동작시)을 지시할 때, NAND(232)의 동작을 고정하여, 스캔패스회로(430-K)의 출력단자 SO를 H레벨로 고정한다. 한편, 출력단자 Q로부터 얻은 출력이 요구되지 않을 때, 즉, 모드설정신호 MODE가 직렬동작(도 14의 기간 T2로 표시된 테스트 직렬입력동작 및 도 14의 기간 T3이후의 테스트 직렬출력동작시)을 지시할 때, NAND(332)의 동작을 고정하여, 스캔패스회로(430-K)의 출력단자 Q를 H레벨로 고정한다. 따라서, NAND(232 및 332)을 불필요하게 동작시키는 일이 없어, 출력단자 Q 및 SO로부터 불필요한 신호를 출력하는 일이 없다. 그 결과, 제 5 실시예는 소비전력을 감소시킬 수 있다.

(제 6 실시예)

도 15는 본 발명의 제 6 실시예를 나타내는 스캔패스회로(440-K)의 회로구성도이다. 이 스캔패스회로(440-K)는 제 1 실시예에 나타낸 스캔패스회로(130(또는 140)-K)를 개량한 것이다. 따라서, 제 1 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 6 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 15에 나타낸 스캔패스회로(440-K)에는, 인버터(121) 대신에 NAND(444)가 추가되고, 인버터(124) 대신에 NAND(446)가 추가된다. 또, 인버터(442)가 스캔패스회로(440-K)에 신규로 추가되어 있다. 스캔패스회로(440-K)의 그 밖의 구성은 스캔패스회로(130(또는 140)-K)와 비슷하다. 이 NAND(444)의 제 1 입력단에는 트랜스퍼 게이트(111 및 112)로부터의 출력이 입력되어 있다. 또한, NAND(444)의 제 2 입력단에는 인버터(442)의 출력이 접속되어 있다. NAND(444)의 출력은 인버터(122)의 입력단에 전기적으로 접속되고, 트랜스퍼 게이트(114)를 통해 인버터(123)의 입력단에도 전기적으로 접속되어 있다. 이 NAND(446)의 제 1 입력단에는 인버터(123)의 출력이 접속되어 있다. 또한, NAND(446)의 제 2 입력단에는 인버터(442)의 출력이 접속되어 있다. NAND(446)의 출력은 트랜스퍼 게이트(115)를 통해 인버터(123)의 입력에 전기적으로 접속되어 있다. 인버터(442)의 입력단은 초기 설정을 위한 설정신호에 대응하는 초기설정신호 SR를 수신한다.

이와 같이 구성된 스캔패스회로(340-K)의 동작에 관해서는 이하에 설명한다. 도 16은 제 6 실시예에 따른 반도체 집적회로의 동작을 설명하는 타이밍 챠트이다.

도 16을 참조하면, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 모드설정신호 MODE의 파형과, 스캔패스회로(440-K)의 제 1 입력단자 D, 제 2 입력단자 SI의 파형은 제 1 실시예의 경우와 비슷하다.

도 14에 나타낸 실시예에 있어서는, 초기 설정신호 SR가 L레벨이면, 제 1 실시예와 비슷한 방법으로 동작하게 된다. 즉, 초기 설정신호 SR를 L레벨로 설정할 때, 인버터(442)를 통해, NAND(444)의 제 1 입력단자 및 NAND(446)의 제 2 입력단에는 H레벨의 신호가 입력된다. 따라서, NAND(444)는 제 2 입력단자에 접속된 트랜스퍼 게이트(111) 또는 트랜스퍼 게이트(112)를 통해 제 2 입력단자에 전송된 데이터신호 D 또는 데이터신호 SI를 수신한다. NAND(444)는 수신된 데이터신호 D 또는 데이터신호 SI의 전위레벨을 반전하여 얻은 전위레벨을 갖는 신호를 출력한다. 즉, NAND(444)는 인버터로서 동작한다. 비슷하게, NAND(446)도 인버터로서 동작한다.

다음에, 초기 설정신호 SR가 H레벨이면, 인버터(442)를 통해, NAND(444)의 제 2 입력단 및 NAND(446)의 제 2 입력단에는 L레벨의 신호가 입력된다. 따라서, NAND(444 및 446)은 다른 쪽의 입력단에 입력된 신호에 관계없이, H레벨의 신호를 출력한다. 도 16에 있어서는 테스트 직렬입력동작(도 16에 있어서의 기간 T2에 해당)기 수행되는 동안, 초기 설정신호 SR는 H레벨로 표시된다. 따라서, 기간 T2 동안, 스캔패스회로(440-K)에 입력된 신호는 H레벨로 고정된 신호로 된다. 이와 같이, NAND(444), 인버터(122), 트랜스퍼 게이트(113)로 구성된 스캔패스회로(440-K)의 제 1 래치부 또는 NAND(446), 인버터(123), 트랜스퍼 게이트(115)로 구성된 스캔패스회로(440-K)의 제 2 래치부는 인버터(125)에 의해 반전된 L레벨의 신호를 유지하여, 출력단자 Q로부터 출력한다.

이와 같이 구성함으로써, 제 6 실시예에 있어서는 제 1 실시예에서 얻은 효과뿐만 아니라, 다음의 효과도 얻을 수 있다. 스캔패스회로(440-K)를 탑재하는 반도체 집적회로가 DSP, 마이크로프로세서 등이면, 초기 설정신호 SR이 H레벨일 때에, 제어용 레지스터 또는 플래그 레지스터 등이 이 스캔패스회로(440-K)의 출력신호를 수신할 수 있다. 이와 같이, 제어용 레지스터 또는 플래그 레지스터 등에 소정의 초기값을 용이하게 저장할 수 있다. 상기 설명에서 초기값이 L레벨의 데이터신호이기 때문에, 초기 설정신호 SR로서 리세트신호를 사용해도 좋다. 또한, 논리검증 동작후에, 스캔패스회로(440-K)에 초기값을 설정할 수 있기 때문에, 스캔패스회로(440-K)에 예측불허의 데이터신호가 남아 있더라도, 스캔패스회로(440-K)에 남아 있는 예측불허의 데이터신호에 의한 오동작을 방지할 수 있다. 또, 하나의 NAND와 하나의 인버터를 스캔패스회로에 간단히 추가하는 단순한 개량으로 상기 효과를 실현할 수 있다. 따라서, 스캔패스회로를 탑재한 반도체 집적회로의 사이즈가 더 이상 대형화되지 않는다.

(제 7 실시예)

도 17은 본 발명의 제 7 실시예를 나타내는 스캔패스회로(450-K)의 회로구성도이다. 이 스캔패스회로(450-K)는 제 1 실시예에 나타낸 스캔패스회로(130(또는 140)-K)를 개량한 것이다. 따라서, 제 1 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 7 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 17에 나타낸 스캔패스회로(450-K)에는, 인버터(122) 대신에 NAND(454)가 추가되고, 인버터(123) 대신에 NAND(456)가 추가된다. 또, 인버터(452)가 스캔패스회로(450-K)에 신규로 추가되어 있다. 스캔패스회로(450-K)의 그 밖의 구성은 도 5의 스캔패스회로(130(또는 140)-K)와 동일하다. 이 NAND(454)의 제 1 입력단에는 인버터(121)의 출력이 접속되어 있다. 또한, NAND(454)의 제 2 입력단에는 인버터(452)의 출력이 전기적으로 접속되어 있다. NAND(454)의 출력은 트랜스퍼 게이트(113)를 통해 인버터(121)의 입력단에 전기적으로 접속되어 있다. 이 NAND(456)의 제 1 입력단에는 인버터(121)의 출력이 트랜스퍼 게이트(114)를 통해 접속되어 있다. 또한, NAND(456)의 제 2 입력단에는 인버터(452)의 출력이 접속되어 있다. NAND(456)의 출력은 인버터(124) 및 트랜스퍼 게이트(115)를 통해 NAND(456)의 제 1 입력단에 전기적으로 접속되어 있다. 인버터(452)의 입력단은 초기 설정을 위한 설정신호에 대응하는 초기 설정신호 SS를 수신한다.

이와 같이 구성된 스캔패스회로(450-K)의 동작에 관해서는 이하에 설명한다. 도 18은 제 7 실시예에 따른 반도체 집적회로의 동작을 설명하는 타이밍 챠트이다.

도 18을 참조하면, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 모드설정신호 NODE의 파형과, 스캔패스회로(450-K)의 제 1 입력단자 D, 제 2 입력단자 SI의 파형은 제 1 실시예의 경우와 비슷하다.

도 18에 나타낸 실시예에 있어서는, 초기 설정신호 SS가 L레벨이면, 제 1 실시예와 비슷한 방법으로 동작하게 된다. 즉, 초기 설정신호 SS를 L레벨로 설정하면, 인버터(452)를 통해, NAND(454)의 제 2 입력단 및 NAND(456)의 제 2 입력단에는, H 레벨의 신호가 입력된다. 따라서, NAND(454)는 제 1 입력단에 접속된 인버터(121)를 통해 전송된 데이터신호 D 또는 데이터신호 SI의 전위레벨을 반전하여 얻은 전위레벨을 갖는 반전신호를 수신한다. NAND(454)은 수신한 데이터신호 D 또는 데이터신호 SI의 전위레벨과 비슷한 전위레벨을 갖는 신호를 출력한다. 즉, NAND(454)는 인버터로서 동작한다. 비슷하게, NAND(456)도 인버터로서 동작한다.

다음에, 초기 설정신호 SS가 H레벨이면, 인버터(452)를 통해, NAND(454)의 제 2 입력단 및 NAND(456)의 제 2 입력단에는, L레벨의 신호가 입력된다. 따라서, NAND(454 및 456)는 다른 쪽의 입력단자에 입력된 신호에 관계없이, H레벨의 신호를 출력한다. 도 18에 있어서는, 테스트 직렬입력동작(도 18에 있어서의 기간 T2에 해당)이 수행되는 동안, 초기 설정신호 SS를 H레벨로 표시한다. 따라서, 기간 T2 동안, 스캔패스회로(450-K)에 입력된 신호는 H레벨로 고정된 신호로 된다. 이와 같이, NAND(454), 인버터(121), 트랜스퍼 게이트(113)로 구성된 스캔패스회로(450-K)의 제 1 래치부 또는 NAND(456), 인버터(124), 트랜스퍼 게이트(115)로 구성된 스캔패스회로(450-K)의 제 2 래치부는 인버터(125)에 의해 반전된 H레벨의 신호를 유지하여, 출력단자 Q로부터 그것을 출력한다.

이와 같이 구성함으로써, 제 7 실시예에 있어서는 제 6 실시예에서 얻은 효과와 동일한 효과를 얻을 수 있다. 그러나, 스캔패스회로(450-K)로부터 출력된 신호 Q로서는 H레벨의 데이터신호가 획득되기 때문에, 초기 설정신호 SS로서 세트신호를 사용해도 된다.

(제 8 실시예)

도 19는 본 발명의 제 8 실시예를 나타내는 스캔패스회로(460-K)의 회로구성도이다. 이 스캔패스회로(460-K)는 제 6 및 제 7 실시예에 나타낸 스캔패스회로(440-K) 및 450-K를 결합한 것이다. 따라서, 제 6 및 제 7 실시예에 나타낸 것과 같은 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 8 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 19에 나타낸 스캔패스회로(460-K)에는, 인버터(121 및 122) 대신에 NAND(444 및 454)이 추가되고, 인버터(123 및 124) 대신에 NAND(446 및 456)이 추가되어 있다. 또, 인버터(442 및 452)가 스캔패스회로(460-K)에 신규로 추가되어 있다. 즉, 스캔패스회로(460-K)는 제 6 및 제 7 실시예에 나타낸 스캔패스회로(440-K) 및 450-K를 결합한 것이다. 스캔패스회로(460-K)의 그 밖의 구성은 도 5에 나타낸 스캔패스회로(130(또는 140)-K)와 비슷하다.

이 NAND(454)의 제 1 입력단에는 트랜스퍼 게이트(111 및 112)의 출력이 전기적으로 접속되어 있다. 또한, NAND(454)의 제 2 입력단에는 인버터(452)의 출력이 전기적으로 접속되어 있다.

NAND(444)의 제 1 입력단에는 NAND(454)의 출력이 전기적으로 접속되어 있다. 또한, NAND(444)의 제 2 입력단에는 인버터(442)의 출력이 전기적으로 접속되어 있다. NAND(444)의 출력은 트랜스퍼 게이트(114)를 통해 NAND(456)의 제 1 입력단에 접속되어 있다. 이 NAND(456)의 제 2 입력단에는 인버터(452)의 출력이 전기적으로 접속되어 있다. NAND(446)의 제 1 입력단에는 NAND(456)의 출력이 전기적으로 접속되어 있다. NAND(446)의 제 2 입력단에는 인버터(442)의 출력이 전기적으로 접속되어 있다. NAND(456)의 출력은 트랜스퍼 게이트(115)를 통해 NAND(456)의 제 1 입력단에 전기적으로 접속되어 있다. 인버터(452)의 입력단은 초기 설정을 위해 사용된 설정신호에 해당하는 초기 설정신호 SS를 수신한다. 인버터(442)의 입력단은 초기 설정을 위해 사용된 설정신호에 해당하는 초기 설정신호 SR를 수신한다. 출력단자 Q에는 NAND(444)의 출력이 트랜스퍼 게이트(114)를 통해 전기적으로 접속되어 있다.

이와 같이 구성된 스캔패스회로(460-K)의 동작에 관해서는 이하에 설명한다. 도 20은 제 8 실시예에 따른 반도체 집적회로의 동작을 설명하는 타이밍 챠트이다.

도 20을 참조하면, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 모드설정신호 MODE의 파형과, 스캔패스회로(460-K)의 제 1 입력단자 D, 제 2 입력단자 SI의 파형은 제 1 실시예의 경우와 비슷하다.

도 20의 실시예에 있어서는, 초기 설정신호 SS 및 SR가 모드 L레벨이면, 제 1 실시예와 비슷한 방법으로 동작하게 된다. 즉, 초기 설정신호 SS 및 SR가 모두 L레벨로 설정되면, 인버터(442 및 452)를 통해, NAND(454, 444, 456, 446)의 제 2 입력단에 H레벨의 신호가 입력된다. 따라서, NAND(454, 444, 456, 446)는 각각 한편의 입력단자에 입력된 신호의 전위레벨을 반전하여 얻은 전위레벨을 갖는 신호를 출력한다. 즉, NAND(454, 444, 456, 446)는 각각 인버터로서 동작하게 된다. 따라서, 스캔패스회로(460-K)는 제 1 실시예에 나타낸 것과 비슷한 회로구성으로 된다.

다음에, 초기 설정신호 SS가 H레벨, 초기 설정신호 SR가 L레벨이면, 인버터(452)를 통해, NAND(454)의 제 2 입력단 및 NAND(456)의 제 2 입력단에는, L레벨의 신호가 입력된다. 따라서, NAND(454 및 456)는 한편의 입력단자에 입력된 신호에 관계없이, H레벨의 신호를 출력한다. 또한, NAND(444)의 제 2 입력단 및 NAND(446)의 제 2 입력단에는, H레벨의 신호가 입력된다. 따라서, NAND(444 및 446)는 제 1 입력단에 입력된 신호의 전위레벨을 반전하여 얻은 전위레벨의 신호를 출력하는 인버터로서 동작한다. 그러나, NAND(444 및 446)의 제 1 입력단에는 H레벨에 고정된 신호를 출력하는 NAND(454 및 456)로부터의 출력을 각각 수신한다. 따라서, NAND(444 및 446)은 L레벨로 고정된 신호를 출력한다. 따라서, 인버터(125)를 통해 출력단자 Q로부터 NAND(444)의 전위레벨을 반전하여 얻은 H 레벨의 신호가 출력된다.

다음에, 초기 설정신호 SS가 L레벨, 초기 설정신호 SR가 H레벨이면, NAND(444)의 제 2 입력단 및 NAND(446)의 제 2 입력단에는, L레벨의 신호가 입력된다. 따라서, NAND(444 및 446)은 제 1 입력단에 입력된 신호에 관계없이 H레벨의 신호를 출력한다. 또한, 인버터(452)를 통해, NAND(454)의 제 2 입력단 및 NAND(456)의 제 2 입력단에는 H레벨의 신호가 입력된다. 따라서, NAND(454 및 456)은 제 1 입력단에 입력된 신호의 전위레벨을 반전하여 얻은 전위레벨의 신호를 출력하는 인버터로서 동작한다. 그러나, NAND(454 및 456)의 제 1 입력단은 NAND(444 및 446)로부터 출력되고, H레벨로 고정된 신호를 수신한다. 이와 같이, NAND(454 및 456)은 모두 L레벨로 고정된 신호를 출력한다. 따라서, 출력단자 Q로부터 인버터(125)를 통해 NAND(444)의 전위레벨을 반전하여 얻은 L레벨의 신호가 출력된다.

도 20을 참조하면, 테스트 직렬입력동작(도 20에서의 기간 T2에 해당)이 수행되는 동안, 초기 설정신호 SS가 H 레벨로 설정된다. 따라서, 기간 T2 동안, 스캔패스회로(460-K)에 입력된 신호는 H레벨로 고정된 신호로 된다. 따라서, NAND(454), NAND(444), 트랜스퍼 게이트(113)로 구성된 스캔패스회로(460-K)의 제 1 래치부 또는 NAND(456), NAND(446), 트랜스퍼 게이트(115)로 구성된 스캔패스회로(460-K)의 제 2 래치부는 인버터(125)에 의해 반전된 H레벨의 신호를 유지하여, 출력단자 Q로부터 그 신호를 출력한다.

이와 같이 구성함으로써, 제 8의 실시예에 있어서는 제 6 및 제 7 실시예에서 얻은 효과를 모두 얻을 수 있다.

(제 9 실시예)

도 21은 본 발명의 제 9 실시예를 나타내는 스캔패스회로(470-K)의 회로구성도이다. 이 스캔패스회로(470-K)는 제 1 실시예에 나타낸 스캔패스회로(130(또는 140)-K)를 개량한 것이다. 따라서, 제 1 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 9 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 21에 나타낸 스캔패스회로(470-K)에는, 인버터(471 ,472, 473) 및 트랜스퍼 게이트(474, 475, 476, 477)가 신규로 추가되어 있다. 스캔패스회로(470-K)의 그 밖의 구성은 도 5에 나타낸 스캔패스회로(130(또는 140)-K)와 동일하다. 인버터(471)의 입력단에는 데이터신호 D가 입력된다. 인버터(472)의 입력단에는 데이터신호 SI가 입력된다. 인버터(473)의 입력단에는 유지신호 SE가 입력된다. 트랜스퍼 게이트(474∼477)는 각각 PMOS 및 NMOS를 병렬로 접속한 구성이다. 유지신호 SE는 트랜스퍼 게이트(474)의 PMOS의 게이트, 트랜스퍼 게이트(476)의 PMOS의 게이트, 트랜스퍼 게이트(475)의 NMOS의 게이트, 트랜스퍼 게이트(477)의 NMOS의 게이트에 접속되어 있다. 인버터(473)의 출력은 트랜스퍼 게이트(474)의 NMOS의 게이트, 트랜스퍼 게이트(475)의 PMOS의 게이트, 트랜스퍼 게이트(476)의 NMOS의 게이트, 트랜스퍼 게이트(477)의 PMOS의 게이트에 접속되어 있다. 인버터(471)로부터의 출력은 트랜스퍼 게이트(474)를 통해 트랜스퍼 게이트(111)에 전송된다. 인버터(472)로부터의 출력은 트랜스퍼 게이트(476)를 통해 트랜스퍼 게이트(112)에 전송된다. 또한, 인버터(124)로부터의 출력은 대응하는 트랜스퍼 게이트(475 및 477)를 통해 각각 트랜스퍼 게이트(111 및 112)에 전송된다. 스캔패스회로(470-K)의 다른 구성은 도 3에 나타낸 스캔패스회로(130(또는 140)-K)와 동일하다.

이와 같이 구성된 스캔패스회로(470-K)의 동작에 관해서는 이하에 설명한다. 도 22는 제 9 실시예에 따른 반도체 집적회로의 동작을 설명하는 타이밍 챠트이다.

도 22를 참조하면, 제 1 클럭신호 MCK, 제 2 클럭신호 TCK, 모드설정신호 NODE의 파형과, 스캔패스회로(470-K)의 제 1 입력단자 D, 제 2 입력단자 SI의 파형은 제 1 실시예의 경우와 비슷하다.

도 22에 있어서, 유지신호 SE가 L레벨이면, 스캔패스회로(470-K)는 제 1 실시예와 비슷한 방법으로 동작하게 된다. 즉, 제어신호 SE를 L레벨로 설정하면, 트랜스퍼 게이트(475 및 477)는 오프상태로 되고, 트랜스퍼 게이트(474 및 476)는 온상태로 된다. 따라서, 스캔패스회로(470-K)는 제어신호 발생회로(150)로부터 출력된 제어신호 PC/!PC, SC/!SC, C/!C에 응답하여, 데이터신호 D 또는 SI를 수신하도록 동작한다.

다음에, 유지신호 SE가 H레벨이면, 트랜스퍼 게이트(475 및 477)는 온상태로 되고, 트랜스퍼 게이트(474 및 476)는 오프상태로 된다. 따라서, 트랜스퍼 게이트(111 및 112)에는 인버터(124)로부터 출력된 신호가 피드백된다. 따라서, 제어신호 발생회로(150)로부터 출력된 제어신호 PC/!PC, SC/!SC, C/!C에 따라, 스캔패스회로(470-K)에 유지되어 있는 데이터신호가 다시 스캔패스회로(470-K)에 저장된다.

도 22에 있어서는, 통상동작(도 22에서의 기간 T1로 표시된 부분)시에, 스캔패스회로(470-K)가 데이터신호 D로서 D#0을 저장한 후(다음 데이터신호 D#1이 입력되기 전)에, 유지신호 SE를 H레벨로 설정한다. 따라서, 유지신호 SE가 H레벨인 동안, 스캔패스회로(470-K)는 스캔패스회로(470-K)에 유지되어 있는 데이터신호 D#0을 계속 유지한다.

이와 같이 구성함으로써, 제 9 실시예에 있어서는 제 1 실시예에서 얻은 효과뿐만 아니라, 필요에 따라서 입력되는 데이터신호가 유지신호 SE에 따라 저장될 수 있는 효과를 얻을 수 있다.

(제 10 실시예)

도 23은 본 발명의 제 10 실시예를 나타내는 스캔패스회로(480-K)의 회로구성도이다. 이 스캔패스회로(480-K)는 제 9 실시예에 나타낸 스캔패스회로(470-K)와 제 6 실시예에 나타낸 스캔패스회로(440-K)를 결합한 것이다. 본 실시예에 있어서, 제 9 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 10 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 23에 나타낸 스캔패스회로(480-K)에는, 인버터(122) 대신에 NAND(482)가 추가되고, 인버터(124) 대신에 NAND(483)가 추가된다. 또, 인버터(481)가 스캔패스회로(480-K)에 신규로 추가되어 있다. 스캔패스회로(480-K)의 그 밖의 구성은 도 21의 스캔패스회로(470-K)와 동일하다.

NAND(482 및 483) 및 인버터(481)는 각각 도 15에 나타낸 스캔패스회로(440-K)의 NAND(444 및 446), 인버터(442)와 비슷한 방법으로 동작한다.

이와 같이 구성함으로써, 제 10 실시예에 있어서는 제 9 실시예에서 얻은 효과와 제 6 실시예에 얻은 효과를 합친 효과를 갖는다.

(제 11 실시예)

도 24는 본 발명의 제 11 실시예에 나타낸 스캔패스회로(490-K)의 회로구성도이다. 이 스캔패스회로(490-K)는 제 9 실시예에 나타낸 스캔패스회로(470-K)와 제 7 실시예에 나타낸 스캔패스회로(450-K)를 결합한 것이다. 본 실시예에 있어서, 제 9 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 11 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 24에 나타낸 스캔패스회로(490-K)에는, 인버터(121) 대신에 NAND(492)가 추가되고, 인버터(123) 대신에 NAND(493)가 추가된다. 또, 인버터(491)가 스캔패스회로(490-K)에 신규로 추가되어 있다. 스캔패스회로(490-K)의 그 밖의 구성은 도 21의 스캔패스회로(470-K)와 비슷하다.

NAND(492 및 493), 인버터(491)는 각각 도 17에 나타낸 스캔패스회로(450-K)의 NAND(454 및 456) 및 인버터(452)와 비슷하게 기능한다.

이와 같이 구성함으로써, 제 11 실시예에 있어서는 제 9 실시예에서 얻은 효과와 제 7 실시예에 얻은 효과를 합친 효과를 갖는다.

(제 12 실시예)

도 25는 본 발명의 제 12 실시예를 나타내는 스캔패스회로(500-K)의 회로구성도이다. 이 스캔패스회로(500-K)는 제 9 실시예에 나타낸 스캔패스회로(470-K)와 제 8 실시예에 나타낸 스캔패스회로(460-K)를 결합한 것이다. 본 실시예에 있어서는, 제 9 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 12 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 25에 나타낸 스캔패스회로(500-K)에는, 인버터(121) 대신에 NAND(502)가 추가되고, 인버터(122) 대신에 NAND(504)가 추가된다. 또, 인버터(123) 대신에 NAND(505)가 추가되고, 인버터(124) 대신에 NAND(506)가 추가된다. 또한, 인버터(501 및 503)가 스캔패스회로(500-K)에 신규로 추가되어 있다. 스캔패스회로(500-K)의 그 밖의 구성은 도 21에 나타낸 스캔패스회로(470-K)와 비슷하다.

NAND(502, 504, 505, 506) 및 인버터(501, 503)는 각각 도 19에 나타낸 스캔패스회로(460-K)의 NAND(454, 444, 456, 446), 인버터(452, 442)와 비슷하게 기능한다.

이와 같이 구성함으로써, 제 12 실시예에 있어서는 제 9 실시예에서 얻은 효과와 제 8 실시예에 얻은 효과를 합친 효과를 갖는다.

(제 13 실시예)

도 26은 본 발명의 제 13 실시예를 나타내는 스캔패스회로(510-K)의 회로구성도이다. 이 스캔패스회로(510-K)는 제 2 실시예에 나타낸 스캔패스회로(160-K)와 제 6 실시예에 나타낸 스캔패스회로(440-K)를 결합한 것이다. 본 실시예에 있어서, 제 2 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 13 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 26에 나타낸 스캔패스회로(510-K)에는, 인버터(121) 대신에 NAND(512)가 추가되고, 인버터(124) 대신에 NAND(513)가 추가된다. 또, 인버터(511)가 스캔패스회로(510-K)에 신규로 추가되어 있다. 스캔패스회로(510-K)의 그 밖의 구성은 도 5에 나타낸 스캔패스회로(160-K)와 비슷하다.

NAND(512, 513) 및 인버터(511)는 각각 도 15에 나타낸 스캔패스회로(440-K)의 NAND(444, 446) 및 인버터(442)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 13 실시예에 있어서는 제 6 실시예에서 얻은 효과와 제 2 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 14 실시예)

도 27은 본 발명의 제 14 실시예를 나타내는 스캔패스회로(520-K)의 회로구성도이다. 이 스캔패스회로(520-K)는 제 2 실시예에 나타낸 스캔패스회로(160-K)와 제 7 실시예에 나타낸 스캔패스회로(450-K)를 조합한 것이다. 본 실시예에 있어서, 제 2 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 14 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 27에 나타낸 스캔패스회로(520-K)에는, 인버터(122) 대신에 NAND(522)가 추가되고, 인버터(123) 대신에 NAND(523)가 추가된다. 또, 인버터(521)가 스캔패스회로(520-K)에 신규로 추가되어 있다. 스캔패스회로(520-K)의 그 밖의 구성은 도 5의 스캔패스회로(160-K)와 비슷하다.

NAND(522, 523) 및 인버터(521)는 각각 도 17에 나타낸 스캔패스회로(450-K)의 NAND(454, 456) 및 인버터(452)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 14 실시예에 있어서는 제 7 실시예에서 얻은 효과와 제 2 실시예에 얻은 효과를 합친 효과를 갖는다.

(제 15 실시예)

도 28은 본 발명의 제 15 실시예를 나타내는 스캔패스회로(530-K)의 회로구성도이다. 이 스캔패스회로(530-K)는 제 2 실시예에 나타낸 스캔패스회로(160-K)와 제 8 실시예에 나타낸 스캔패스회로(460-K)를 결합한 것이다. 본 실시예에 있어서, 제 2 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 15 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 28에 나타낸 스캔패스회로(530-K)에는, 인버터(121) 대신에 NAND(532)가 추가되고, 인버터(122) 대신에 NAND(534)가 추가된다. 또, 인버터(123) 대신에 NAND(535)가 추가되고, 인버터(124) 대신에 NAND(536)가 추가된다. 또, 인버터(531, 533)가 스캔패스회로(530-K)에 신규로 추가된다. 스캔패스회로(530-K)의 그 밖의 구성은 도 5에 나타낸 스캔패스회로(160-K)와 비슷하다.

NAND(532, 534, 535, 536) 및 인버터(531, 533)는 각각 도 19에 나타낸 스캔패스회로(460-K)의 NAND(454, 444, 456, 446) 및 인버터(452, 442)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 15 실시예에 있어서는 제 8 실시예에서 얻은 효과와 제 2 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 16 실시예)

도 29는 본 발명의 제 16 실시예를 나타내는 스캔패스회로(540-K)의 회로구성도이다. 이 스캔패스회로(540-K)는 제 2 실시예에 나타낸 스캔패스회로(160-K)와 제 9 실시예에 나타낸 스캔패스회로(470-K)를 결합한 것이다. 본 실시예에 있어서, 제 2 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 16 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 29에 나타낸 스캔패스회로(540-K)에는, 인버터(541, 542, 543) 및 트랜스퍼 게이트(544, 545, 546, 547)가 신규로 추가되어 있다. 스캔패스회로(540-K)의 그 밖의 구성은 도 5에 나타낸 스캔패스회로(160-K)와 비슷하다.

트랜스퍼 게이트(544, 545, 546, 547) 및 인버터(541, 542, 543)는 각각 도 21에 나타낸 스캔패스회로(470-K)의 트랜스퍼 게이트(474, 475, 476, 477) 및 인버터(471, 472, 473)와 비슷하게 기능한다.

이와 같이 구성함으로써, 제 16 실시예에 있어서는 제 9 실시예에서 얻은 효과와 제 2 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 17 실시예)

도 30은 본 발명의 제 17 실시예를 나타내는 스캔패스회로(550-K)의 회로구성도이다. 이 스캔패스회로(550-K)는 제 6 실시예에 나타낸 스캔패스회로(440-K)와 제 16 실시예에 나타낸 스캔패스회로(540-K)를 결합한 것이다. 본 실시예에 있어서, 제 16 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 17 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 30에 나타낸 스캔패스회로(550-K)에는, 인버터(122) 대신에 NAND(552)가 추가되고, 인버터(124) 대신에 NAND(553)가 추가된다. 인버터(551)는 스캔패스회로(550-K)에 신규로 추가된다. 스캔패스회로(550-K)의 그 밖의 구성은 도 29에 나타낸 스캔패스회로(540-K)와 동일하다.

NAND(552, 553) 및 인버터(551)는 각각 도 15에 나타낸 스캔패스회로(440-K)의 NAND(444, 446) 및 인버터(442)와 비슷하게 기능한다.

이와 같이 구성함으로써, 제 17 실시예에 있어서는 제 6 실시예에서 얻은 효과와 제 16 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 18 실시예)

도 31은 본 발명의 제 18 실시예를 나타내는 스캔패스회로(560-K)의 회로구성도이다. 이 스캔패스회로(560-K)는 제 7 실시예에 나타낸 스캔패스회로(450-K)와 제 16 실시예에 나타낸 스캔패스회로(540-K)를 결합한 것이다. 본 실시예에 있어서, 제 16 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 18 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 31에 나타낸 스캔패스회로(560-K)에는, 인버터(121) 대신에 NAND(562)가 추가되고, 인버터(123) 대신에 NAND(563)가 추가된다. 인버터(561)는 스캔패스회로(560-K)에 신규로 추가된다. 스캔패스회로(560-K)의 그 밖의 구성은 도 29에 나타낸 스캔패스회로(540-K)와 동일하다.

NAND(562, 563) 및 인버터(561)는 각각 도 17에 나타낸 스캔패스회로(450-K)의 NAND(454, 456) 및 인버터(452)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 18 실시예에 있어서는 제 7 실시예에서 얻은 효과와 제 16 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 19 실시예)

도 32는 본 발명의 제 19 실시예를 나타내는 스캔패스회로(570-K)의 회로구성도이다. 이 스캔패스회로(570-K)는 제 8 실시예에 나타낸 스캔패스회로(460-K)와 제 16 실시예에 나타낸 스캔패스회로(540-K)를 결합한 것이다. 본 실시예에 있어서, 제 16 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 19 실시예에 있어서는 도 2에 나타낸 제어신호 발생회로(150)를 사용한다.

도 32에 나타낸 스캔패스회로(570-K)에는, 인버터(121) 대신에 NAND(572)가 추가되고, 인버터(122) 대신에 NAND(574)가 추가된다. 또, 인버터(123) 대신에 NAND(575)가 추가되고, 인버터(124) 대신에 NAND(576)가 추가된다. 또, 인버터(571, 573)가 스캔패스회로(570-K)에 신규로 추가된다. 또한, 인버터(125, 162) 대신에 인버터(577)가 추가 설치된다. 스캔패스회로(570-K)의 그 밖의 구성은 도 29에 나타낸 스캔패스회로(540-K)와 동일하다.

NAND(572, 574, 575, 576) 및 인버터(571, 573)는 각각 도 19에 나타낸 스캔패스회로(460-K)의 NAND(454, 444, 456, 446) 및 인버터(452, 442)와 비슷하게 동작한다. 또한, 인버터(577)의 입력단을 NAND(575)의 출력과 전기적으로 접속하는 경우에, 인버터(577)는 인버터(125 및 162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 19 실시예에 있어서는 제 8 실시예에서 얻은 효과와 제 16 실시예에서 얻은 효과를 합친 효과를 갖는다. 또한, 인버터(125 및 162)를 하나의 인버터로 대용할 수 있기 때문에, 본 실시예는 소자의 개수를 줄임으로써 반도체 집적회로의 사이즈를 축소하는 효과를 갖는다.

(제 20 실시예)

도 33은 본 발명의 제 20 실시예를 나타내는 스캔패스회로(580-K)의 회로구성도이다. 이 스캔패스회로(580-K)는 제 3 실시예에 나타낸 스캔패스회로(230-K)와 제 6 실시예에 나타낸 스캔패스회로(440-K)를 결합한 것이다. 본 실시예에 있어서, 제 6 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 20의 실시예에 있어서는 도 6에 나타낸 제어신호 발생회로(250)를 사용한다.

도 33에 나타낸 스캔패스회로(580-K)에는, NAND(584)이 신규로 추가되어 있다. 스캔패스회로(580-K)의 그 밖의 구성은 도 15에 나타낸 스캔패스회로(440-K)와 동일하다.

NAND 584는 도 7에 나타낸 스캔패스회로(230-K)의 NAND 232와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 20 실시예에 있어서는 제 3 실시예에서 얻은 효과와 제 6 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 21 실시예)

도 34는 본 발명의 제 21 실시예를 나타내는 스캔패스회로(590-K)의 회로구성도이다. 이 스캔패스회로(590-K)는 제 3 실시예에 나타낸 스캔패스회로(230-K)와 제 7 실시예에 나타낸 스캔패스회로(450-K)를 결합한 것이다. 본 실시예에 있어서, 제 7 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 21 실시예에 있어서는 도 6에 나타낸 제어신호 발생회로(250)를 사용한다.

도 34에 나타낸 스캔패스회로(590-K)에는, NAND(594)가 신규로 추가되어 있다. 스캔패스회로(590-K)의 그 밖의 구성은 도 17에 나타낸 스캔패스회로(450-K)와 동일하다.

NAND(594)는 도 7에 나타낸 스캔패스회로(230-K)의 NAND(232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 21 실시예에 있어서는 제 3 실시예에서 얻은 효과와 제 7 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 22 실시예)

도 35는 본 발명의 제 22 실시예를 나타내는 스캔패스회로(600-K)의 회로구성도이다. 이 스캔패스회로(600-K)는 제 3 실시예에 나타낸 스캔패스회로(230-K)와 제 8 실시예에 나타낸 스캔패스회로(460-K)를 결합한 것이다. 본 실시예에 있어서, 제 8 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 22 실시예에 있어서는 도 6에 나타낸 제어신호 발생회로(250)를 사용한다.

도 35에 나타낸 스캔패스회로(600-K)에는, NAND(604)이 신규로 추가되어 있다. 스캔패스회로(600-K)의 그 밖의 구성은 도19에 나타낸 스캔패스회로(460-K)와 동일하다.

NAND(604)는 도 7에 나타낸 스캔패스회로(230-K)의 NAND(232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 22 실시예에 있어서는 제 3 실시예에서 얻은 효과와 제 8 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 23 실시예)

도 36은 본 발명의 제 23 실시예를 나타내는 스캔패스회로(610-K)의 회로구성도이다. 이 스캔패스회로(610-K)는 제 3 실시예에 나타낸 스캔패스회로(230-K)와 제 9 실시예에 나타낸 스캔패스회로(470-K)를 결합한 것이다. 본 실시예에 있어서, 제 9 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 23 실시예에 있어서는 도 6에 나타낸 제어신호 발생회로(250)를 사용한다.

도 36에 나타낸 스캔패스회로(610-K)에는, NAND(614)이 신규로 추가되어 있다. 스캔패스회로(610-K)의 그 밖의 구성은 도 21의 스캔패스회로(470-K)와 동일하다.

NAND(614)는 도 7에 나타낸 스캔패스회로(230-K)의 NAND(232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 23 실시예에 있어서는 제 3 실시예에서 얻은 효과와 제 9 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 24 실시예)

도 37은 본 발명의 제 24 실시예를 나타내는 스캔패스회로(620-K)의 회로구성도이다. 이 스캔패스회로(620-K)는 제 3 실시예에 나타낸 스캔패스회로(230-K)와 제 10 실시예에 나타낸 스캔패스회로(480-K)를 결합한 것이다. 본 실시예에 있어서, 제 10 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 24 실시예에 있어서는 도 6에 나타낸 제어신호 발생회로(250)를 사용한다.

도 37에 나타낸 스캔패스회로(620-K)에는, NAND(624)이 신규로 추가되어 있다. 스캔패스회로(620-K)의 그 밖의 구성은 도 23에 나타낸 스캔패스회로(480-K) 와 동일하다.

NAND(624)는 도 7에 나타낸 스캔패스회로(230-K)의 NAND(232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 24 실시예에 있어서는 제 3 실시예에서 얻은 효과와 제 10 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 25 실시예)

도 38은 본 발명의 제 25 실시예를 나타내는 스캔패스회로(630-K)의 회로구성도이다. 이 스캔패스회로(630-K)는 제 3 실시예에 나타낸 스캔패스회로(230-K)와 제 11 실시예에 나타낸 스캔패스회로(490-K)를 결합한 것이다. 본 실시예에 있어서, 제 11 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 25 실시예에 있어서는 도 6에 나타낸 제어신호 발생회로(250)를 사용한다.

도 38에 나타낸 스캔패스회로(630-K)에는, NAND(634)이 신규로 추가되어 있다. 스캔패스회로(630-K)의 그 밖의 구성은 도 24에 나타낸 스캔패스회로(490-K)와 동일하다.

NAND(634)는 도 7에 나타낸 스캔패스회로(230-K)의 NAND(232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 25 실시예에 있어서는 제 3 실시예에서 얻은 효과와 제 11 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 26 실시예)

도 39는 본 발명의 제 26 실시예를 나타내는 스캔패스회로(640-K)의 회로구성도이다. 이 스캔패스회로(640-K)는 제 3 실시예에 나타낸 스캔패스회로(230-K)와 제 12 실시예에 나타낸 스캔패스회로(500-K)를 결합한 것이다. 본 실시예에 있어서, 제 12 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 26 실시예에 있어서는 도 6에 나타낸 제어신호 발생회로(250)를 사용한다.

도 39에 나타낸 스캔패스회로(640-K)에는, NAND(644)이 신규로 추가되어 있다. 스캔패스회로(640-K)의 그 밖의 구성은 도 25에 나타낸 스캔패스회로(500-K)와 동일하다.

NAND(644)는 도 7에 나타낸 스캔패스회로(230-K)의 NAND(232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 26 실시예에 있어서는 제 3 실시예에서 얻은 효과와 제 12 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 27 실시예)

도 40은 본 발명의 제 27 실시예를 나타내는 스캔패스회로(650-K)의 회로구성도이다. 이 스캔패스회로(650-K)는 제 4 실시예에 나타낸 스캔패스회로(330-K)와 제 6 실시예에 나타낸 스캔패스회로(440-K)를 결합한 것이다. 본 실시예에 있어서, 제 6 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 27 실시예에 있어서는 도 9에 나타낸 제어신호 발생회로(350)를 사용한다.

도 40에 나타낸 스캔패스회로(650-K)에는, 인버터(125) 대신에 NAND(654)가 추가되고, 인버터(655)가 신규로 추가되어 있다. 스캔패스회로(650-K)의 그 밖의 구성은 도 15에 나타낸 스캔패스회로(440-K)와 동일하다.

NAND(654) 및 인버터(655)는 도 10에 나타낸 스캔패스회로(330-K)의 NAND(332) 및 인버터(162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 27 실시예에 있어서는 제 4 실시예에서 얻은 효과와 제 6 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 28 실시예)

도 41은 본 발명의 제 28 실시예를 나타내는 스캔패스회로(660-K)의 회로구성도이다. 이 스캔패스회로(660-K)는 제 4 실시예에 나타낸 스캔패스회로(330-K)와 제 7 실시예에 나타낸 스캔패스회로(450-K)를 결합한 것이다. 본 실시예에 있어서, 제 7 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 28 실시예에 있어서는 도 9에 나타낸 제어신호 발생회로(350)를 사용한다.

도 41에 나타낸 스캔패스회로(660-K)에는, 인버터(125) 대신에 NAND(664)가 추가되고, 인버터(665)가 신규로 추가된다. 스캔패스회로(660-K)의 그 밖의 구성은 도 17에 나타낸 스캔패스회로(450-K)와 동일하다.

NAND(664) 및 인버터(665)는 도 10에 나타낸 스캔패스회로(330-K)의 NAND(332) 및 인버터(162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 28 실시예에 있어서는 제 4 실시예의 효과와 제 7 실시예의 효과를 합친 효과를 갖는다.

(제 29 실시예)

도 42는 본 발명의 제 29 실시예를 나타내는 스캔패스회로(670-K)의 회로구성도이다. 이 스캔패스회로(670-K)는 제 4 실시예에 나타낸 스캔패스회로(330-K)와 제 8 실시예에 나타낸 스캔패스회로(460-K)를 결합한 것이다. 본 실시예에 있어서, 제 8 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 29 실시예에 있어서는 도 9에 나타낸 제어신호 발생회로(350)를 사용한다.

도 42에 나타낸 스캔패스회로(670-K)에는 인버터(125) 대신에 NAND(674)가 추가되고, 인버터(675)가 신규로 추가되어 있다. 스캔패스회로(670-K)의 그 밖의 구성은 도 19에 나타낸 스캔패스회로(460-K)와 동일하다.

NAND(674) 및 인버터(675)는 도 10에 나타낸 스캔패스회로(330-K)의 NAND(332) 및 인버터(162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 29 실시예에 있어서는 제 4 실시예의 효과와 제 8 실시예의 효과를 합친 효과를 갖는다.

(제 30 실시예)

도 43은 본 발명의 제 30 실시예를 나타내는 스캔패스회로(680-K)의 회로구성도이다. 이 스캔패스회로(680-K)는 제 4 실시예에 나타낸 스캔패스회로(330-K)와 제 9 실시예에 나타낸 스캔패스회로(470-K)를 결합한 것이다. 본 실시예에 있어서, 제 9 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 30 실시예에 있어서는 도 9에 나타낸 제어신호 발생회로(350)를 사용한다.

도 43에 나타낸 스캔패스회로(680-K)에는, 인버터(125) 대신에 NAND(684)가 추가되고, 인버터(685)가 신규로 추가되어 있다. 스캔패스회로(680-K)의 그 밖의 구성은 도 21에 나타낸 스캔패스회로(470-K)와 동일하다.

NAND(684) 및 인버터(685)는 도 10에 나타낸 스캔패스회로(330-K)의 NAND(332) 및 인버터(162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 30 실시예에 있어서는 제 4 실시예에서 얻은 효과와 제 9 실시예에서 얻은 효과를 합친 효과를 갖는다.

(제 31 실시예)

도 44는 본 발명의 제 31 실시예를 나타내는 스캔패스회로(690-K)의 회로구성도이다. 이 스캔패스회로(690-K)는 제 4 실시예에 나타낸 스캔패스회로(330-K)와 제 10 실시예에 나타낸 스캔패스회로(480-K)를 결합한 것이다. 본 실시예에 있어서, 제 10 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 31 실시예에 있어서는 도 9에 나타낸 제어신호 발생회로(350)를 사용한다.

도 44에 나타낸 스캔패스회로(690-K)에는, 인버터(125) 대신에 NAND(694)가 추가되고, 인버터(695)가 신규로 추가되어 있다. 스캔패스회로(690-K)의 그 밖의 구성은 도 23에 나타낸 스캔패스회로(480-K)와 동일하다.

NAND(694) 및 인버터(695)는 도 10에 나타낸 스캔패스회로(330-K)의 NAND(332) 및 인버터(162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 31 실시예에 있어서는 제 4 실시예의 효과와 제 10 실시예의 효과를 합친 효과를 갖는다.

(제 32 실시예)

도 45는 본 발명의 제 32 실시예를 나타내는 스캔패스회로(700-K)의 회로구성도이다. 이 스캔패스회로(700-K)는 제 4 실시예에 나타낸 스캔패스회로(330-K)와 제 11 실시예에 나타낸 스캔패스회로(490-K)를 결합한 것이다. 본 실시예에 있어서, 제 11 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 32 실시예에 있어서는 도 9에 나타낸 제어신호 발생회로(350)를 사용한다.

도 45에 나타낸 스캔패스회로(700-K)에는, 인버터(125) 대신에 NAND(704)가 추가되고, 인버터(705)가 신규로 추가되어 있다. 스캔패스회로(700-K)의 그 밖의 구성은 도 24의 스캔패스회로(490-K)와 동일하다.

NAND(704) 및 인버터(705)는 도 10에 나타낸 스캔패스회로(330-K)의 NAND(332) 및 인버터(162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 32 실시예에 있어서는 제 4 실시예의 효과와 제 11 실시예의 효과를 합친 효과를 갖는다.

(제 33 실시예)

도 46은 본 발명의 제 33 실시예를 나타내는 스캔패스회로(710-K)의 회로구성도이다. 이 스캔패스회로(710-K)는 제 4 실시예에 나타낸 스캔패스회로(330-K)와 제 12 실시예에 나타낸 스캔패스회로(500-K)를 결합한 것이다. 본 실시예에 있어서, 제 12 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 33 실시예에 있어서는 도 9에 나타낸 제어신호 발생회로(350)를 사용한다.

도 46에 나타낸 스캔패스회로(710-K)에는, 인버터(125) 대신에 NAND(714)가 추가되고, 인버터(715)가 신규로 추가되어 있다. 스캔패스회로(710-K)의 그 밖의 구성은 도 25에 나타낸 스캔패스회로(500-K)와 동일하다.

NAND(714) 및 인버터(715)는 도 10에 나타낸 스캔패스회로(330-K)의 NAND(332) 및 인버터(162)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 33 실시예에 있어서는 제 4 실시예의 효과와 제 12 실시예의 효과를 합친 효과를 갖는다.

(제 34 실시예)

도 47은 본 발명의 제 34 실시예를 나타내는 스캔패스회로(720-K)의 회로구성도이다. 이 스캔패스회로(720-K)는 제 5 실시예에 나타낸 스캔패스회로(430-K)와 제 6 실시예에 나타낸 스캔패스회로(440-K)를 결합한 것이다. 본 실시예에 있어서는, 제 6 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 34 실시예에 있어서는 도 12에 나타낸 제어신호 발생회로(450)를 사용한다.

도 47에 나타낸 스캔패스회로(720-K)에는, 인버터(125) 대신에 NAND(724)가 추가되고, NAND(725)가 신규로 추가되어 있다. 스캔패스회로(720-K)의 그 밖의 구성은 도 15에 나타낸 스캔패스회로(440-K)와 동일하다.

NAND(724 및 725)은 도 13에 나타낸 스캔패스회로(430-K)의 NAND(332 및 232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 34 실시예에 있어서는 제 5 실시예의 효과와 제 6 실시예의 효과를 합친 효과를 갖는다.

(제 35 실시예)

도 48은 본 발명의 제 36 실시예를 나타내는 스캔패스회로(730-K)의 회로구성도이다. 이 스캔패스회로(730-K)는 제 5 실시예에 나타낸 스캔패스회로(430-K)와 제 7 실시예에 나타낸 스캔패스회로(450-K)를 결합한 것이다. 본 실시예에 있어서, 제 7 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 35 실시예에 있어서는 도 12에 나타낸 제어신호 발생회로(450)를 사용한다.

도 48에 나타낸 스캔패스회로(730-K)에는, 인버터(125) 대신에, NAND(734)가 추가되고, NAND(735)가 신규로 추가되어 있다. 스캔패스회로(730-K)의 그 밖의 구성은 도 17의 스캔패스회로(450-K)와 동일하다.

NAND(734 및 735)은 도 13에 나타낸 스캔패스회로(430-K)의 NAND(332 및 232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 35 실시예에 있어서는 제 5 실시예의 효과와 제 7 실시예의 효과를 합친 효과를 갖는다.

(제 36 실시예)

도 49는 본 발명의 제 36 실시예를 나타내는 스캔패스회로(740-K)의 회로구성도이다. 이 스캔패스회로(740-K)는 제 5 실시예에 나타낸 스캔패스회로(430-K)와 제 8 실시예에 나타낸 스캔패스회로(460-K)를 결합한 것이다. 본 실시예에 있어서, 제 8 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 36 실시예에 있어서는 도 12에 나타낸 제어신호 발생회로(450)를 사용한다.

도 49에 나타낸 스캔패스회로(740-K)에는, 인버터(125) 대신에 NAND(744)가 추가되고, NAND(745)가 신규로 추가되어 있다. 스캔패스회로(740-K)의 그 밖의 구성은 도 19에 나타낸 스캔패스회로(460-K)와 동일하다.

NAND(744 및 745)은 도 13에 나타낸 스캔패스회로(430-K)의 NAND(332 및 232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 36 실시예에 있어서는 제 5 실시예의 효과와 제 8 실시예의 효과를 합친 효과를 갖는다.

(제 37 실시예)

도 50은 본 발명의 제 37 실시예를 나타내는 스캔패스회로(750-K)의 회로구성도이다. 이 스캔패스회로(750-K)는 제 5 실시예에 나타낸 스캔패스회로(430-K)와 제 9 실시예에 나타낸 스캔패스회로(470-K)를 결합한 것이다. 본 실시예에 있어서, 제 9 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 제 37 실시예에 있어서는 도 12에 나타낸 제어신호 발생회로(450)를 사용한다.

도 50에 나타낸 스캔패스회로(750-K)에는, 인버터(125) 대신에 NAND(754)가 추가되고, NAND(755)가 신규로 추가되어 있다. 스캔패스회로(750-K)의 그 밖의 구성은 도 21에 나타낸 스캔패스회로(470-K)와 동일하다.

NAND(754 및 755)은 도 13에 나타낸 스캔패스회로(430-K)의 NAND(332 및 232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 37 실시예에 있어서는 제 5 실시예의 효과와 제 9 실시예의 효과를 합친 효과를 갖는다.

(제 38 실시예)

도 51은 본 발명의 제 38 실시예를 나타내는 스캔패스회로(760-K)의 회로구성도이다. 이 스캔패스회로(760-K)는 제 5 실시예에 나타낸 스캔패스회로(430-K)와 제 10 실시예에 나타낸 스캔패스회로(480-K)를 결합한 것이다. 본 실시예에 있어서, 제 10 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 38의 실시예에 있어서는 도 12에 나타낸 제어신호 발생회로(450)를 사용한다.

도 51에 나타낸 스캔패스회로(760-K)에는, 인버터(125) 대신에 NAND(764)가 추가되고, NAND(765)가 신규로 추가되어 있다. 스캔패스회로(760-K)의 그 밖의 구성은 도 23에 나타낸 스캔패스회로(480-K)와 동일하다.

NAND(764 및 765)은 도 13에 나타낸 스캔패스회로(430-K)의 NAND(332 및 232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 38 실시예에 있어서는 제 5 실시예의 효과와 제 10 실시예의 효과를 합친 효과를 갖는다.

(제 39 실시예)

도 52는 본 발명의 제 39 실시예를 나타내는 스캔패스회로(770-K)의 회로구성도이다. 이 스캔패스회로(770-K)는 제 5 실시예에 나타낸 스캔패스회로(430-K)와 제 11 실시예에 나타낸 스캔패스회로(490-K)를 결합한 것이다. 본 실시예에 있어서, 제 11 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 제 39 실시예에 있어서는 도 12에 나타낸 제어신호 발생회로(450)를 사용한다.

도 52에 나타낸 스캔패스회로(770-K)에는, 인버터(125) 대신에 NAND(774)가 추가되고, NAND(775)가 신규로 추가되어 있다. 스캔패스회로(770-K)의 그 밖의 구성은 도 24에 나타낸 스캔패스회로(490-K)와 동일하다.

NAND(774 및 775)은 도 13에 나타낸 스캔패스회로(430-K)의 NAND(332 및 232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 39 실시예에 있어서는 제 5 실시예의 효과와 제 11 실시예의 효과를 합친 효과를 갖는다.

(제 40 실시예)

도 53은 본 발명의 제 40 실시예를 나타내는 스캔패스회로(780-K)의 회로구성도이다. 이 스캔패스회로(780-K)는 제 5 실시예에 나타낸 스캔패스회로(430-K)와 제 12 실시예에 나타낸 스캔패스회로(500-K)를 결합한 것이다. 본 실시예에 있어서, 제 12의 실시예에 나타낸 것과 동일한 구성소자에 관해서는 같은 참조부호가 부착되어 있다. 또, 도 40 실시예에 있어서는 도 12에 나타내는 제어신호 발생회로(450)를 사용한다.

도 53에 나타낸 스캔패스회로(780-K)에는, 인버터(125) 대신에 NAND(784)가 추가되고, NAND(785)가 신규로 추가되어 있다. 스캔패스회로(780-K)의 그 밖의 구성은 도 25에 나타낸 스캔패스회로(500-K)와 동일하다.

NAND(784 및 785)은 도 13에 나타낸 스캔패스회로(430-K)의 NAND(332 및 232)와 비슷하게 동작한다.

이와 같이 구성함으로써, 제 40 실시예에 있어서는 제 5 실시예의 효과와 제 12 실시예의 효과를 합친 효과를 갖는다.

이상, 본원의 발명에 대해서 상세히 설명하였지만, 본 발명은 상술한 실시예의 구성에 한정되는 것이 아니다. 예컨대, 상술한 바와 같이 동일한 동작을 실현할 수 있으면, 회로구성을 다양하게 변형할 수 있다. 예컨대, 상술한 실시예에 있어서, PMOS와 NMOS를 반대로 사용해도 되고, NAND와 NOR를 다른 논리회로로 대체해도 된다. 또한, 제어신호 발생회로(150, 250, 350, 450)는 복수의 스캔패스회로에서 공통으로 사용하였지만, 각 스캔패스회로 내에 각각 설치해도 된다.

상술한 바와 같이, 본 발명은 반도체 집적회로의 사이즈를 보다 소형화할 수 있다.

또, 본 발명은 소비전력도 감소시킬 수 있다.

또, 본 발명은 클럭 스큐(클럭신호의 타이밍 변동)를 감소시킬 수 있다.

또한, 본 발명은 반도체 집적회로가 DSP, 마이크로프로세서 등이면, 하드웨어를 리세트할 때에 제어용 레지스터, 플래그 레지스터 등에 소정의 초기값을 저장할 수 있다.

또, 본 발명은 스캔패스용 레지스터에 항상 클럭신호를 공급하여, 필요에 따라서 입력된 데이터 신호를 이 상태로 내부에 저장할 수 있다.

본 발명에 대해서는 예시한 실시예를 참조하여 설명하였지만, 이 설명은 제한적인 의미로 해석되는 것이 아니다. 예시한 실시예의 다양한 변형뿐만 아니나, 본 발명의 그 외의 실시예에 대해서는 상기 설명을 참조하면서 본 발명이 속하는 기술분야의 당업자에게서 분명해질 것이다. 따라서, 첨부된 청구범위는 본 발명의 참된 범위 내에 있는 그러한 모든 변형 또는 실시예를 포괄할 것으로 생각된다.

Claims (15)

1. 필요한 처리를 행하기 위한 복수의 처리회로와,

   상기 복수의 처리회로에 대응하도록 설치되고, 제 1 동작모드시에는 각각 독립하여 동작하며, 제 2 동작모드시에는 직렬 접속됨으로써 시프트 레지스터로서 동작하고, 각각이 상기 대응하는 처리회로로부터 출력된 신호가 입력되는 제 1 데이터 입력단자와, 다른 데이터 유지회로로부터 출력된 신호 또는 원하는 데이터가 입력되는 제 2 데이터 입력단자와, 제 1 출력단자와, 클럭신호가 입력되는 클럭입력단자를 갖고, 또, 각각이 제 1 및 제 2 제어신호에 따라서, 상기 제 1 데이터 입력단자로부터의 신호의 입력 또는 상기 제 2 데이터 입력단자로부터의 신호의 입력의 한편을 허가하고, 상기 클럭신호에 따라서, 입력이 허가된 데이터 입력단자로부터 입력되는 신호를 내부에 저장하며, 상기 제 1 출력단자로부터 신호를 출력하는 복수의 데이터 유지회로와,

   제 1 동작모드에 사용되는 제 1 클럭신호가 입력되는 제 1 클럭입력단자와,

   제 2 동작모드에 사용되는 제 2 클럭신호가 입력되는 제 2 클럭입력단자와,

   상기 제 1 동작모드와 상기 제 2 동작모드를 바꾸는 동작모드 설정신호가 입력되는 동작모드 입력단자와,

   상기 각 입력단자에 입력된 신호의 상태에 근거하여, 적어도 상기 제 1 및 제 2 제어신호를 생성하여 출력함과 동시에, 상기 제 1 또는 상기 제 2 클럭신호의 한편을 상기 클럭신호로서 출력하는 제어신호 생성회로를 갖는 것을 특징으로 하는 반도체 집적회로.
2. 제 1 항에 있어서,

   상기 데이터 유지회로의 각각은 상기 출력단자로부터 출력된 신호와 비슷한 신호를 출력하는, 상기 출력단자로부터 분리된 제 2 출력단자를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
3. 제 2 항에 있어서,

   상기 복수의 데이터 유지회로의 각각은 상기 동작모드 설정신호에 따라서, 상기 제 1 출력단자 또는 상기 제 2 출력단자로부터 신호가 출력되는 것을 금지하는 금지회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
4. 제 1 항에 있어서,

   상기 제어신호 생성회로로부터 출력된 신호는 상기 복수의 데이터 유지회로에 공통으로 입력되도록 구성된 것을 특징으로 하는 반도체 집적회로.
5. 제 2 항에 있어서,

   상기 제어신호 발생회로로부터 출력된 신호는 상기 복수의 데이터 유지회로에 공통으로 입력되도록 구성된 것을 특징으로 하는 반도체 집적회로.
6. 제 3 항에 있어서,

   상기 제어신호 발생회로로부터 출력된 신호는 상기 복수의 데이터 유지회로에 공통으로 입력되도록 구성된 것을 특징으로 하는 반도체 집적회로.
7. 제 1 항에 있어서,

   상기 데이터 유지회로의 각각은 설정신호에 따라서 초기값을 설정할 수 있는 설정회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
8. 제 2 항에 있어서,

   상기 데이터 유지회로의 각각은 설정신호에 따라서 초기값을 설정할 수 있는 설정회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
9. 제 3 항에 있어서,

   상기 데이터 유지회로의 각각은 설정신호에 따라서 초기값을 설정할 수 있는 설정회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
10. 제 4 항에 있어서,

    상기 데이터 유지회로의 각각은 설정신호에 따라서 초기값을 설정할 수 있는 설정회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
11. 제 1 항에 있어서,

    상기 데이터 유지회로의 각각은 상기 제 1 및 상기 제 2 데이터 입력단자로부터 신호의 입력을 금지하여, 유지신호에 따라서 미리 저장된 데이터를 유지하는 데이터 유지 제어회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
12. 제 2 항에 있어서,

    상기 데이터 유지회로의 각각은 상기 제 1 및 상기 제 2 데이터 입력단자로부터 신호의 입력을 금지하여, 유지신호에 따라서 미리 저장된 데이터를 유지하는 데이터 유지 제어회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
13. 제 3 항에 있어서,

    상기 데이터 유지회로의 각각은 상기 제 1 및 상기 제 2 데이터 입력단자로부터 신호의 입력을 금지하여, 유지신호에 따라서 미리 저장된 데이터를 유지하는 데이터 유지 제어회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
14. 제 4 항에 있어서,

    상기 데이터 유지회로의 각각은 상기 제 1 및 상기 제 2 데이터 입력단자로부터 신호의 입력을 금지하여, 유지신호에 따라서 미리 저장된 데이터를 유지하는 데이터 유지 제어회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.
15. 제 7 항에 있어서,

    상기 데이터 유지회로의 각각은 상기 제 1 및 상기 제 2 데이터 입력단자로부터 신호의 입력을 금지하여, 유지신호에 따라서 미리 저장된 데이터를 유지하는 데이터 유지 제어회로를 갖도록 구성된 것을 특징으로 하는 반도체 집적회로.