JP2737695B2 - スキャンテスト回路およびそれを含む半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスキャンテスト回路およ
びそれを含む半導体集積回路装置に関し、特にシフトレ
ジスタから成りスキャンテストにより回路の論理動作を
テストするスキャンテスト回路およびそれを含む半導体
集積回路装置に関する。

【０００２】

【従来の技術】近年、ＬＳＩは高集積化が進展し、これ
にともなって、効率的に機能試験を行うためＬＳＩにス
キャンテスト回路を内蔵しこれを用いて論理動作のテス
トを行うことが多くなっている。このスキャンテスト回
路を用いるスキャンテスト法は、シフトレジスタ機能を
有するレジスタ回路が１本のシフトレジスタバスに接続
され、テスト動作時にチップ外部からテストパターンが
シリアルに入力されて所定のデータが各レジスタに設定
される。これらのレジスタのデータ出力端子には論理回
路が接続されていて、所望論理信号がこれら論理回路に
供給される。各論理回路はその論理信号に応じて動作
し、その結果がレジスタのパラレル入力端子からそのレ
ジスタ内にパラレルに取込まれる。その後、レジスタ設
定データがシリアルにチップ外部に出力され、その出力
を観測することによって大規模な論理回路網の回路動作
の可観測性および可制御性を向上できる。

【０００３】一方、ＬＳＩは、高速化が進み、タイミン
グ設計におけるマージンが狭くなってきており、従来あ
まり問題とならなかったスルーレート等の遅延特性の設
計値との偏差や変動などが問題となってきた。しかし、
従来のスキャンテスト回路は、ＬＳＩの高集積化にとも
なうスキャンビット数の増加によるテストパターン数の
増加や、テスト時間の増加を抑制するものが改良の主流
であった。

【０００４】シフトレジスタから成る一般的な従来の第
１のスキャンテスト回路を回路図で示す図７を参照する
と、この従来の第１のスキャンテスト回路は、シフトレ
ジスタを構成し入力信号ｆｉとクロックｃｋ，バーｃｋ
の供給を受け出力端子ＳＯ，ＤＯに出力信号ｓｏ，ｄｏ
を出力するフリップフロップ回路１と、端子ＳＭを経由
して供給されるシフトモード信号ｓｍ，バーｓｍの供給
に応答してデータ信号ｄｉ，シリアル信号ｓｉを切替え
フリップフロップ回路１の入力ｆｉを出力するセレクタ
回路５と、シフトモード信号ｓｍを反転して反転シフト
モード信号バーｓｍを発生するインバータＩ２と、クロ
ックｃｋを反転して反転クロックバーｃｋを発生するイ
ンバータＩ３とを備える。

【０００５】フリップフロップ回路１は、直列接続され
各々信号ｆｌ，ｆｏを出力するラッチ１１，１２と、イ
ンバータＩ１５，Ｉ１６とを備える。

【０００６】ラッチ１１はインバータＩ１１，Ｉ２，Ｉ
１７と、ＣＭＯＳ回路から成るトランスファゲートＴ１
１，Ｔ１２とから成り、トランスファゲートＴ１１のＮ
チャネルゲートおよびトランスファゲートＴ１２のＰチ
ャネルゲートにクロックｃｋが、トランスファゲートＴ
１１のＰチャネルゲートおよびトランスファゲートＴ１
２のＮチャネルゲートにクロックバーｃｋがそれぞれ供
給される。インバータＩ１７の入力端に信号ｆｉが入力
し出力端がトランスファゲートＴ１２の入力端に接続さ
れる。トランスファゲートＴ１２の出力端すなわちラッ
チ１１の出力端はインバータＩ１２の入力端およびトラ
ンスフアゲートＴ１１の出力端およびラッチ１２の入力
端すなわちトランスファゲートＴ１４の入力端にそれぞ
れ接続する。インバータＩ１２の出力端はインバータＩ
１１の入力端に接続し、インバータＩ１１の出力端はト
ランスファゲートＴ１１の入力端に接続する。

【０００７】ラッチ１２はインバータＩ１３，Ｉ４と、
ＣＭＯＳトランスファゲートＴ１３，Ｔ１４とから成
り、トランスファゲートＴ１４のＮチャネルゲートおよ
びトランスファゲートＴ１３のＰチャネルゲートにクロ
ックｃｋが、トランスファゲートＴ１４のＰチャネルゲ
ートおよびトランスファゲートＴ１３のＮチャネルゲー
トにクロックバーｃｋがそれぞれ供給される。トランス
ファゲートＴ１４の入力端は上述のようにラッチ１１の
出力端であるトランスファゲートＴ１２の出力端に、出
力端はインバータＩ１４〜Ｉ１６の各々の入力端とトラ
ンスファゲートＴ１３の出力端にそれぞれ接続する。イ
ンバータＩ１４の出力端はインバータＩ１３の入力端に
接続する。インバータＩ１３の出力端はトランスファゲ
ートＴ１３の入力端に接続する。インバータＩ１５，Ｉ
１６の各々の出力端から出力端子ＳＯ，ＤＯの各々に信
号ｓｏ，ｄｏをそれぞれ出力する。

【０００８】セレクタ回路５は、シフトモード信号ｓ
ｍ，バーｓｍで制御され各々の入力端に入力データ信号
ｄｉ，シリアル信号ｓｉがそれぞれ入力し出力端が共通
接続されて信号ｆｉを出力するＣＭＯＳトランファゲー
トＴ５１，Ｔ５２を備える。

【０００９】トランスファゲートＴ５１のＰチャネルゲ
ート，Ｔ５２のＮチャネルゲートの各々にシフトモード
信号ｓｍが、トランスファゲートＴ５１のＮチャネルゲ
ート，Ｔ５２のＰチャネルゲートの各々にシフトモード
信号バーｓｍがそれぞれ供給される。

【００１０】次に、図７を参照して、従来の第１のスキ
ャンテスト回路の動作について説明すると、まず、セレ
クタ回路５はシフトモード信号ｓｍがＬレベルのときは
トランスファゲートＴ５１が導通状態，Ｔ５２が遮断状
態となるので入力データ信号ＤＩを選択して出力信号ｆ
ｉとして出力する。シフトモード信号ｓｍがＨレベルの
ときは、逆にトランスファゲートＴ５１が非導通状態，
Ｔ５２が導通状態となるのでシリアル信号ｓｉを選択し
出力信号ｆｉとして出力し、フリップフロップ回路１に
供給する。

【００１１】フリップフロップ回路１は、クロックｃｋ
のＬレベルのときラッチ１１，１２の各々のトランスフ
ァゲートＴ１２，Ｔ１３がそれぞれ導通状態、トランス
ファゲートＴ１１，Ｔ１４がそれぞれ遮断状態となる。
したがって、セレクタ回路１から供給された信号ｆｉは
ラッチ１１に入力され、ラッチ１２はデータ保持状態、
すなわちフリップフロップ回路１の出力は保持状態とな
る。クロックｃｋのＨレベルのときラッチ１１，１２の
各々のトランスファゲートＴ１２，Ｔ１３がそれぞれ遮
断状態、トランスファゲートＴ１１，Ｔ１４がそれぞれ
導通状態となり、ラッチ１１はデータ保持状態、ラッチ
１２はラッチ１１のデータｆｌを出力す。このように、
クロックｃｋのＬレベルからＨレベルへの変化にともな
い、フリップフロップ回路１の出力も変化する。

【００１２】図７に示したスキャンテスト回路をシフト
レジスタとして用いた従来の第１の半導体集積回路装置
のチップ（以下チップ）をブロックで示す図８を参照す
ると、この図に示すチップは、２つのテスト対象の回路
ブロックＣＢ１，ＣＢ２と、６個のスキャンテスト回路
ＳＲ１〜ＳＲ６を備える。

【００１３】回路ブロックＣＢ１の入力端子Ｊ１，Ｊ２
にそれぞれスキャンテスト回路ＳＲ１，ＳＲ２の出力端
子ＤＯを接続し、回路ブロックＣＢ１の出力端子Ｏ１，
Ｏ２にそれぞれスキャンテスト回路ＳＲ４，ＳＲ３の入
力端子ＤＩを接続する。スキャンテスト回路ＳＲ４，Ｓ
Ｒ３の各々の出力端子ＤＯは回路ブロックＣＢ２の入力
端子Ｊ１，Ｊ２を接続し、回路ブロックＣＢ２の出力端
子Ｏ１，Ｏ２にそれぞれスキャンテスト回路ＳＲ５，Ｓ
Ｒ６の入力端子ＤＩを接続する。

【００１４】チップのシリアルデータ入力端子ＳＩＮ，
シリアルデータ出力端子ＳＯＴの間にスキャンテスト回
路ＳＲ１〜ＳＲ６をそれぞれの入力端子ＳＩ，出力端子
ＳＯを経由して接続し、スキャンパスを構成する。チッ
プのクロック入力端子ＣＫＴに、スキャンテスト回路Ｓ
Ｒ１〜ＳＲ６のクロック入力端子ＣＫを接続し、クロッ
クｃｋを与える。チップのシフトモード入力端子ＳＦＴ
に、スキャンテスト回路ＳＲ１〜ＳＲ６の入力端子ＳＭ
を接続し、シフトモード信号ｓｍを与える。

【００１５】動作について説明すると、まず、通常動作
時はシフトモード信号ｓｍをＬレベルに設定する。する
と、上述したように、スキャンテスト回路ＳＲ１〜ＳＲ
６の各々は、それぞれのセレクタ回路５によりデータ信
号ｄｉを入力として選択し、クロックｃｋの供給に応答
してデータ信号ｄｉを取込み、出力信号ｄｏを端子ＤＯ
に出力するフリップフロップ回路として動作する。

【００１６】次にテスト動作は、スキャン動作とブロッ
クテスト動作とがあり、スキャン動作は、さらにスキャ
ンイン動作とスキャンアウト動作とを含む。ただし、こ
れらスキャンイン動作とスキャンアウト動作は同時に実
行できる。

【００１７】まず、スキャン動作時はシフトモード信号
ｓｍをＨレベルに設定する。するとスキャンテスト回路
ＳＲ１〜ＳＲ６の各々はシリアル信号ｓｉを入力として
選択し、クロックｃｋの供給に応答して端子ＳＩに入力
されたシリアル信号ｓｉを取込み、出力端子ＳＯに出力
信号ｓｏを出力するフリップフロップ回路として動作
し、チップのシリアルデータ入力端子ＳＩＮから、回路
ブロックＣＢ１，ＣＢ２のテストデータをスキャンテス
ト回路に与えるスキャンイン動作を行う。また、スキャ
ンテスト回路ＳＲ４〜ＳＲ６に取込まれた回路ブロック
ＣＢ１，ＣＢ２の出力データｏ１，ｏ２をチップのシリ
アルデータ出力端子ＳＯＴに取出すスキャンアウト動作
も同時に実行できる。

【００１８】次に、ブロックテスト動作時はシフトモー
ド信号ｓｍを通常動作と同様に、Ｌレベルに設定する。
この時スキャンテスト回路ＳＲ１〜ＳＲ４には、予めス
キャンイン動作により回路ブロックＣＢ１，ＣＢ２のテ
ストデータを取込んでおき、各々の入力端子Ｊ１，Ｊ２
にそれぞれ入力する。その後、クロックｃｋを１度供給
することにより、スキャンテスト回路ＳＲ３〜ＳＲ６は
回路ブロックＣＢ１，ＣＢ２のテスト結果を取込む。こ
の後、スキャンアウト動作を行うことにより所望のテス
ト結果を取出せる。このスキャン動作とブロックテスト
動作をテストパターンの１パターン毎に交互に反復して
行い、所要の全てのテストパターンを行うことにより、
これら回路ブロックＣＢ１，ＣＢ２のテストを達成でき
る。 この従来の第１のスキャンテスト回路では、スキ
ャン動作によりスキャンテスト回路ＳＲに取込んだデー
タｓｉが出力端子ＤＯに直ちに出力されるのに対し、入
力側は、シフトモード信号ｓｍの分配等の条件のため、
通常動作の入力信号としてｄｉが選択される前に、回路
ブロックのテスト結果が端子ＤＩに与えられてしまう可
能性が高い。

【００１９】次に特開平３−２１８４８３号公報記載の
従来の第２のスキャンテスト回路をブロックで示す図９
を参照すると、この図に示す従来の第２のスキャンテス
ト回路の上述の第１のスキャンテスト回路との相違点
は、データ信号ｄｉ，シリアル信号Ｓｉの各々の代りに
データ信号ｄ１，シリアル信号ｓ１の各々を、データ／
テスト共通のクロックｃｋの代りにデータ取込用，デー
タ保持用，データ出力用，試験制御用の各々の専用クロ
ックｔｄ，ｔ２，ｔ３，ｔ１を、シフトモード信号ｓｍ
の代りに信号ｔｓｓ，リセット信号ｒｓｓを用いること
により、これら制御用信号のフオーマットに適合するよ
うフリップフロップ１，セレクタ５から成る２つのラッ
チ回路の代りに、４つのラッチ回路６〜９と、インバー
タＩ１０１〜Ｉ１０４と、信号ｔｓｓとｌｓとの否定論
理和演算を行い信号ｎｒを出力するＮＯＲゲートＧ１０
１とを備えることである。

【００２０】インバータＩ１０１，Ｉ１０２の各々は端
子Ｄ１，Ｓ１からの入力信号ｄ１，ｓ１をそれぞれ反転
して信号バーｄ１，バーｓ１を生成し、ラッチ回路６に
供給する。インバータＩ１０３，Ｉ１０４の各々は、ラ
ッチ回路７，８の各々の出力バーｄｏ，バーｓｏをそれ
ぞれ反転し出力ｄｏ，ｓｏを生成する。

【００２１】ラッチ回路６は、インバータＩ６１，Ｉ６
２と、ＮチャネルＭＯＳトランジスタから成るトランス
ファゲートＴ６１〜Ｔ６４とを含む。

【００２２】インバータＩ６１の入力端，出力端はそれ
ぞれインバータＩ６２の出力端，入力端とリング状に共
通接続されレジスタを構成する。インバータＩ１０２の
出力端は直列接続されたトランスファゲートＴ６２，Ｔ
６１を接続し、トランスファゲートＴ６１の出力端をイ
ンバータＩ６１の入力端に接続する。

【００２３】トランスファゲートＴ６１のゲートに入力
端子ＴＤからクロックｔｄを、トランスファゲートＴ６
２のゲートにラッチ回路９の出力信号ｌｓを供給する。
トランスファゲートＴ６３，Ｔ６４は入力出力の各端で
並列接続され、出力端はインバータＩ６１の入力端に接
続する。トランスファゲートＴ６３のゲートに端子Ｔ１
からのクロックｔ１を、トランスファゲートＴ６４のゲ
ートにＮＯＲゲートＧ１０１の出力信号ｎｒをそれぞれ
供給する。このラッチ回路Ｌ６の出力ｌｏはラッチ回路
７〜９に供給する。

【００２４】ラッチ回路７はインバータＩ６１，Ｉ６２
と同様に各々の入力端と出力端同志をリング状に接続し
レジスタを成すインバータＩ７１，Ｉ７２と、入力端，
出力端のそれぞれを並列接続し入力端をラッチ６の出力
端すなわちインバータＩ６１の出力端に出力端をインバ
ータＩ７１の入力端に接続したトランスファゲートＴ７
１，Ｔ７２とを含む。

【００２５】トランスファゲートＴ７１のゲートに端子
Ｔ２からのクロックｔ２を、トランスファゲートＴ７２
のゲートに信号ｎｒをそれぞれ供給する。ラッチ回路７
の出力バーｓｏはインバータＩ１０４で反転され信号ｓ
ｏとして出力端子ＳＯに出力する。

【００２６】ラッチ回路８はインバータＩ６１，Ｉ６２
と同様に各々の入力端と出力端同志をリング状に接続し
レジスタを成すインバータＩ８１，Ｉ８２と、直列接続
されたトランスファゲートＴ８１，Ｔ８２とを備える。

【００２７】トランスファゲートＴ８１のゲートに端子
Ｔ３からのクロックｔ３を、トランスファゲートＴ８２
のゲートに信号ｌｓをそれぞれ供給する。ラッチ回路７
の出力バーｄｏはインバータＩ１０３で反転され信号ｄ
ｏとして出力端子ＤＯに出力する。

【００２８】ラッチ回路９はインバータＩ６１，Ｉ６２
と同様に各々の入力端と出力端同志をリング状に接続し
レジスタを成すインバータＩ９１，Ｉ９２と、ゲートに
クロックｔｓｓの入力端に入力信号ｌｏのそれぞれの供
給を受け出力端をインバータＩ９１の入力端を接続する
トランスファゲートＴ９１と、ゲートにリセット信号ｒ
ｓｓの供給を受けトランスファゲートＴ９１の出力端に
接続されたプルダウン回路ＰＤ９１とを備える。インバ
ータＩ９１は出力信号ｌｓを出力しＮＯＲゲートＧ１０
１に供給する。

【００２９】この従来の第２のスキャンテト回路では、
ラッチ６〜８は従来の第１のスキャンテスト回路におけ
るフリップフロップ１と同様のスキャンラッチとして動
作し、ラッチ９はスキャンテスト回路選択用の選択ラッ
チとして動作する。

【００３０】従来の第２のスキャンテト回路ＳＲＬ１〜
ＳＲＬ６をシフトレジスタとして用いた従来の第２の半
導体集積回路装置のチップ（以下チップ）をブロックで
示す図１０を併せて参照してこの従来の第２のスキャン
テスト回路の動作について説明すると、チップには、各
スキャンテスト回路ＳＲＬ１〜ＳＲＬ６のクロック入力
端子ＴＳＳ，リセット端子ＲＳＳの各々にそれぞれにク
ロックｔｓｓ，リセット信号ｒｓｓを共給するクロック
端子ＴＴＳ，リセット端子ＴＲＳを備える。チップのク
ロック入力端子Ｔ３ａ，Ｔ３ｂの各々にはスキャンテス
ト回路ＳＲＬ１の入力端子Ｔ３，ＳＲＬ２〜ＳＲＬ４の
端子Ｔ３がそれぞれ接続され、チップの端子ＴＤにはス
キャンテスト回路ＳＲＬ３〜ＳＲＬ６の端子ＴＤが接続
される。

【００３１】通常動作時には、クロックｔ１，ｔ２，ｔ
ｓｓをＬレベル、信号ｔ３，ｔｄ，ｒｓｓをＨレベルに
設定する。リセット信号ｒｓｓのＨレベルに応答してラ
ッチ９のプルダウン回路ＰＤ９１が導通し、ラッチ回路
９がリセットする。その結果、インバータＩ９１の出力
信号ｌｓがＨレベルとなり、これに応答してトランスフ
ァゲートＴ６２，Ｔ８２が導通状態となる。ＮＯＲゲー
トＧ１０１の出力信号ｎｒがＬレベルとなるので、トラ
ンスファゲートＴ６４，Ｔ７２は遮断状態となる。信号
ｔ３，ｔｄのＨレベルに応答してトランスファゲートＴ
６１，Ｔ８１は導通状態となり、したがって、ラッチ
６，８はデータスルー状態、すなわち端子Ｄ１〜ＤＯが
データスルー状態となる。一方、信号ｔ１，ｔ２のＬレ
ベルに応答してトランスファゲートＴ６３，Ｔ７１は遮
断状態となり、ラッチ７はデータ保持状態となるので、
シリアル信号ｓ１の入力は抑制される。

【００３２】テスト動作においては、上述の第１のスキ
ャンテスト回路と同様のスキャン動作とブロックテスト
動作に加えてテスト対象の回路ブロックのみ選択するス
キャンテスト回路選択動作がある。テスト時には、まず
スキャンテスト回路選択動作により所要のテスト対象回
路ブロック対応のスキャンテスト回路のみを有効とし、
その他の不要なスキャンテスト回路をデータスルー状態
に設定する。その後、第１のスキャンテスト回路と同様
のスキャン動作，ブロックテスト動作を実行する。

【００３３】スキャンテスト回路選択動作は、ラッチ回
路９の出力ｌｓがＬレベルのときに非選択信号、Ｈレベ
ルのときは選択信号となる。ラッチ回路９はラッチ回路
６の出力信号ｌｏをラッチするため、シフトレジスタ選
択信号としてシフト入力する信号ｓ１のＨ，Ｌの各レベ
ルはそれぞれ非選択，選択各信号となる。

【００３４】回路ブロックＣＢ１のテスト時には、スキ
ャンテスト回路ＳＲＬ１〜ＳＲＬ４を有効に、ＳＲＬ
５、ＳＲＬ６をデータスルー状態にするため、選択信号
ｓ１対応のチップ入力シリアル信号ｓｉｎのパターン
を”Ｈ，Ｈ，Ｌ，Ｌ，Ｌ，Ｌ”と設定する。この信号ｓ
ｉｎをクロックｔ１，ｔ２によりスキャンインし、その
後クロックｔｓｓによりラッチ回路９に取込む。

【００３５】同様に、回路ブロックＣＢ２のテスト時に
は、スキャンテスト回路ＳＲＬ３〜ＳＲＬ６を有効に、
ＳＲＬ１，ＳＲＬ２をデータスルー状態にするため、信
号ｓｉｎのパターンを”Ｌ，Ｌ，Ｌ，Ｌ，Ｈ，Ｈ”と設
定する。

【００３６】所望の回路ブロックのテストパターンの長
さおよびそのテストパターンを選択スキャンテスト回路
に設定するための所要スキャンクロック数は、選択動作
により有効にされたシフトレジスタ数分だけである。例
えば、回路ブロックＣＢ１のテストには、所要のスキャ
ンテスト回路ＳＲＬ１〜ＳＲＬ４は４つであるので、所
要のスキャンパターン長４ビット、スキャンクロック周
期数４となる。このテスト入力パターンを入力端子ＳＩ
Ｎにスキャンクロックｔ１，ｔ２の各々に同期して供給
し、出力端子ＳＯＴから出力されるテスト結果を基準テ
スト出力パターンと比較することによりスキャン動作を
行う。

【００３７】ブロックテスト動作について説明すると、
回路ブロックＣＢ１のテスト時には、予めスキャン動作
によりこの回路ブロックＣＢ１のテスト入力パターンを
スキャンテスト回路ＳＲＬ１，ＳＲＬ２に取込み、クロ
ックｔ３によりこれらＳＲＬ１，ＳＲＬ２の出力端子Ｄ
Ｏに上記テストパターンを出力することにより回路ブロ
ックＣＢ１の入力端子Ｉ１，Ｉ２に上記テストパターン
を供給する。次に、クロックｔｄにより、回路ブロック
ＣＢ１のテスト結果をスキャンテスト回路ＳＲＬ３，Ｓ
ＲＬ４に取込む。この後、スキャンアウト動作を行え
ば、所望の結果を取出せる。

【００３８】この従来の第２のスキャンテスト回路は、
テスト対象の回路ブロック対応のスキャンテスト回路の
みを動作させることにより、テスト対象外のブロック対
応のスキャンテスト回路をバイパスするので、テスト実
行のスキャンパスの段数を実質的に削減でき、したがっ
て、テスト時間を短縮することができる。

【００３９】この従来の第２のスキャンテスト回路も、
スキャンクロックｔ１とデータ取込用クロックｔｄおよ
びデータ出力用クロックｔ３との相互間の位相差を各ス
キャンテスト回路で同一となるように設定するのは困難
であるため、クリティカルパスの遅延ではなく、出力側
のテスト回路へのデータ出力信号ｔ３と入力側のテスト
回路へのデータ取込クロックｔｄとの位相差が小さい方
のパスの遅延を測定することになってしまう。

【００４０】

【発明が解決しようとする課題】上述した従来のスキャ
ンテスト回路およびそれを含む半導体集積回路装置は、
通常動作とテスト動作とを切替る動作切替信号の遅延や
スキューなどが考慮されておらず、また、通常動作時の
クロック供給時にテスト動作状態から通常動作状態への
切替の完了を保証するための時間的余裕を必要とするた
め、上記動作切替信号が回路動作時間上のクリティカル
パスとなり、テストのサイクルタイムが非常に遅くなる
ため、特に大規模なＬＳＩでは、テスト対象回路の遅延
測定や実際に使用する動作サイクルでのテストが不可能
であるという欠点があった。

【００４１】

【課題を解決するための手段】本発明のスキャンテスト
回路およびそれを含む半導体集積回路装置は、１ビット
の第１のデータの入力用の第１の入力端子と、予め定め
たスキャンテストデータを含む直列データである第２の
データの入力用の第２の入力端子と、スキャン動作と通
常動作を決定する動作切替信号の入力用の第３の入力端
子と、前記動作切替信号の供給に応答して前記第１およ
び第２のデータのいずれか一方を選択して選択データを
出力する入力セレクタ手段と、前記選択データを保持デ
ータとして保持しシフトレジスタ機能を有するレジスタ
手段と、前記第１のデータ対応の第１の出力データの出
力用の第１の出力端子と、前記第２のデータ対応の第２
の出力データの出力用の第２の出力端子とを備え、通常
動作時に複数の前記レジスタ手段を独立に動作させ、テ
スト時には前記複数のレジスタ手段を直列接続してこの
直列接続の最初段のレジスタ手段に前記第２のデータを
供給し前記複数のレジスタ手段の各々に所定のテストデ
ータを設定してテスト対象回路に前記テストデータを供
給し前記直列接続の最終段のレジスタ手段の出力端子か
ら前記テスト対象回路が出力する前記テストデータ動作
結果からなる前記第２のデータ対応の試験結果を出力す
るスキャン動作を行うことにより前記テスト対象回路を
試験するスキャンテスト回路において、前記動作切替信
号をラッチして動作切替ラッチ信号を発生するラッチ手
段を備え、前記入力セレクタ手段が、前記動作切替信号
と前記動作切替ラッチ信号との供給に応答して前記第１
および第２のデータのいずれか１つを選択して前記選択
データを出力するセレクタ制御手段を備えて構成されて
いる。

【００４２】

【実施例】次に、本発明の実施例を図７と共通の構成要
素には共通の参照文字／数字を付して同様に回路図で示
す図１を参照すると、この図に示す本実施例のスキャン
テスト回路は、インバータＩ１４の出力端から出力信号
Ｑｎと同一極性の信号ａを出力する他は従来と共通のフ
リップフロップ１Ａと、クロックｃｋの供給に応答して
動作するラッチ回路２と、信号ａと１ビットのデータ入
力信号ｄｉとシリアルデータ信号ｓｉとをシフトモード
信号ｓｍとラッチ回路２の出力ｓｆによりセレクトして
フリップフロップ回路１に供給する信号ｆｉを生成する
セレクタ回路３と、信号Ｑｎの反転信号バーＱｎを生成
するインバータＩ１と、信号ｓｍの反転信号バーｓｍを
生成するインバータＩ２と、信号Ｑｎ，バーＱｎを信号
ｓｆにより選択しレジスタ出力ｄｏを出力するセレクタ
回路４とを備える。

【００４３】ラッチ回路２は、インバータＩ２１〜Ｉ２
４と、ＣＭＯＳトランスファゲートＴ２１，Ｔ２２とか
ら構成され、インバータＩ２４の入力端に信号ｓｍが入
力し出力端がトランスファゲートＴ２１の入力端に接続
される。トランスファゲートＴ２２の出力端はインバー
タＩ２２の入力端およびトランスフアゲートＴ２１の出
力端にそれぞれ接続する。インバータＩ２２の出力端は
インバータＩ２１の入力端に接続し、インバータＩ２１
の出力端はトランスファゲートＴ２１の入力端に接続す
る。トランスファゲートＴ２１のＮチャネルゲートおよ
びトランスファゲートＴ２２のＰチャネルゲートにクロ
ックｃｋが、トランスファゲートＴ２１のＰチャネルゲ
ートおよびトランスファゲートＴ２２のＮチャネルゲー
トにクロックバーｃｋがそれぞれ供給される。

【００４４】セレクタ回路３は、インバータＩ３１〜Ｉ
３３と、出力端が共通接続され信号ｆｉを出力するＣＭ
ＯＳトランスファゲートＴ３１〜Ｔ３３と、ＮＡＮＤゲ
ートＧ３１，Ｇ３２とから構成され、ＮＡＮＤゲートＧ
３２，インバータＩ３２はインバータＩ２による信号ｓ
ｍの反転信号バーｓｍとインバータＩ３３による信号ｓ
ｆの反転信号との否定論理積，およびその反転信号を出
力しこれら出力信号によりトランスファゲートＴ３１の
入力信号ｄｉの導通遮断の制御をする。同様にＮＡＮＤ
ゲートＧ３１，インバータＩ３１は信号バーｓｍ，ｓｆ
の否定論理積，およびその反転信号を出力しこれら出力
信号によりトランスファゲートＴ３２の入力信号ａの導
通遮断を制御する。Ｐ，Ｎ各チャネルゲートへの信号バ
ーｓｍ，ｓｍの供給に応答してトランスファゲートＴ３
３は入力信号ｄｉの導通遮断を制御する。

【００４５】セレクタ回路４は、信号ｓｆを反転して信
号バーｓｆを生成するインバータＩ４１と、信号ｓｆ，
バーｓｆで制御され各々の入力端にフリップフロップ１
の出力データ信号Ｑｎ，バーＱｎがそれぞれ入力し出力
端が共通接続されて出力信号ｄｏを出力するＣＭＯＳト
ランファゲートＴ４１，Ｔ４２を備える。

【００４６】

【表１】

【００４７】次に、図１および各信号の真理値を示す表
１を参照して本実施例の動作について説明すると、この
回路の動作は、表１に示すように、シフトモード信号ｓ
ｍとラッチ回路２の出力信号ｓｆとの各々の値により、
第１〜第４の４つの状態に分けられる。ラッチ回路２
は、シフトモード信号ｓｍの供給を受けクロックｃｋに
同期して出力信号ｓｆの値を変化させるため、第２，第
４の各状態は信号ｓｍの変化直後の１サイクルだけであ
る。すなわち、第２の状態は信号ｓｍを’０’から’
１’へすなわちＬレベルからＨレベルに、第４の状態は
逆に信号ｓｍを’１’から’０’へすなわちＨレベルか
らＬレベルにそれぞれ変化させた直後のサイクルのみで
ある。

【００４８】次に、個々の状態における動作を説明する
と、まず、第１の状態、すなわち、信号ｓｍ，ｓｆの値
（以下ｓｍ，ｓｆ）が共に’０’の場合は、セレクタ３
ではＮＡＮＤゲートＧ３１，Ｇ３２の各々の出力はそれ
ぞれＨレベル，ＬレベルとなりトランスファゲートＴ３
１，Ｔ３２，Ｔ３３の各々はそれぞれ導通状態，遮断状
態，遮断状態となり、入力信号ｄｉを選択して出力信号
ｆｉとしてフリップフロップ回路１に供給する。セレク
タ４では、トランスファゲートＴ４１，Ｔ４２がそれぞ
れ導通状態，遮断状態となり、フリップフロップ回路１
の出力信号Ｑｎを選択してこの回路の出力ｄｏとする。

【００４９】次に、第２の状態、すなわち、信号ｓｍ
が’１’、信号ｓｆが’０’の場合は、セレクタ３で
は、ＮＡＮＤゲートＧ３１，Ｇ３２の出力は共にＨレベ
ルとなりトランスファゲートＴ３１，Ｔ３２が遮断状
態、トランスファゲートＴ３３が導通状態となり、シリ
アル入力信号ｓｉを選択して信号ｆｉとしてフリップフ
ロップ回路１に出力供給する。セレクタ４は、信号ｓｆ
のみにより制御されるので第１の状態と同一となり、信
号Ｑｎを選択してこの回路の出力ｄｏとする。

【００５０】次に、第３の状態、すなわち信号ｓｍ，ｓ
ｆが共に’１’の場合は、セレクタ３は、ＮＡＮＤゲー
トＧ３１，Ｇ３２の出力は共にＨレベルとなりトランス
ファゲートＴ３１，Ｔ３２が遮断状態，トランスファゲ
ートＴ３３が導通状態となり、シリアル入力信号ｓｉを
信号ｆｉとして選択してフリップフロップ回路１に出力
し、セレクタ４は、トランスファゲートＴ４１，Ｔ４２
はそれぞれ遮断状態，導通状態となり、信号バーＱｎを
選択してこの回路の出力ｄｏとする。

【００５１】最後に、第４の状態、すなわち、信号ｓ
ｍ，ｓｆがそれぞれ’０’，’１’の場合は、セレクタ
３は、ＮＡＮＤゲートＧ３１，Ｇ３２の出力はそれぞれ
Ｌレベル，Ｈレベルとなり、トランスファゲートＴ３
１，Ｔ３３が遮断状態，トランスファゲートＴ３２が導
通状態となり、フリップフロップ回路１の出力信号Ｑｎ
対応の信号ａを信号ｆｉとして選択してフリップフロッ
プ回路１に出力し、セレクタ４は、第３の状態と同様に
トランスファゲートＴ４１，Ｔ４２はそれぞれ遮断状
態，導通状態となり、信号バーＱｎを選択してこの回路
の出力ｄｏとする。

【００５２】なお、出力端子ＳＯには、第１〜第４のど
の状態においてもフリップフロップ回路１の保持信号Ｑ
ｎが出力信号ｓｏとして出力される。

【００５３】次に、第１の実施例のスキャンテスト回路
をシフトレジスタＳＰ１〜ＳＰ６として用い従来と同様
の２つのテスト対象回路ブロックＣＢ１，ＣＢ２を備え
る本発明の第２の実施例の半導体集積回路装置のチップ
（以下チップ）をブロックで示す図２および各信号波形
のタイムチャートを示す図３を参照して、本実施例の半
導体集積回路装置の動作について説明すると、まず、通
常時の動作は、チップのシフトモード信号ｓｆｔすなわ
ち各テスト回路ＳＰ１〜ＳＰ６に供給するシフトモード
信号ｓｍをＬレベルに保持する。これらスキャンテスト
回路ＳＰ１〜ＳＰ６の各々は信号ｓｍの供給に応答して
第１の状態を保持し、フリップフロップ回路単体と同一
動作をする。すなわち、チップのクロックｃｋｔに同期
して、各スキャンテスト回路ＳＰ１〜ＳＰ６は端子ＤＩ
の入力データｄｉを取込み出力データｄｏを端子ＤＯに
出力する。このとき、スキャンテスト回路ＳＰ１，ＳＰ
２の各々の出力ｄｏを回路ブロックＣＢ１の入力Ｊ１，
Ｊ２にそれぞれ供給し、スキャンテスト回路ＳＰ３，Ｓ
Ｐ４の各々の入力端子ＤＩに回路ブロックＣＢ１の出力
ｏ２，ｏ１を信号ｄｉとして供給し、スキャンテスト回
路ＳＰ３，ＳＰ４の各々の出力ｄｏを回路ブロックＣＢ
２の入力Ｊ２，Ｊ１にそれぞれ供給し、スキャンテスト
回路ＳＰ５，ＳＰ６の各々の入力端子ＤＩに、信号ｄｉ
として栄回路ブロックＣＢ２の出力ｏ１，ｏ２をそれぞ
れ供給して同期型のチップを形成する。

【００５４】次にテスト動作は、従来と同様にスキャン
動作とブロックテスト動作に分かれ、スキャン動作は、
さらにスキャンイン動作とスキャンアウト動作に分かれ
る。ただし、スキャンイン動作とスキャンアウト動作は
同時に行れる。

【００５５】まず、スキャン動作について説明すると、
シフトモード信号ｓｆｔをＨレベルに設定する。すると
スキャンテスト回路ＳＰ１〜ＳＰ６は第２または第３の
状態になり、入力としてシリアル信号ｓｉｎを選択し、
クロックｃｋに同期して端子ＳＩに入力されたシリアル
データｓｉを取込み端子ＳＯに信号ｓｏを出力するフリ
ップフロップ回路として動作し、チップのシリアルデー
タ入力端子ＳＩＮから各回路ブロックＣＢ１，ＣＢ２の
テストデータを取込むスキャンイン動作を行う。また、
スキャンテスト回路に取込んだ回路ブロックＣＢ１，Ｃ
Ｂ２の出力データをチップのシリアルデータ出力端子Ｓ
ＯＴに出力するスキャンアウト動作も同時に行う。

【００５６】次に、ブロックテスト動作は、スキャン動
作直後の２周期分の時間で行う。スキャン動作でＨレベ
ルに設定したシフトモード信号ｓｆｔをＬレベルに設定
することにより、スキャン動作直後の最初の周期でスキ
ャンテスト回路ＳＰ１〜ＳＰ６を第４の状態、その次の
周期で第１の状態になる。すなわち、最初の周期におい
てはクロックｃｋによりスキャンテスト回路の内容は変
化せず、その出力が反転信号バーＱｎから信号Ｑｎに変
化するのみであり、また、その信号の変化により、始め
て目的のテストパターンが回路ブロックＣＢ１，ＣＢ２
に供給される。次の周期においては、スキャンテスト回
路ＳＰ１〜ＳＰ６は第４の状態、すなわち通常動作時と
同一状態になり、回路ブロックＣＢ１，ＣＢ２は前周期
に与えられたテストパターン対応のテストの結果を出力
している。このテスト結果をスキャンテスト回路ＳＰ１
〜ＳＰ６にクロックｃｋを１度供給することにより取込
む。この後、スキャンアウト動作を行えば、所望の結果
を出力できる。このブロック動作時の２周期対応のクロ
ックｃｋ相互間の時間間隔（以下クロック間隔）により
回路ブロックＣＢ１またはＣＢ２の遅延を測定できる。
すなわち、クロック間隔が狭すぎると回路ブロックＣＢ
１，ＣＢ２において、最初のクロックにより与えられた
テストパターン対応のテスト結果を未だ出力できないう
ちに次のクロックが供給されることになり、スキャンテ
スト回路ＳＰ３〜ＳＰ６は正しいテスト結果を取込め
ず、テスト結果は不合格となる。この、テスト結果が不
合格，合格の各々対応のクロック間隔の境界を見つける
ことにより、回路ブロックＣＢ１またはＣＢ２の遅延時
間を測定できる。これらスキャン動作とブロックテスト
動作をテストパターンの１パターン毎に交互に反復して
行い、所要のテストパターンを全て実行することによ
り、回路ブロックＣＢ１，ＣＢ２のテストを達成する。

【００５７】本発明の第３の実施例を図１，図７と共通
の構成要素には共通の参照文字／数字を付して同様に回
路図で示す図４を参照すると、この図に示す本実施例の
スキャンテスト回路の前述の第１の実施例との相違点
は、セレクタ回路３，４の代りに従来の第１のスキャン
テスト回路と共通の入力側のセレクタ回路５と、シフト
モード信号ｓｍと信号ｓｆとのＯＲを取り信号ｓｍｆを
セレクタ５の制御信号と出力するＯＲゲートＧ１とを備
えることである。

【００５８】

【表２】

【００５９】図４および真理値表を示す表２を参照して
本実施例の動作について説明すると、第１の実施例と同
様に、シフトモード信号ｓｍとラッチ回路２の出力信号
ｓｆとの各々の値（以下信号ｓｍ，ｓｆ）に対応して第
１〜第４の４つの状態となる。

【００６０】第１の状態、すなわち信号ｓｍ，ｓｆが共
に’０’の場合は、ＯＲゲートＧ１の出力がＬレベルと
なるためセレクタ回路５のトランスファゲートＴ５１が
導通状態、トランスファゲートＴ５２が遮断状態とな
り、入力信号ｄｉを信号ｆｉとして選択してフリップフ
ロップ回路１に出力する。

【００６１】次に、第１の状態以外の第２〜第４の各状
態、すなわち、信号ｓｍ，ｓｆが’１’，’０’、’
１’，’１’、’０’，’１’の各場合は、ＯＲゲート
Ｇ１の出力はＬレベルとなるためセレクタ回路５のトラ
ンスファゲートＴ５１が遮断状態、トランスファゲート
Ｔ５２が導通状態となり、シリアル信号ｓｉを選択して
フリップフロップ回路１の保持内容Ｑｎを出力する。

【００６２】動作波形のタイムチャートを示す図５を併
せて参照して本実施例のスキャンテスト回路を図３のシ
フトレジスタＳＰ１〜ＳＰ６として用いた場合の動作に
ついて説明すると、まず、通常動作は第１の実施例と同
一であり、相違点はない。次に、テスト動作の前述の第
２の実施例との相違点は、ブロックテスト動作におい
て、スキャン動作直後の最初の周期でクロックｃｋによ
り１ビット分だけスキャンを行なうことと、このスキャ
ンによりスキャンテスト回路の内容とその出力が信号Ｑ
ｎ−１から信号Ｑｎに変化することと、およびスキャン
イン動作においてストパターンをテスト対象対応の１つ
の手前のスキャンテスト回路までで留めて置くこととで
ある。

【００６３】上述した第１および第３の実施例のスキャ
ンテスト回路は、どちらもテスト対象回路ブロックの論
理に依存して遅延時間の測定が不可能な場合がある。例
えば、第１の実施例のスキャンテスト回路は、テスト対
象回路ブロックが排他的論理和の場合、その入力ビット
数が偶数であれば反転信号から正信号に変わっても出力
に変化が生じない。また、第２の実施例のスキャンテス
ト回路は、テスト対象回路ブロックの論理がＡＮＤ・Ｏ
Ｒであり後のスキャン順序のテスト回路対応のパスがク
リティカルパスである場合、前のスキャン順序のテスト
回路対応のパスによる出力の変化の方が先に起きてしま
うか、または前の周期と結果が変化しないということが
生じる。このため、上述のクロック間隔による遅延測定
では実際よりも速い値を示したり、ずっと合格状態とな
るため測定不可能ということになる。

【００６４】上記の対策として、テスト対象回路ブロッ
クの論理に依存して第１，第２の実施例のスキャンテス
ト回路を使い分ける本発明の第４の実施例の半導体集積
回路装置（チップ）を図３と共通の構成要素には共通の
参照文字／数字を付して同様にブロックで示す図６を参
照すると、この図に示す本実施例のチップは、テスト対
象の論理回路が第３の実施例の回路ではテスト不可能な
ＡＮＤゲートから成り入力端子Ｊ２からのパスがクリテ
ィカルパスとなる回路ブロックＣＢ３と、テスト対象の
論理回路が第１の実施例の回路ではテスト不可能な排他
的論理和から成る回路ブロックＣＢ４と、回路ブロック
ＣＢ３のテスト用の第１の実施例のスキャンテスト回路
ＳＰ１，ＳＰ２と、回路ブロックＣＢ４のテスト用の第
３の実施例のスキャンテスト回路ＳＱ１〜ＳＱ４と、タ
イプが異なるスキャンテスト回路ＳＰ２の出力とスキャ
ンテスト回路ＳＱ１の入力との間のインタフエース調整
を行うインタフエース用のシフトレジスタＤＳＲ１とを
備える。

【００６５】シフトレジスタＤＳＲ１は、スキャンパス
上の第３の実施例のスキャンテスト回路ＳＱ１〜ＳＱ４
から成るシフトレジスタ群の前におかれ、クロックｃｋ
に同期して入力端子ＳＩに供給されるシリアルデータｓ
ｉを取り込み、出力端子ＳＯに出力する。こうすること
により、シフトモード信号ｓｍが’１’から’０’に変
化した後の回路ブロックＣＢ３と回路ブロックＣＢ４と
で動作が異なっていてもテスト用のスキャンデータを正
しくスキャンテスト回路にセットできる。すなわち、前
段のスキャンテスト回路ＳＰ１,ＳＰ２は、上記状態に
おいてホールド動作であるのに対し、後段のスキャンテ
スト回路ＳＱ１〜ＳＱ４はシフト動作であるので、その
まま両者を接続すると、シフトイン対象のデータがスキ
ャンテスト回路ＳＰ２,ＳＱ１でたまたま同一でない限
りはどちらかが異なるデータとなってしまうことが回避
できる。その他の動作については第２の実施例の回路と
同様である。

【００６６】第１〜第３の実施例では、テスト対象回路
ブロックの論理に依存して、テスト信号入力用のスキャ
ンテスト回路のタイプを分ける必要があったが、本実施
例では、上述のように、スキャンパス上の第３の実施例
のスキャンテスト回路群の前にインタフエース用のシフ
トレジスタを配置することにより、異なるタイプのスキ
ャンテスト回路相互間のインタフエースを調整できるの
で、これら異なるタイプのスキャンテスト回路を混在さ
せることができる。

【００６７】

【発明の効果】以上説明したように、本発明のスキャン
テスト回路およびそれを含む半導体集積回路装置は、動
作切替ラッチ信号を発生するラッチ手段を備え、入力セ
レクタ手段が動作切替信号と動作切替ラッチ信号との供
給に応答して１ビットデータと直列データのいずれかを
選択するセレクタ制御手段を備えるので、スキャンテス
ト動作から切替直後の２クロック分の間隔でブロックテ
ストを実施できるので、スキャンパスを用いた遅延測定
およびブロックテスト動作中の上記２クロック分の間隔
を実使用対象装置のクロックサイクルと一致させること
により、実サイクル試験を簡易にまた確実に行うことが
できるので、実装後の装置全体の試験前の部品の段階で
特性不良品を除去できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のスキャンテスト回路を
示す回路図である。

【図２】本発明の第２の実施例の半導体集積回路装置を
示すブロック図である。

【図３】本実施例の動作の一例を示すタイムチャートで
ある。

【図４】本発明の第３の実施例のスキャンテスト回路を
示す回路図である。

【図５】本実施例の動作の一例を示すタイムチャートで
ある。

【図６】本発明の第４の実施例の半導体集積回路装置を
示すブロック図である。

【図７】従来の第１のスキャンテスト回路の一例を示す
回路図である。

【図８】図７の回路を含む従来の半導体集積回路装置を
示すブロック図である。

【図９】従来の第２のスキャンテスト回路の一例を示す
回路図である。

【図１０】図９の回路を含む従来の半導体集積回路装置
を示すブロック図である。

【符号の説明】

１ フリップフロップ ２，６〜９ ラッチ回路 ３〜５ セレクタ回路 １１，１２ ラッチ Ｇ１，Ｇ３１，Ｇ３２，Ｇ１０１ ゲート Ｉ１〜Ｉ３，Ｉ１１〜Ｉ１７，Ｉ２１〜Ｉ２３，Ｉ３１
〜Ｉ３３，Ｉ４１，Ｉ６１，Ｉ６２，Ｉ７１，Ｉ７２，
Ｉ８１，Ｉ８２，Ｉ９１，Ｉ９２，Ｉ１０１〜Ｉ１０４
インバータ Ｔ１１〜Ｔ１４，Ｔ２１，Ｔ２２，Ｔ３１〜Ｔ３３，Ｔ
４１，Ｔ４２，Ｔ５１，Ｔ５２，Ｔ６１〜Ｔ６４，Ｔ７
１，Ｔ８１，Ｔ８２，Ｔ９１ トランスファゲート ＰＤ９１ プルダウン回路 ＣＢ１〜ＣＢ４ 回路ブロック ＳＰ１〜ＳＰ６，ＳＱ１〜ＳＱ４，ＳＲ１〜ＳＲ６，Ｓ
ＲＬ１〜ＳＲＬ６スキャンテスト回路 ＤＳＲ１ シフトレジスタ

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 １ビットの第１のデータの入力用の第１
   の入力端子と、予め定めたスキャンテストデータを含む
   直列データである第２のデータの入力用の第２の入力端
   子と、スキャン動作と通常動作を決定する動作切替信号
   の入力用の第３の入力端子と、前記動作切替信号の供給
   に応答して前記第１および第２のデータのいずれか一方
   を選択して選択データを出力する入力セレクタ手段と、
   前記選択データを保持データとして保持しシフトレジス
   タ機能を有するレジスタ手段と、前記第１のデータ対応
   の第１の出力データの出力用の第１の出力端子と、前記
   第２のデータ対応の第２の出力データの出力用の第２の
   出力端子とを備え、通常動作時に複数の前記レジスタ手
   段を独立に動作させ、テスト時には前記複数のレジスタ
   手段を直列接続してこの直列接続の最初段のレジスタ手
   段に前記第２のデータを供給し前記複数のレジスタ手段
   の各々に所定のテストデータを設定してテスト対象回路
   に前記テストデータを供給し前記直列接続の最終段のレ
   ジスタ手段の出力端子から前記テスト対象回路が出力す
   る前記テストデータ動作結果からなる前記第２のデータ
   対応の試験結果を出力するスキャン動作を行うことによ
   り前記テスト対象回路を試験するスキャンテスト回路に
   おいて、 前記動作切替信号をラッチして動作切替ラッチ信号を発
   生するラッチ手段を備え、 前記入力セレクタ手段が、前記動作切替信号と前記動作
   切替ラッチ信号との供給に応答して前記第１および第２
   のデータのいずれか１つを選択して前記選択データを出
   力するセレクタ制御手段を備えることを特徴とするスキ
   ャンテスト回路。
2. 【請求項２】 １ビットの第１のデータの入力用の第１
   の入力端子と、予め定めたスキャンテストデータを含む
   直列データである第２のデータの入力用の第２の入力端
   子と、スキャン動作と通常動作を決定する動作切替信号
   の入力用の第３の入力端子と、前記動作切替信号の供給
   に応答して前記第１および第２のデータのいずれか一方
   を選択して選択データを出力する入力セレクタ手段と、
   前記選択データを保持データとして保持しシフトレジス
   タ機能を有するレジスタ手段と、前記第１のデータ対応
   の第１の出力データの出力用の第１の出力端子と、前記
   第２のデータ対応の第２の出力データの出力用の第２の
   出力端子とを備え、通常動作時に複数の前記レジスタ手
   段を独立に動作させ、テスト時には前記複数のレジスタ
   手段を直列接続してこの直列接続の最初段のレジスタ手
   段に前記第２のデータを供給し前記複数のレジスタ手段
   の各々に所定のテストデータを設定してテスト対象回路
   に前記テストデータを供給し前記直列接続の最終段のレ
   ジスタ手段の出力端子から前記テスト対象回路が出力す
   る前記テストデータ動作結果からなる前記第２のデータ
   対応の試験結果を出力するスキャン動作を行うことによ
   り前記テスト対象回路を試験するスキャンテスト回路に
   おいて、 前記動作切替信号をラッチして動作切替ラッチ信号を発
   生するラッチ手段と、前記動作切替ラッチ信号の供給に
   応答して前記保持データとこの保持データの反転信号と
   のいずれか一方を選択的に前記第１の出力データとして
   出力する出力セレクタ手段とを備え、 前記セレクタ制御手段が、前記動作切替信号と動作切替
   ラッチ信号の各々の値の組合せに応答して第１〜第４の
   制御状態対応の第１〜第４の制御信号を発生する第１の
   制御信号発生回路と、 前記第１〜第４の制御信号の各々の供給に応答して前記
   第１，第２および前記保持データのいずれか１つを選択
   して前記選択データを出力する第１〜第３のスイッチ回
   路とを備えることを特徴とするスキャンテスト回路。
3. 【請求項３】 前記セレクタ制御手段が、前記動作切替
   信号と動作切替ラッチ信号の各々の値の組合せに応答し
   て第１の制御状態およびこの第１の制御状態以外の第２
   の制御状態対応の第１，第２の制御信号を発生する制御
   信号発生回路と、 前記第１，第２の制御信号の各々の供給に応答して前記
   第１および第２のデータのいずれか１つを選択して前記
   選択データを出力する第１，第２のスイッチ回路とを備
   えることを特徴とする請求項１記載のスキャンテスト回
   路。
4. 【請求項４】 第１,第２のテスト対象回路ブロックを
   含む少なくとも２つの前記テスト対象回路ブロックと、前記第１のテスト対象回路ブロックの入力端子に接続し
   た第１のスキャンテスト回路と、前記第１のテスト対象
   回路ブロックの出力端子と前記第２のテスト対 象回路ブ
   ロックの入力端子とに接続した第２のスキャンテスト回
   路と、前記第２のテスト対象回路ブロックの出力端子に
   接続した第３のスキャンテスト回路とを含む 少なくとも
   ３個の請求項２記載のスキャンテスト回路とを有する半
   導体集積回路装置。
5. 【請求項５】 第１,第２のテスト対象回路ブロックを
   含む少なくとも２つの前記テスト対象回路ブロックと、前記第１のテスト対象回路ブロックの入力端子に接続し
   た第１のスキャンテスト回路と、前記第１のテスト対象
   回路ブロックの出力端子と前記第２のテスト対象回路ブ
   ロックの入力端子とに接続した第２のスキャンテスト回
   路と、前記第２のテスト対象回路ブロックの出力端子に
   接続した第３のスキャンテスト回路とを含む 少なくとも
   ３個の請求項３記載のスキャンテスト回路とを有する半
   導体集積回路装置。
6. 【請求項６】 第１,第２のテスト対象回路ブロックを
   含む少なくとも２つの前記テスト対象回路ブロックと、前記第１のテスト対象回路ブロックの入力端子に接続し
   た第１のスキャンテスト回路と、前記第１のテスト対象
   回路ブロックの出力端子と前記第２のテスト対象回路ブ
   ロックの入力端子とに接続した第２のスキャンテスト回
   路と、前記第２のテスト対象回路ブロックの出力端子に
   接続した第３のスキャンテスト回路とを含む少なくとも
   ３個のスキャンテスト回路を有し、 前記少なくとも３個のスキャンテスト回路が、 請求項２
   記載の第１のタイプのスキャンテスト回路と請求項３記
   載の第２のタイプのスキャンテスト回路との両方を含む
   ことを特徴とする半導体集積回路装置。
7. 【請求項７】 前記第１のタイプのスキャンテスト回路
   と前記第２のタイプのスキャンテスト回路の相互間のシ
   フトパスに前段のスキャンテスト回路の出力データを入
   力し後段のスキャンテスト回路の入力信号を生成するイ
   ンタフエース調整用のシフトレジスタをさらに備えるこ
   とを特徴とする請求項６記載の半導体集積回路装置。