KR960042088A - 스캔 테스트 회로 및 이를 구비한 반도체 집적 회로 장치 - Google Patents
스캔 테스트 회로 및 이를 구비한 반도체 집적 회로 장치 Download PDFInfo
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Abstract
기재된 스캔 테스트 회로는 직렬 데이타로서 1비트의 제1의 데이타 및 제2의 데이타를 각기 입력시키는 제1의 입력 단자 및 제2의 입력 단자와; 스캔 동작 및 통상 동작을 결정하는 동작 전환 신호를 입력시키는 제3의 입력 단자와; 동작 전환 신호의 공급에 응답하여 제1의 데이타 또는 제2의 데이타중 한 데이타를 선택하고 선택된 데이타를 출력시키는 입력 선택기와; 홀드 데이타로서 선택된 데이타를 홀드하는 레지스터와; 제1의 출력 데이타를 출력하는 제1의 출력 단자 및; 제2의 출력 데이타를 출력하는 제2의 출력 단자를 구비한다. 스캔 테스트 회로는 시프트 모드 신호(Ssm)를 래치하고 동작 전환 래치 신호(Ssf)를 발생시키는 래치 회로(2)를 포함한다. 선택기(3)는 신호(Ssm및 Ssf)의 공급에 응답하여 선택된 신호(Sfi)로서 입력 데이타(Sdi) 또는 입력 데이타(Ssi) 중 한 데이타를 선택적으로 출력한다. 블럭 테스트는 주사 테스트 동작으로부터의 동작의 전환직후에 2개의 클럭 펄스에 대응하는 간격으로 실행될 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 제1의 실시예로서 스캔 테스트 회로를 도시한 회로도, 제6도는 본 발명에 따른 제2의 실시예로서 스캔 테스트 회로를 이용한 반도체 집적 회로의 블럭도, 제8도는 본 발명에 따른 제3의 실시예로서 스캔 테스트 회로를 도시한 회로도.
Claims (7)
1비트의 제1의 데이타를 입력하는 제1의 입력 단자와; 선정된 스캔 테스트 데이타를 포함하는 직렬 데이타로서 제2의 데이타를 입력하는 제2의 입력 단자와; 스캔 동작 및 통상 동작을 결정하는 동작 전환 신호를 입력하는 제3의 입력 단자와; 동작 전환 신호의 공급에 응답하여 제1의 데이타와 제2의 데이타중 한 데이타를 선택하고 선택된 데이타를 출력하는 입력 선택기 수단과; 홀드 데이타로서 선택된 데이타를 홀드시키는 레지스터 수단과; 제1의 데이타에 대응하는 제1의 출력 데이타를 출력하는 제1의 출력 단자 및; 제2의 데이타에 대응하는 제2의 출력 데이타를 출력하는 제2의 출력 단자를 구비하며, 통상 동작 동안 다수의 테스트-대상 회로가 서로 독자적으로 동작되게 하고 테스트 동작 동안 다수의 테스트-대상 회로가 직렬로 접속되고 제2의 데이타가 다수의 테스트-대상 회로중 최초단의 테스트-대상 회로에 공급되고, 제2의 데이타에 대응하는 테스트 결과가 다수의 테스트-대상 회로의 최종단의 테스트-대상 회로로부터 출력되도록 스캔 동작은 수행할 수 있는 스캔 테스트 회로에 있어서, 동작 전환 신호(Ssm)를 래치하고 동작 전환 래치 신호(Ssf)를 발생시키는 래치수단(2) 및; 입력 선택기 수단(3)에 제공되며, 동작 전환 신호(Ssm) 및 동작 전환 래치 신호(Ssf)의 공급에 응답하여 제1의 데이타와 제2의 데이타중 한 데이타를 선택하고 선택된 데이타를 출력하는 선택기 제어 수단을 포함하여 구성되는 것을 특징으로 하는 스캔 테스트 회로.
제1항에 있어서, 상기 동작 래치 신호의 공급에 응답하여, 상기 제1의 출력 데이타로서 상기 홀드 데이타의 신호 및 상기 신호의 반전된 신호중 한 신호를 선택적으로 출력시키는 출력 선택기 수단(4)을 더 포함하는데, 상기 출력 선택기 수단은 각각의 동작 전환 신호와 동작 전환 래치 신호의 각각의 값의 조합에 응답하여 제1 내지 제4의 제어 모드에 대응하는 제1 내지 제4의 제어 신호를 발생시키는 제1의 제어 신호 발생기 및; 상기 제1 내지 제4의 제어 신호의 공급에 응답하여 상기 제1의 데이타, 상기 제2의 데이타 및, 상기 홀드 데이타중 한 데이타를 선택하고 상기 선택된 데이타를 출력시키는 제1 내지 제3의 스위치 회로를 포함하는 것을 특징으로 하는 스캔 테스트 회로.
제1항에 있어서, 상기 선택기 제어 수단은 각각의 동작 전환 신호와 동작 전환 래치 신호의 각각의 값의 조합에 응답하여, 제5의 제어 모드에 응답하는 제5의 제어 신호 및 상기 제5의 제어 모드와는 다른 제6의 제어 모드에 대응하는 제6의 제어 신호를 발생시키는 제2의 제어 신호 발생기 및; 각각의 상기 제5 및 제6의 제어 신호의 공급에 응답하여, 상기 제1 및 제2의 데이타중 한 데이타를 선택하고 선택된 데이타를 출력시키는 제5 및 제6의 스위치 회로를 포함하는 것을 특징으로 하는 스캔 테스트 회로.
제1항에 청구된 바와 같은 적어도 3개의 스캔 테스트 회로 및, 상기 스캔 테스트 회로의 각각의 단자에 접속된 입력 및 출력 단자를 구비한 테스트-대상 회로의 적어도 2개의 블럭을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 청구된 바와 같은 적어도 3개의 스캔 테스트 회로 및, 상기 스캔 테스트 회로의 각각의 단자에 접속된 입력 및 출력 단자를 구비한 테스트-대상 회로의 적어도 2개의 블럭을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 청구된 바와 같은 스캔 테스트 회로 및, 상기 스캔 테스트 회로의 각각의 단자에 접속된 입력 및 출력 단자를 구비한 테스트-대상 회로의 적어도 2개의 블럭을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 스캔 테스트 회로로부터 출력 데이타를 수신하고, 뒷단의 상기 테스트-대상 회로의 입력 신호를 발생시키는 더미 레지스터를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP95-124893 | 1995-05-24 | ||
JP7124893A JP2737695B2 (ja) | 1995-05-24 | 1995-05-24 | スキャンテスト回路およびそれを含む半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960042088A true KR960042088A (ko) | 1996-12-21 |
KR100194172B1 KR100194172B1 (ko) | 1999-06-15 |
Family
ID=14896719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960018501A KR100194172B1 (ko) | 1995-05-24 | 1996-05-25 | 스캔 테스트 회로 및 이를 구비한 반도체 집적 회로장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5617428A (ko) |
JP (1) | JP2737695B2 (ko) |
KR (1) | KR100194172B1 (ko) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3691170B2 (ja) * | 1996-08-30 | 2005-08-31 | 株式会社ルネサステクノロジ | テスト回路 |
JPH1083698A (ja) * | 1996-09-05 | 1998-03-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH10160807A (ja) * | 1996-12-04 | 1998-06-19 | Philips Japan Ltd | 試験回路を含む論理装置と論理装置の試験方法 |
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JP2001345000A (ja) * | 2000-05-31 | 2001-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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US10222421B1 (en) * | 2018-02-14 | 2019-03-05 | Silicon Laboratories Inc. | Method for detecting faults on retention cell pins |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2626920B2 (ja) * | 1990-01-23 | 1997-07-02 | 三菱電機株式会社 | スキャンテスト回路およびそれを用いた半導体集積回路装置 |
JP3563750B2 (ja) * | 1992-10-16 | 2004-09-08 | テキサス インスツルメンツ インコーポレイテツド | アナログ回路のための走査に基づく試験 |
US5574733A (en) * | 1995-07-25 | 1996-11-12 | Intel Corporation | Scan-based built-in self test (BIST) with automatic reseeding of pattern generator |
-
1995
- 1995-05-24 JP JP7124893A patent/JP2737695B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-20 US US08/650,655 patent/US5617428A/en not_active Expired - Fee Related
- 1996-05-25 KR KR1019960018501A patent/KR100194172B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH08313597A (ja) | 1996-11-29 |
JP2737695B2 (ja) | 1998-04-08 |
US5617428A (en) | 1997-04-01 |
KR100194172B1 (ko) | 1999-06-15 |
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