KR100431524B1 - 프로그래머블 지연 회로 - Google Patents

Abstract

본 발명은 반도체 칩 교정(revision)시 테스트(test) 과정에서 여러 신호들의 지연시간을 쉽게 조절 가능한 프로그램머블 지연 회로를 제공하고자 하는 것으로, 이를 위해 본 발명은 그 중간중간에 탭(Tab)이 설정되어 외부로부터 입력되는 입력 값의 지연이 단계적으로 증가된 다수의 입력지연값을 출력하는 지연수단; 상기 단계적으로 증가된 다수의 입력지연값중 어느하나를 선택하여 출력하는 선택수단; 상기 선택수단을 제어하는 제어신호를 발생하기 위하여 외부 핀으로부터 데이터와 제어신호를 입력받아 상기 제어신호에 의해 상기 데이터를 병렬 혹은 직렬로 받아들이는 쉬프터 레지스트 수단; 및 상기 쉬프트 레지스트 수단의 출력을 래치하는 수단을 구비하여, 상기 데이터의 입력값에 따라 지연이 조정된다.

Description

프로그래머블 지연 회로

본 발명은 반도체 메모리 장치의 프로그래머블 지연 회로에 관한 것으로, 특히, 반도체 칩의 다이(DIE)에서 사용되지 않는 여분의 패드(PAD)를 사용하여 칩 외부에서 내부신호의 지연 시간을 제어하여 셋업 타임(Setup Time)과 홀드 타임(Hold Time) 등의 스펙(Spec.)을 쉽게 만족시켜주는 프로그래머블 지연 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치를 제작하는데 있어서, 어드레스(Address), 제어 신호(Control Signal) 등 많은 입/출력 신호들이 존재한다. 이러한 입/출력 신호들은 각각 다른 지연 시간(Delay Time)을 가지고 있어 이러한 지연 시간을 설계자의 의도대로 제어하기 위해, 종래의 기술로는 옵션(Option)을 사용해서 오류 분석(Failure Analysis)시 FIB 장비를 사용하여 메탈(Metal)을 증착하거나 컷팅(Cutting)하였다. 따라서 오류 분석 작업시 시간이 많이 걸리고, 공정의 추가로 인한 반도체 장치의 에러(Error)가 발생할 확률도 높다는 단점이 있다.

본 발명의 목적은 반도체 칩 교정(revision)시 테스트(test) 과정에서 여러 신호들의 지연시간을 쉽게 조절 가능한 프로그램머블 지연 회로를 제공함을 그 목적으로 한다.

도 1 은 본 발명에 따른 프로그래머블 지연 회로에 관한 블록도,

도 2 는 본 발명에 따른 프로그래머블 지연 회로도,

도 3A 내지 도 3B는 도 2의 프로그램머블 지연 회로를 반도체 장치에 적용한 일실시예시도,

도 4는 도 2의 프로그램머블 지연 회로를 반도체 장치에 적용한 다른 실시예시도,

도 5A 내지 도 5D는 본 발명에 따른 프로그래머블 지연 회로의 시뮬레이션 결과에 대한 타이밍도,

도 6A 내지 도 6C는 본 발명에 따른 프로그래머블 지연 회로의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

210 : 프로그래머블 지연 라인부

230 : 병렬 로드를 가진 쉬프트 레지스터부

211, 235 : 인버터213 : 인버터 체인

220 : 먹스233 : 디_플립플롭

232 : 래치

상기 목적을 달성하기 위하여 본 발명은, 그 중간중간에 탭(Tab)이 설정되어 외부로부터 입력되는 입력 값의 지연이 단계적으로 증가된 다수의 입력지연값을 출력하는 지연수단; 상기 단계적으로 증가된 다수의 입력지연값중 어느하나를 선택하여 출력하는 선택수단; 상기 선택수단을 제어하는 제어신호를 발생하기 위하여 외부 핀으로부터 데이터와 제어신호를 입력받아 상기 제어신호에 의해 상기 데이터를 병렬 혹은 직렬로 받아들이는 쉬프터 레지스트 수단; 및 상기 쉬프트 레지스트 수단의 출력을 래치하는 수단을 구비하여, 상기 데이터의 입력값에 따라 지연을 조정할 수 있는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도 1은 본 발명에 따른 프로그래머블 지연 회로(Programmable Delay Circuit)에 관한 블록도이고, 도 2는 프로그래머블 지연 회로의 일실시예시도이다. 도 1 및 도2를 참조하면, 본 발명에 따른 프로그래머블 지연 회로는 크게 지연 라인부(100)와, 제어부(200)로 구성된다.

지연 라인부(100)는 그 중간중간에 탭(Tab)이 설정되어 입력이 일정 정도 지연된 다수의 지연값을 출력하는 인버터 체인(110)과, 상기 인버터 체인(110)들의 각 출력(탭1 내지 탭4)중 어느하나를 선택하여 출력하는 멀티플렉스(MUX, 120)로 구성된다. 여기서, 지연수단으로 사용된 인버터 체인은 선형적(lineal) 또는 비선형적(non-linear)으로 구현할 수 있다.

제어부(200)는 병렬 로드를 가진 쉬프트 레지스터(Shift Register With Parallel Load)(220)와 래치(210)로 이루어져, 외부의 핀(pin)으로부터 데이타(Data)를 병렬 혹은 직렬로 받아들여, 래치(210)에 저장한 다음, 지연라인부(100)의 멀티플렉스(120)를 제어하는 제어신호(S1 내지 Sn)을 출력한다. 즉, 모드선택신호가 하이일 경우 병렬입력신호 P1 내지 P2가 두 개의 디_플립플롭(221)으로 입력되고, 모드선택신호가 로우일 경우 직렬입력신호가 쉬프트되면서 디_플립플롭(233)으로 입력된다. 디_플립플롭(233)은 칩 내부의 클럭 신호 및 인에이블 신호에 의해 동기되며, 클리어신호에 의해 초기화된다. 또한, 인에이블 신호는 래치(210)를 제어하여 이 인에이블신호가 하이일 경우 외부 핀의 입력 데이타를 받아들인다. 그리고, 클리어신호가 로우일 때 디_플립플롭(221)은 초기화되어 외부 핀 입력에 관계없이 멀티플렉스(120)를 제어하는 제어신호(S1 내지 Sn)을 로직 "0"로 만들어 인버터 체인(110)들의 각 출력(탭1 내지 탭4)중 어느하나를 기본으로 선택할 수 있게 한다.

앞서 설명한 바와같이, 인버터 체인(110)은 의도에 따라 선형(Linear) 혹은 비선형(Nonlinear)으로 설계할 수 있고, 인버터의 개수나 인버터 체인의 개수는 변형 가능하다. 상기 인버터와 지연 인버터 체인의 수를 결정하여, 최소지연시간과 최대지연시간을 설정한 후, 증가지연시간 단계는 먹스의 제어신호의 수에 의해 결정된다. 즉, 각 인버터 체인의 출력(탭1-4) 신호의 개수는 먹스 제어 신호에 따라 결정할 수 있으므로 다양한 지연 시간을 선택할 수 있다.

도 3A 내지 도 3B는 도 2의 프로그래머블 지연 회로를 반도체 장치에 적용한 일예를 나타낸 것으로, 반도체 칩에서 사용되지 않은 여분의 패드를 제어부(200)와 지연 라인부(100)의 입력 데이타 포트로 사용한 것이다.

먼저, 도 3A는 반도체 칩 상에서 사용되지 않는 여분의 패드에 병렬 입력 P1 내지 P2를 연결하고, 인에이블 신호, 모드 선택 신호, 클리어 신호를 전원 전압(Vcc)(319)에 연결하여, 병렬입력모드로 사용한 회로이다.

다음, 도 3B는 여분의 패드에 직렬 입력 신호를 연결하고, 모드선택신호를 그라운드(GND)(338)에, 클리어입력신호를 전원전압(339)에 연결하여 직렬 입력 모드로 사용한 회로이다.

이와같은 회로 구성은 시테스트시 입력 데이타의 값을 변화시키면서 지연라인부(100)의 출력에 원하는 지연이 얻어지면, 제어신호(S2, S1)을 전원전압이나 그라운드에 연결시키고 제어부(100)는 레이아웃 면적을 고려하여 다음 교정(revision)시 생략이 가능하다. 직렬 입력 모드는 병렬 입력 모드에 비해 회로는 다소 복잡하나, 데이타 핀을 하나만 쓰면 된다는 이점이 있다.

도 4는 도 2의 프로그래머블 지연 회로를 반도체 장치에 적용한 다른예를 나타낸 것으로, 피씨비(PCB) 상에서 본 발명의 프로그래머블 지연 회로(410)를 버스 버퍼(Bus Buffer)(404, 414) 사이에 배치하고, 프로그래머블 지연 회로(410)를 지연 입력과 지연 출력으로 비트화하여 패키지로 만들어 피씨비 상의 버스 신호(Bus Signal)들의 지연 시간을 조정할 수 있게 한 것이다. 상기 프로그래머블 지연 회로(410)의 입력 데이타 비트가 3비트이므로 8가지 증가시간단계를 가진다.

도 5A 내지 도 5D는 본 발명에 따른 프로그래머블 지연 회로의 시뮬레이션 결과에 대한 타이밍도이다. 도 5A를 참조하면, 클리어 입력이 로우(501)일 때 상기 디_플립플롭(도 2 의 221)을 초기화하여 선택신호 S1 내지 S2를 "0"으로 만들어(503), 인버테 체인의 출력(탭 1 내지 탭 4) 중에서 디폴트로 하나를 선택할 수 있게 한다. 도 5B를 참조하면, 병렬입력모드일 때 병렬 데이타 P1 내지 P2 신호에 따라 선택신호 S1, S2 신호가 "0"에서 "11"까지 변할 때(510, 511, 512, 513), 각 출력 신호의 지연을 나타낸 것이다. 이때는 모드선택신호가 하이이고, 병렬 입력 모드가 선택된 경우이다. 이때 병렬입력은 직류전압(DC) 레벨이나 컴퓨터에서 생성된 데이타, 혹은 보드 상에서 딥(DIP) 스위치를 이용하면 된다. 그리고 데이타를 로드 하거나 래치할 때 인에이블 신호에 대해 데이타 셋-업(Set-up) 시간, 데이타 홀드(Hold) 시간이 지켜져야 한다. 데이타가 변한 뒤에 출력이 정확히 지연 되기 전에 셋팅 시간이 필요하다. 도 5C를 참조하면, 도 5C는 모드선택신호가 로우일 때, 직렬입력모드가 선택된 경우이다. 인에이블 신호는 주기적으로 하이, 로우의 상태를 반복하고, 인에이블 신호가 하이일 때 입력된 직렬 입력 데이타는 "0"에서 "11" 까지의 값을 연속적으로 갖는다(520, 521, 522, 523). 이때 직렬 입력은 클럭의 상승 모서리(Rising Edge)에 대해 데이타 셋-업 시간, 데이타 홀드 시간이 요구된다. 인에이블 신호는 병렬 입력 데이타의 전송이 끝날 때까지 하이를 유지하다가 마지막 최하위 비트(LSB)의 데이타를 받고 나서 데이타 래치를 위해 로우로 돌아간다. 도 5D는 입력 데이타가 제어 신호 S1, S2에 의해 선택된 네 개의 탭에 의한 지연 출력을 나타낸다.

도 6A 내지 도 6C는 본 발명에 따른 프로그래머블 지연 회로의 타이밍도로서, 도 6A는 모드선택신호와 인에이블신호가 하이일 때 래치되지 않고 병렬 입력 모드로 동작할 때의 타이밍도이고, 도 6B는 모드선택신호가 하이이고, 인에이블신호가 하이에서 로우로 변할 때, 병렬 데이타가 입력되어 래치되는 경우에 대한 타이밍도이며, 도 6C는 모드선택신호가 로우일 때, 직렬 입력 모드로 동작하는 경우에 대한 타이밍도이다.

이상에서 설명한 바와같은 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같은 본 발명에 따르면, 반도체 칩 교정(revision)시 테스트(test) 과정에서 여러 신호들의 지연시간을 쉽게 조절 가능함으로, 오류 분석시 별도의 FIB 작업이 필요 없는 프로그래머블 지연 회로를 제공할 수 있다.

Claims (5)

1. 그 중간중간에 탭(Tab)이 설정되어 외부로부터 입력되는 입력 값의 지연이 단계적으로 증가된 다수의 입력지연값을 출력하는 지연수단;

   상기 단계적으로 증가된 다수의 입력지연값중 어느하나를 선택하여 출력하는 선택수단;

   상기 선택수단을 제어하는 제어신호를 발생하기 위하여 외부 핀으로부터 데이터와 제어신호를 입력받아 상기 제어신호에 의해 상기 데이터를 병렬 혹은 직렬로 받아들이는 쉬프터 레지스트 수단; 및

   상기 쉬프트 레지스트 수단의 출력을 래치하는 수단을 구비하여,

   상기 데이터의 입력값에 따라 지연을 조정할 수 있는 프로그램머블 지연 회로.
2. 제 1 항에 있어서,

   상기 쉬프트 레지스트 수단은 모드선택신호에 응답하여, 서로다른 제1데이터들을 병렬로 하나씩 입력받거나 어느한 제2데이터를 직렬로 순서적으로 입력받는 다수의 플립-플롭으로 이루어지는 것을 특징으로 하는 프로그램머블 지연 회로.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 쉬프트 레지스트 수단으로 입력되는 데이터는 반도체 칩 상의 사용하지 않는 여분의 패드를 통해 입력되는 것을 특징으로 하는 프로그래머블 지연 회로.
4. 제 2 항에 있어서,

   상기 플립-플롭은 클리어신호에 의해 초기화되며, 클럭 및 인에이블신호의 조합 신호에 의해 입력된 데이터를 동기화시키는 것을 특징으로 하는 프로그래머블 지연 회로.
5. 제 4 항에 있어서,

   상기 플립-플롭은 상기 클리어 신호가 로우일 때 상기 플립-플롭을 로직 "0"의 상태로 만들어 출력하여 상기 선택수단이 상기 단계적으로 증가된 다수의 입력지연값중 어느하나를 디폴트로 선택하게 하는 것을 특징으로 하는 프로그래머블 지연 회로.

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