KR100249415B1 - 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로 - Google Patents

동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로 Download PDF

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가네꼬 히사시
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Abstract

기준 회로와, 내부 회로를 제어하는 지연 회로, 및 기준 딜레이의 지연량을 외부 동기 회로의 사이클과 비교하고, 그 비교의 결과에 기초해서 지연 회로의 지연 시간을 자동으로 조정하는 비교 및 조정 수단을 포함하는, 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로.

Description

동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로
본 발명은 동기식 반도체 메모리에 관한 것으로, 특히 내부 회로가 외부 클록과 동시에 동작하는 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로에 관한 것이다.
도1을 참조하면, 종래의 동기식 반도체 메모리의 기본 회로 구조의 블록도가 도시되어있다. 이 반도체 메모리에서는 일반적으로, 내부 회로의 제어가, 출력 동기 클록이 명령 입력 클록으로부터 계수된 클록의 어느 위치에 위치되어 있는지를 보여주는 CAS(열 어드레스 스토로브 신호) 대기에 따라 여러 가지가 된다. 이러한 CAS 대기는 이 명세서에서 간단히 "CL"이라고 부를 것이다.
현재, 예를 들면 동기 다이내믹 RAM(랜덤 액세스 메모리), CL1 내지 CL4가 실현되어 있다. 여기서, 설명을 간단히 하기 위해서, CL1 및 CL2를 갖는 회로 구성은 도1을 참고해서 설명된다.
통상의 메모리에서, 어드레스(ADD)는 메모리의 외부로부터 공급되고, 어드레스(ADD)에 기입된 데이터는 판독되어, 출력 데이터(DOUT)로서 출력된다. 따라서, 메모리는 선형 회로로서 여겨질 수 있다. 그러나, 메모리가 동기 메모리로서 실행되면, 상이한 클록(Φ1 및 Φ2)으로 동작되는 래치 회로(LATCH)는 도1에 도시된 바와 같이 메모리의 중간 부분에 제공되어(도1 참조), 모든 메모리 회로가 제1 단계(1ST STAGE)와 제2 단계(2ND STAGE)로 나뉘어진다. 이 경우, CAS 대기는 클록(Φ1 및 Φ2)이 공급되는 방법에 따라서 변화될 수 있다.
예를 들어, 도1에 도시된 동기 메모리 내의 CAS 대기=2(CL2)를 실현하기 위해서, 그것이 Φ1=Φ2=ICLK로 설정되면 충분하다. 여기서, ICLK는 외부 CLK를 완충함으로써 얻어진 내부 클록이다.
이 경우에(Φ1=Φ2=ICLK), 동기 메모리의 동작은 도2의 타이밍도에 도시된 바와 같이 된다. 즉, 제1 단계는 제1 외부 클록에 의해서 제어되고, 제2 단계는 제1 외부 클록 다음의 제2 외부 클록에 의해서 제어된다. 액세스 시간(tac2)은 제2단계에서 제어되며, 따라서 제2 외부 클록으로부터 측정된다.
제1 단계의 동작에 필요한 시간은 t1이고, 제2 단계의 동작에 필요한 시간은 t2라고 가정할 때, t1＞t2이면, 이 메모리 회로에 필요한 최소 사이클 시간(tck2min)은 t1이 될 것이다.
다음에, 도1에 도시된 동기 메모리의 CAS 대기=1(CL1)을 실현하기 위해서, Φ1=ICLK 및 Φ2=ICLK1로 설정되며, 여기서 ICLK1은 도3에 도시된 바와 같이 지연 소자 DELAY에 의해 내부 클록 ICLK을 지연시킴으로써 얻어진 지연된 내부 클록이다.
이 경우, 지연된 내부 클록 ICLK1의 지연량은 제1 단계의 동작 시간(t1)과 같게 설정된다. 도4의 타이밍도는 이러한 상황에서의 동기 메모리의 동작을 설명한다. CAS 대기=1의 경우, 제1단계와 제2단계는 모두 동일한 외부 클록에 기초해서 제어되며, 따라서 액세스 시간 tAC1은 제1 클록으로부터 측정된다. 또한, 이 메모리 회로에 필요한 최소 사이클 시간 tCK1min은 t1+t2로 여겨진다.
위에서 알 수 있듯이, 도1의 동기 메모리에서, CAS 대기는 제2 단계에 적용된 제어 클록(Φ2)을 변경시킴으로써 쉽게 변경될 수 있다.
상기 언급된 종래의 회로에서, CAS 대기=1인 경우, 제2 단계에 적용된 제어클록(Φ2)은 내부 클록 ICLK을 지연시킴으로써 발생된다. 지연 소자는 실제로 도5에 도시된 바와 같이 우수(2N)의 케스케이드된 인버터로 구성되어 있기 때문에, 지연량은 트랜지스터의 특성, 즉 제조 공정 조건에 크게 의존한다.
제조공정의 변화 때문에 지연량이 변경되고, 그 결과 도3에 도시된 바와 같이 내부 클록 ICLK으로부터 지연된 내부 클록 ICLK1으로 지연 시간(t1)과 같게 설정된 값이()만큼 연장되면, 사이클 시간은 도6에 도시된 바와 같이 아래와 같이 된다.
tck1min' = tck1min + (
Figure kpo00003
)
또한, 액세스 시간은 다음과 같다.
tAC1' = tAC1+ (
Figure kpo00004
)
즉, 사이클 시간과 액세스 시간은 모두 (
Figure kpo00005
)만큼 저하된다. 이것은 동작 속도가 저하됨을 의미한다. 도6에서, 가상선으로 표시한 지연된 내부 클록 "(ICLK1)"은 설계된 지연값을 갖는 지연된 내부 클록을 나타낸다.
그와 반대로, 지연값이 (
Figure kpo00006
)만큼 단축되면, ICLK와 ICLK1 사이의 차이는 "t1-(
Figure kpo00007
)"가 된다. 제1 단계의 필요한 동작 시간은 t1이기 때문에, 제1 단계는 더 이상 정상적으로 동작할 수 없다. 이것은 생산 수율의 저하를 의미한다.
위에서 알 수 있듯이, 공정 변화는 생산 수율의 저하와, 동작 특성의 열화를 의미한다.
따라서, 본 발명의 목적은, 종래의 회로의 상기 결점을 극복하는, 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로를 제공하는데 있다.
본 발명의 다른 목적은 제조 공정 변화에 의해서 발생된 지연량의 변화에 영향을 받지 않는, 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로를 제공하는데 있다.
본 발명의 또 다른 목적은, 최적치의 지연량으로 자동적을 설정함으로써, 제조 공정 변화에 영향을 받지 않고, 항상 일정한 지연량을 가질 수 있는, 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로를 제공하는데 있다.
제1도는은 종래의 동기식 반도체 메모리의 기본 회로 구성의 블록도이다.
제2도는 CAS 대기(latency)=2인 경우에 제1도에 도시된 동기 메모리의 동작을 설명하는 타이밍도이다.
제3도는 지연된 내부 클록을 발생시키기 위해 사용된 지연 소자를 기호로 설명한 도면.
제4도는 CAS 대기=1인 경우에 제13도에 도시된 동기식 메모리의 동작을 설명하는 타이밍도이다.
제5도는 제3도에 도시된 지연 소자의 내부 구조를 설명하는 회로도이다.
제6도 지연 소자의 지연 시간이 길어졌을 때, CAS 대기=1인 경우에 제1도에 도시된 동기식 메모리의 동작을 설명하는 타이밍도이다.
제7도는 동기식 반도체 메모리에 사용하기 위한 본 발명에 따른 제어식 지연 회로의 제1 구체예의 회로도이다.
제8도는 제7도에 도시된 제1 구체예의 동작을 설명하는 타이밍도이다.
제9도는 제7도에 도시된 제1 구체예의 제1 동작 조건을 설명하는 타이밍도이다.
제10도는은 제7도에 도시된 제1 구체예의 제2 동작 조건을 설명하는 타이밍도이다.
제11도는 제7도는 도시된 제1 구체예의 제3 동작 조건을 설명하는 타이밍도이다.
제12도는 동기식 반도체 메모리에 사용하기 위한 본 발명에 따른 제어식 지연 회로의 제2 구체예의 회로도이다.
제13도는 제12에 도시된 제2 구체예의 제1 동작 조건을 설명하는 타이밍도이다.
제14는 제12에 도시된 제2 구체예의 제2 동작 조건을 설명하는 타이밍도이다.
제15는 제12에 도시된 제2 구체예의 제3 동작 조건을 설명하는 타이밍도이다.
제16은 제12에 도시된 제2 구체예의 제4 동작 조건을 설명하는 타이밍도이다.
제17은 제12에 도시된 제2 구체예의 제5 동작 조건을 설명하는 타이밍도이다.
제18은 전송 게이트의 내부 구조를 설명한다.
* 도면의 주요부분에 대한 부호의 설명
100 : 지연 블록 102 : 주 지연부
110 : 지연 제어 블록 111, 211 : 기준 지연부
112, 119, 124, 125, 222, 223, 224, 225, 226 : 인버터
114, 115, 120, 121, 214, 215, 216, 217 : NOR 게이트
116, 117 : 플립플롭 DL : 조정 지연부
ADD : 어드레스 DOUT : 출력 데이터
LATCH : 래치 회로
본 발명의 상기 목적 및 그밖의 다른 목적들은, 기준 지연부, 내부 회로를 제어하는 지연 회로, 및 기준 지연부의 지연량을 외부 동기 회로의 사이클과 비교하고 그 비교의 결과에 기초해서 지연 회로의 지연시간을 자동적으로 조정하는 비교 및 조정 수단을 포함하는, 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로에 의한 본 발명에 따라서 달성된다.
더욱 상세하게는, 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로에 있어서, 동일한 반도체 장치 칩 내에, 조정가능한 지연량을 갖고 지연된 내부 동기 신호를 출력하기 위한 내부 동기 신호를 수신하는 지연 회로와; 서로 다른 지연시간들을 갖는 다수의 지연된 신호들을 출력하기 위한 외부 동기 신호를 수신하는 기준 지연부와; 다수의 지연된 신호들 각각을 외부 동기 신호의 변화 에지와 비교하기 위해 외부 동기 신호의 변화 에지 및 다수의 지연된 신호들을 수신하여 설계된 지연값과 실제 지연값 사이의 대-소 관계를 결정하는 비교 수단 및, 상기 비교수단에 의해 주어진 실제 지연값과 설계된 지연값 사이의 대-소 관계에 기초하여 지연 회로의 조정가능한 지연량을 조정하여 지연된 내부 동기 신호의 실제 지연량을 지연된 내부 동기 신호의 설계된 지연량에 가깝게 만드는 조정 수단을 포함한다.
본 발명의 상기 목적 및 다른 목적들, 특징 및 이점은 첨부된 도면을 참조한 본 발명의 바람직한 구체예의 다음 설명으로부터 더욱 명백해질 것이다.
바람직한 구체예의 설명
도7을 참조하면, 동기식 반도체 메모리에 사용하기 위한 본 발명에 따른 제어식 지연 회로의 제1 구체예의 회로도가 도시되어 있다.
도시된 제1 구체예는 일반적으로 지연 블록(100)과 지연 제어 블록(110)을 포함한다. 내부 클록(ICLK)을 수신하고 지연된 내부 클록(ICLK1)을 출력하는 지연블록(100)은, 지연 시간(td1)을 갖고 내부 클록(ICLK)을 수신하는 주 지연부(102)와, 지연 시간(td2)을 갖고 주 지연부(102)의 출력(C1)을 수신하는 제1 조정 지연부(DL1), 및 지연 시간(td3)을 갖고 제1 조정 지연부(DL1)의 출력(C2)을 수신하는, 제2조정 지연부(DL2)를 포함한다. 지연부(102, DL1및 DL2)의 출력(C1, C2, C3)은, 전송 게이트들(TG1, TG2및 TG3)을 통해서 지연된 내부 클록(ICLK1)을 출력하기 위한 공통 노드에 각각 연결되어있다. 이들 전송 게이트들(TG1, TG2및 TG3)은, 전송 게이트들(TG1, TG2및 TG3) 중의 하나만이 턴온되도록 하는 방법으로 제어됨으로써, 지연된 내부 클록(ICLK1)의 지연량을 변경시킨다.
도18에 도시된 바와 같이, 전송 게이트들(TG1, TG2및 TG3) 각각은 제어 클록(Φ)을 수신하도록 접속된 제어 게이트를 갖는 N-채널 MOSFET(금속 산화 반도체 전계 효과 트랜지스터)와, 상기 N-채널 MOSFET와 병렬로 접속되며 인버터를 통해 제어 클록(
Figure kpo00008
)을 수신하도록 접속된 제어 게이트를 갖는 P-채널 MOSFET로 구성된다.
그러므로, 전송 게이트들(TG1, TG2및 TG3) 각각은 바람직하게는 소위 CMOS 전송 게이트로 구성된다.
설계 단계에서, 지연된 내부 클록(ICLK1)의 지연량은 "td1+td2"(=t1)이 되도록 설정된다. 이 경우에, 전송 게이트(TG2)는 온 상태에 있고, 전송 게이트들(TG1및 TG3)은 오프 상태에 있게 된다. 제조 공정 변화 때문에, 실제 지연량이 설계 값보다 더 길게 된다면, 전송 게이트(TG1)는 턴 온되고 전송 게이트(TG2)는 턴 오프되어, 조정 지연부(DL1)의 지연 시간(td2)이 제거된다. 이 경우에, 지연된 내부 클록(ICLK1)의 지연량은 "td1"이 된다. 한편, 실제 지연량이 설계값보다 더 짧게 된다면, 전송 게이트(TG3)는 턴온되고, 전송 게이트(TG2)는 턴 오프되어, 조정 지연부(DL2)의 지연 시간(td3)이 가산된다. 이 경우, 지연된 내부 클록(ICLK1)의 지연량은 "td1+td2+td3"이 된다.
지연 제어 블록(110)은 내부 신호(MDRSB)를 수신하고, 전송 게이트들(TG1, TG2및 TG3)을 제어하도록 구성된다. 지연 제어 블록(110)은 내부 신호(MDRSB)를 수신하고, 제1 지연 신호를 출력하기 위한 중간 노드(D1)와, 제2 지연 신호를 출력하기 위한 출력 노드(D2)를 갖는 기준 지연부(111), 및 내부 신호(MDRSB)를 직접 수신하는 제 1 입력부 및 펄스 신호(RST)를 발생시키기 위해 기수의 케스케이드된 인터들(112)을 통해 내부 신호(MDRSB)를 수신하는 제2 입력부를 갖는 NOR 게이트(113)를 포함한다.
지연 제어 블록(110)은 또한, 내부 신호(MDRSB)를 직접 수신낳는 제1 입력부와, 기준 지연부(111)의 출력 노드(D2)와 접속되어 펄스 신호(A2)를 발생하는 제2 입력부를 갖는 NOR 게이트(114) 및, 내부 신호(MDRSB)를 직접 수신하는 제1 입력부와 기준 지연부(111)의 중간 노드(D1)와 접속되어 펄스 신호(A1)를 발생시키는 제 2 입력부를 갖는 NOR 게이트(115)를 포함한다. 펄스 신호(RST)는 두 개의 RS 플립 플롭들(116 및 117) 각각의 한 셋트 입력부에 공급된다. 펄스 신호(A1)는 RS 플립플롭(116)의 리셋 입력부에 공급되고, 펄스 신호(A2)는 RS 플립플롭(117)의 리셋 입력부에 공급된다.
RS 플립플롭(116)의 출력부는 출력신호(B1)를 발생하는 인버터(118)에 접속되고, RS 플립플롭(117)의 출력부는 출력신호(B2)를 발생하는 인버터(119)에 접속되어 있다. 출력신호들(B1및 B2)은 전송 게이트(TG1)의 제어 게이트에 제어신호(G1)를 출력하는, NOR 게이트(120)에 직접 공급된다. 출력 신호(B1)는 인버터(123)를 통해서 NOR 게이트(121)에 공급되고, 출력 신호(B2)는 NOR 게이트(121)에 직접 공급된다. NOR 게이트(121)는 전송 게이트(TG2)의 제어게이트에 제어신호(G2)를 출력한다. 출력 신호들(B1및 B2)은 각각 인버터(125 및 124)를 통해서, 제어 신호(G3)를 전송 게이트(TG3)의 제어 게이트에 출력하는 NOR 게이트 (122)에 공급된다.
이제, 도7에 도시된 제1 구체예의 동작을 설명하는 타이밍도인 도8을 참고해서 지연 제어 블록(110)의 동작을 설명하려고 한다. 동기식 반도체 메모리에서, 실제 동작 전에, 모드 레지스터(도시되지 않음)는, 메모리가 동작되는 모드가 어떤 모드인지를 결정하도록 설정되어야 한다. 도8에 도시된 바와 같이, 모드 레지스터가 제1 외부 클록(CLK)에 동기하여 설정되면, 내부 신호(MDRSB)는 논리적 로우 레벨로 가서, 모드 레지스터가 설정된 낮은 액티브 신호에 의해 나타내진다. 이 내부 신호(MDRSB)는 제2 외부 클록(CLK)에 동기하여 논리적 하이 레벨로 리셋된다. 즉, 내부 신호(MDRSB)의 로우 레벨 기간은 외부 클록(CLK)의 한 사이클 시간(tck)과 일치하게 된다.
이 내부 신호(MDRSB)는, 지연량이 최소 사이클 시간(tckmin)으로 미리 설정된 기준 지연부(111)에 공급된다. 기준 지연부(111)에 의해 지연된 내부 신호(MDRSB)는 NOR 게이트(114 및 115)에 의해 원 내부 신호(MDRSB)와 비교된다. 여기서, 기준 지연부(111)와 지연된 클록(ICLK1)을 발생시키기 위한 지연 블록(100)에 포함된 지연부들은 동일한 반도체 칩 내에 형성되어있기 때문에, 이들 지연부들의 지연량은 제조 공정 변화 때문에 동일한 비율로 변화된다.
내부 신호(MDRSB)는 기수의 종속 인버터들(112)을 통해서 NOR 게이트(113)에 직접 공급된다. 그러므로, 내부 신호(MDRSB)의 하강 에지에 응답하여, NOR 게이트(113)는 케스케이드된 인버터(112)의 총 지연시간에 상응하는 펄스폭을 갖는 펄스신호(RST)를 발생한다. 이 펄스 신호(RST)는 RS 플립플롭들(116 및 117)의 각각을 한 셋트 상태로 한다. 즉, 두 가지 신호들(B1및 B2)은 모두 논리적 로우 레벨로 된다.
내부 신호(MDRSB)의 상승 에지가, 도8와 도9에 도시된 바와 같이, 기준 지연부(111)의 중간 노드(D1)로부터 출력된 지연된 신호의 하강 에지와, 기준 지연부(111)의 출력 노드(D2)로부터 출력된 지연 신호의 하강 에지 사이에 나타나면, 이것은 공정 변화가 거의 없음을 의미하는 것이므로, 실제 지연값은 설계된 지연값과 실질적으로 같다. 이 경우, NOR 게이트(115)는 기준 지연부(111)의 중간 노드(D1)로 부터 출력된 지연된 신호의 하강 에지에서 하이 레벨 펄스 신호(A1)를 발생한다. 이러한 펄스 신호(A1)는 RS 플립플롭(116)을 리셋하므로, 인버터(118)는 논리적 하이레벨 신호(B1)를 출력한다. 한편, NOR 게이트(114)는 그 출력 신호(A2)를 논리적 로우 레벨로 유지하므로, 인버터(119)는 논리적 로우 레벨 신호(B2)를 유지한다. 따라서, 출력신호(G2)는 NOR 게이트(120)에 의해 논리적 하이 레벨로 가지만, 출력 신호(G1및 G3)는 논리적 로우 레벨로 간다. 따라서, 전송 게이트(TG2)는 온 상태로 되고, 다른 전송 게이트들(TG1및 TG3)은 오프 상태에 있게 된다. 즉, 지연(ICLK 내지 ICLK1)은 다음과 같이 설계된다.
지연(ICLK 내지 ICLK1)=td1+td2와 같이 설계된다.
기준 지연부(111)의 중간 노드(D1)로부터 출력된 지연 신호의 하강 에지가 도 10에 도시된 바와 같이 중간 신호(MDRSB)의 상승 에지 후에 나타나면, 이것은 지연량이 공정 변화 때문에 증가된 값으로 변화되었음을 의미한다. 즉, 실제 지연값이 설계된 지연값보다 크다. 이 경우, NOR 게이트(114)와 NOR 게이트(115)는 모두 펄스 신호를 발생시키지 않으므로, 신호ㅅ들(B1과 B2)은 논리적 로우 레벨로 유지된다. 따라서, 출력 신호(G1)는 논리적 하이 레벨로 가지만, 출력 신호(G2및 G3)는 논리적 로우 레벨로 간다. 따라서, 전송 게이트(TG1)는 온 상태로 되고, 나머지 전송 게이트들(TG2및 TG3)은 오프 상태로 된다. 즉, 지연(ICLK 내지 ICLK1)의 지연은 조정되어, 공정 변화에 의해 증가된 지연량을 취소하도록 조정 지연부(DL1)의 지연(td2)을 제거함으로써, 다음과 같이 최적화된다.
지연(ICLK 내지 ICLK1) = td1
기준 지연부(111)의 출력 노드(D2)로부터 출력된 지연신호의 하강 에지가 도11에 도시된 바와 같이 내부 신호(MDRSB)의 상승 에지 전에 나타난다면, 이것은 지연량이 공정 변화 때문에 감소된 값으로 변하였음을 의미한다. 즉, 실제 지연값은 설계된 지연값보다 더 작다. 이 경우, NOR 게이트(114)와 NOR 게이트(115)는 펄스 신호를 발생시켜서, 신호(B1과 B2)가 논리적 하이 레벨로 간다. 따라서, 출력 신호(G3)는 논리적 하이 레벨로 가지만, 출력 신호(G1및 G2)는 논리적 로우 레벨로 간다. 따라서, 전송 게이트(TG3)는 온 상태로 되고, 나머지 게이트(TG1및 TG2)는 오프 상태로 된다. 즉, 지연(ICLK 내지 ICLK1)의 지연은 조정되고, 공정 변화에 의해 감소된 지연량을 보상하도록 조정 지연부(DL2)의 지연(td3)을 추가함으로써, 다음과 같이 최적화된다.
지연(ICLK 내지 ICLK1) = td1+td2+td3
상기 언급된 제1 구체예에서, 내부 신호(MDRSB)는 외부 동기 신호로서 여겨질 수 있는데, 그 이유는 내부 신호(MDRSB)가 외부 클록 신호에 동기하여 그 레벨을 천이하기 때문이다. NOR 게이트(114 및 115)는 기준 지연부(111)로부터 공급된 다수의 지연 신호(D1및 D2)의 각각을 외부 동기 신호의 천이 에지와 비교하기 위한 비교수단을 구성하여, 설계된 지연값과 실제 지연값 사이의 대소관계를 결정한다. 기준 지연부(111)와 NOR 게이트(114 및 115)를 제외한 지연 제어 블록은, 지연된 지연값과 실제 지연값 사이의 대소관계에 기초하여 지연 블록(110)의 조정가능한 지연량(td1+td2+td3)을 조정하기 위한 조정 수단을 구성하여, 지연된 내부 동기 신호(ICLK1)의 실제 지연량을 지연된 내부 동기 신호의 설계된 지연량에 가깝도록 한다.
도12를 참고하면, 동기식 반도체 메모리에 사용하기 위한 본 발명에 따른 제어식 지연 회로의 제2 구체예의 회로도가 도시되어 있다.
도시된 제2 구체예는 일반적으로 지연 블록(200)과 지연 제어 블록(210)을 포함한다. 내부 클록(ICLK)을 수신하고 지연된 내부 클록(ICLK1)을 출력하는 지연 블록(100)은 지연시간(td11)을 갖고 내부 클록(ICLK)을 수신하는 주 지연부(201), 지연시간(td12)을 갖고 주 지연부(201)의 출력(C'1)을 수신하는 제1 조정 지연부(DL'1), 지연시간(td13)을 갖고 제1 조정 지연부(DL'1)의 출력(C'2)을 수신하는 제2 조정 지연부(DL'2), 지연시간(td14)을 갖고 제2 조정 지연부(DL'2)의 출력(C'3)을 수신하는 제3 조정 지연부(DL'3) 및, 지연시간(td15)을 갖고 제3 조정 지연부(DL'3)의 출력(C'2)을 수신하는 제4 조정 지연부(DL'4)를 포함한다. 지연부(201, DL'1, DL'2, DL'3및 DL'4)의 출력(C'1, C'2, C'3, C'4및 C'5)은 각각, 전송 게이트(TG'1, TG'2, TG'3, TG'4및 TG'5)를 통해서, 지연된 내부 클록(ICLK1)을 출력하는 공통 노드에 접속되어 있다. 이들 전송 게이트들(TG'1, TG'2, TG'3, TG'4및 TG'5)은 전송 게이트들(TG'1, TG'2, TG'3, TG'4및 TG'5)중 하나만이 턴온되는 방식으로 제어되어, 지연된 내부 클록(ICLK1)의 지연량을 변경시킬 수 있다.
설계 단계에서, 지연된 내부 클록(ICLK1)의 지연량은 "td11+td12+td13"(=t1)와 같게 설정된다. 이 경우, 전송 게이트(TG'3)는 온 상태에 있고, 전송 게이트(TG'1, TG'2, TG'3, TG'4및 TG'5)는 오프 상태에 있게 된다.
지연 제어 블록(210)은 내부 신호(MDRSB)를 수신하고, 전송 게이트(TG'1, TG'2, TG'3, TG'4및 TG'5)를 제어하도록 구성되어 있다. 지연 제어 블록(210)은, 내부 신호(MDRSB)를 수신하고, 제1 지연 신호를 출력하기 위한 제1 중간 노드(D'1)와, 제2 지연 신호를 출력하기 위한 제2 중간 노드(D'2) 및, 제3 지연 신호를 출력하기 위한 제3 중간 노드(D'3)를 갖는 기준 지연부(211), 및 펄스 신호(RST)를 발생시키기 위해, 내부 신호(MDRSB)를 직접 수신하는 제1 입력부와 기수의 케스케이드된 인버터(212)를 통해서 내부 신호(MDRSB)를 수신하는 제2 입력부를 갖는 NOR 게이트(213)를 포함한다.
지연 제어 블록(210)은 또한, 내부 신호(MDRSB)를 직접 수신하는 제1 입력부와, 기준 지연부(211)의 중간 및 출력 노드들(D'1, D'2, D'3, D'4및 D'5)중 대응하는 것에 접속된 제2 입력부를 갖는 네 개의 NOR 게이트(214, 215, 216 및 217)를 포함한다. 펄스 신호(RST)는 네 개의 RS 플립플롭(218, 219, 220 및 221) 각각의 셋트 입력부에 공급된다. RS 플립플롭들(218, 219, 220 및 221) 각각의 리셋 입력부는 네개의 NOR 게이트들(214, 215, 216 및 217)중의 대응하는 것의 출력부에 접속된다. RS 플립플롭(218, 219, 220 및 221)의 출력부는 각각 인버터(222, 223, 224 및 225)를 통해서, 다섯 개의 인버터(226)와 다섯 개의 NOR 게이트(227, 228, 229, 230 및 231)로 구성된 논리 회로에 각각 도시된 바와 같이 접속되어있다. NOR 게이트(227)는 전송 게이트(TG'1)의 제어 게이트에 제어 신호(G'1)를 출력한다. NOR게이트(228)는 전송 게이트(TG'2)의 게이트에 제어 신호(G'2)를 출력한다. NOR게이트(229)는 전송 게이트(TG'3)의 게이트에 제어 신호(G'3)를 출력한다. NOR게이트(230)는 전송 게이트(TG'4)의 제어게이트에 제어 신호(G'4)를 출력한다. NOR게이트(231)는 전송 게이트(TG'5)의 게이트에 제어 신호(G'5)를 출력한다.
지연 제어 블록(210)은 세개의 중간 노드와 하나의 출력 노드를 갖는 기준지연부(211)를 포함하지만, 제1 구체예의 지연 제어 블록(110)의 것과 같은 설계 개념으로 구성되어있다. 따라서, 지연 제어 블록(210)의 구성과 동작은 도12로부터 충분히 이해될 수 있을 것이므로, 더 설명하지 않겠다.
이제, 도12에 도시된 제2 구체예의 상이한 동작 조건들을 설명하는 타이밍도인 도13 내지 도17을 참고해서 제2 구체예의 동작을 설명하고자 한다.
도13은 내부 신호(MDRSB)의 상승 에지가, 기준 지연부(211)의 중간 노드(D'2)로부터 출력된 지연 신호의 하강 에지와 기준 지연부(211)의 중간 노드(D'3)로 부터 출력된 지연 신호의 하강 에지 사이에 나타난다. 이것은 공정 변화가 거의 없음을 의미하는 것이므로, 실제 지연값은 설계된 지연값과 실직적으로 같다. 이러한 경우, 전송 게이트(TG'3)는 온 상태로 되고, 나머지 전송 게이트(TG1, TG2, TG4및 TG5)는 오프상태에 있게 된다. 즉, 지연(ICLK 내지 ICLK1)은 지연(ICLK 내지 ICLK1) = td11+td12+td13과 같이 설계된다.
도14는 내부 신호(MDRSB)의 상승 에지가, 기준 지연부(211)의 중간 노드(D'1)로부터 출력된 지연 신호의 하강 에지와 기준 지연부(211)의 중간 노드(D'2)로 부터 출력된 지연 신호의 하강 에지 사이에 나타난다. 이것은 설계된 지연값이 실제 지연값보다 더 작음을 의미한다. 이 경우, 전송 게이트(TG'2)는 온 상태로 되고, 나머지 전송 게이트들(TG1, TG2, TG4및 TG5)은 오프 상태에 있게 된다. 즉, 지연(ICLK 내지 ICLK1)은 조정 지연부(DL'2)의 지연(td13)을 제거하여 조정되고, 처리 변화에 의해 증가된 지연량을 없애므로서 다음과 같이 최적화된다.
지연(ICLK 내지 ICLK1) = td11+td12
도15는 내부 신호(MDRSB)의 상승 에지가, 기준 지연부(211)의 중간 노드(D'1)로부터 출력된 지연 신호의 하강 에지 전에 나타난다. 이것은 설계된 지연값이 실제 지연값보다 훨씬 더 적음을 의미한다. 이 경우, 전송 게이트(TG'1)는 온 상태로 되고, 나머지 전송 게이트들(TG2, TG3, TG4및 TG5)은 오프 상태에 있게 된다. 즉, 지연(ICLK 내지 ICLK1)은 조정 지연부(DL'1)의 td12를 제거함으로써 조정되고, 다음의 처리에 의해 많이 증가된 지연량을 없애므로서 다음과 같이 최적화된다.
지연(ICLK 내지 ICLK1) = td11
도 16은 내부 신호(MDRSB)의 상승 에지가, 기준 지연부(211)의 중간 노드(D'3)로부터 출력된 지연 신호의 하강 에지와, 기준 지연부(211)의 출력 노드(D'4)로부터 출력된 지연 신호의 하강 에지 사이에 나타남을 예시한다. 이것은 설계된 지연값이 실제 지연값보다 더 크다는 것을 의미한다. 이 경우, 전송 게이트(TG'4)는 온 상태로 되고, 나머지 전송 게이트들(TG1, TG2, TG3, TG4및 TG5)은 오프 상태에 있게 된다. 즉, 지연(ICLK 내지 ICLK1)은 조정 지연부(DL'3)의 지연(td14)을 추가함으로써 조정되고, 다음과 같이 처리 변화에 의해 감소된 지연량을 보상하도록 최적화된다.
지연(ICLK 내지 ICLK1) = td11+td12+td13+td14
도17은 내부 신호(MDRSB)의 상승 에지가, 기준 지연부(211)의 출력 노드(D'4)로부터 출력된 지연 신호의 하강 에지 후에 나타난다. 이것은 설계된 지연값이 실제 지연값보다 훨씬 더 크다는 것을 의미한다. 이 경우, 전송 게이트(TG'5)는 온상태로 되고, 나머지 전송 게이트들(TG1, TG2, TG3, 및 TG4)은 오프 상태에 있게 된다. 즉, 지연(ICLK 내지 ICLK1)은 조정 지연부(DL'3)의 지연시간 td14와 조정 지연부(DL'4)의 지연시간 td15을 가산함으로써 조정되고, 다음과 같이 처리 변화에 의해 많이 감소된 지연량에 대하여 보상하도록 최적화된다.
지연(ICLK 내지 ICLK1) = td11+td12+td13+td14+td15
위에서 알 수 있듯이, 제2 구체예는 제1 구체예와 비교하여 지연 값을 훨씬 미세하게 조정할 수 있다.
따라서, 지연 회로의 지연량은 제조 공정의 변화 때문에 변경되었지만, 동기식 반도체 메모리에 사용하기 위한 본 발명에 따른 제어식 지연회로는 모드 레지스터를 설정할 때를 기준으로 외부 클록의 사이클을 사용함으로써 지연 회로의 지연량을 자동적으로 최적화시킬 수 있다. 따라서, 지연 회로의 지연량은 제조공정 변화에 무관하게, 일정한 값으로 항상 유지될 수 있다. 따라서, 이 메모리 장치는 높은 생산 수율로 안전하게 제조될 수 있다.
본 발명은 특정 구체예를 참조하여 도시 및 설명되었다. 그러나, 본 발명이 첨부된 청구항들의 범주 내에서 예시된 구성에 한정되지 않고 변경 및 응용이 가능함에 유념해야 한다.

Claims (4)

  1. 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로에 있어서, 기준 지연부와, 내부 회로를 제어하는 지연 회로 및, 상기 기준 지연부의 지연량을 외부 동기 신호의 사이클과 비교하고, 그 비교의 결과에 기초해서 상기 지연 회로의 지연 시간을 자동으로 조정하는 비교 및 조정 수단을 포함하는 제어식 지연 회로.
  2. 제1항에 있어서, 상기 비교 및 조정 수단은, 모든 레지스터 설정 시간에, 상기 기준 지연부의 지연량을 상기 외부 동기 신호와 자동적으로 비교하도록 구성된 제어식 지연 회로.
  3. 동기식 반도체 메모리에 사용하기 위한 제어식 지연 회로에 있어서, 동일한 반도체 장치 칩 내에, 조정가능한 지연량을 갖고, 지연된 내부 동기 신호를 출력하기 위하여 내부 동기 신호를 수신하는 지연 회로와, 서로 다른 지연시간들을 갖는 다수의 지연된 신호들을 출력하기 위한 외부 동기 신호를 수신하는 기준 지연부와, 설계된 지연값과 실제 지연값 사이의 대-소 관계를 결정할 수 있도록, 다수의 지연신호들 각각을 상기 외부 동기 신호의 천이 에지와 비교하기 위해 상기 외부 동기 신호와 상기 다수의 지연된 신호들을 수신하는 비교수단; 및 상기 지연된 내부 동기 신호의 실제 지연량을 상기 지연된 내부 동기 신호의 설계된 지연량에 가깝게 만들도록, 상기 비교수단에 의해 주어진 실제 지연값과 설계된 지연값 사이의 상기 대-소 관계에 기초해서 상기 지연 회로의 상기 조정가능한 지연량을 조정하는 조정 수단을 포함하는 제어식 지연 회로.
  4. 제3항에 있어서, 상기 기준 지연부는 상기 다수의 지연된 신호들 중의 하나가 최소 사이클 시간과 같은 지연시간을 갖도록 구성된 제어식 지연 회로.
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