KR100401491B1 - 데이터 출력 버퍼 제어 회로 - Google Patents

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KR100401491B1
KR100401491B1 KR10-2000-0064710A KR20000064710A KR100401491B1 KR 100401491 B1 KR100401491 B1 KR 100401491B1 KR 20000064710 A KR20000064710 A KR 20000064710A KR 100401491 B1 KR100401491 B1 KR 100401491B1
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    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Abstract

본 발명은 반도체 메모리 장치의 데이터출력버퍼 제어회로에 관한 것으로, 공정상의 변화등에 의해 데이터출력제어신호나 데이터인에이블신호가 빠르거나 느리게 동작하더라도 데이터 홀드 시간(tOH)과 클럭 신호가 인가된 시점으로부터 유효 데이터가 출력될 때까지 걸리는 시간(tAC)을 임의로 조정하여 회로의 동작을 안정화시킴으로써 수율을 향상시킬 수 있다. 이를 위해, 본 발명의 데이터출력버퍼 제어회로는, 제1 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제1 퓨즈 박스부와, 제2 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제2 퓨즈 박스부와, 상기 제1 퓨즈 박스부와 상기 제2 퓨즈 박스부로 부터의 출력 신호를 수신하여 디코딩된 제1 내지 제4 제어 신호를 발생하는 제어신호 발생수단과, 클럭 신호를 수신하여 각각 다른 지연 시간을 갖는 제1 내지 제4 딜레이 신호를 발생하는 제1 내지 제4 딜레이단과, 상기 제1 내지 제4 제어 신호에 의해 상기 제1 내지 제4 딜레이 신호중 선택된 1개의 신호를 데이타 출력 제어신호로 출력하는 데이터출력제어신호 발생수단을 구비한 것을 특징으로 한다.

Description

데이터 출력 버퍼 제어 회로{DATA OUTPUT BUFFER CONTROL CIRCUIT}
본 발명은 반도체 메모리 장치의 데이터출력버퍼 제어회로에 관한 것으로,특히 데이터 홀드 시간(tOH)과 클럭 신호(clock)가 인가된 시점으로부터 유효 데이터가 출력될 때까지 걸리는 시간(tAC)을 조정하여 회로의 동작을 안정화시킨 데이터출력버퍼 제어회로에 관한 것이다.
도 1a는 종래의 데이터 출력 제어 회로를 간단히 개념도로 나타낸 것으로, 메모리 코어부(10)와, 상기 메모리 코어부(10)로 부터의 데이터(data)를 출력제어신호(oc)에 의해 데이터 출력 버퍼부(30)로 전달하는 데이터 출력 제어부(20)와, 상기 데이터 출력 제어부(20)로 부터의 데이터(dout)를 데이터출력인에이블신호(oe)에 의해 입/출력 패드(32)로 출력하는 데이터 출력 버퍼부(30)가 도시되어 있다.
도 1b는 도 1a에 도시된 종래의 데이터 출력 버퍼 제어 회로의 개념도를 회로도로 나타낸 것이다.
도시된 바와 같이, 종래의 데이터 출력 버퍼메모리 코어부(10)에서 독출된 리드 데이터(data)는 데이터출력제어신호(oc)가 '하이' 상태를 가질때 전달 게이트(P1, N1)를 통해 노드(Nd1)로 전달된다. 상기 노드(Nd1)의 신호는 인버터(INV2)에 의해 노드(Nd2)로 전달되며, 상기 노드(Nd2)의 전위 신호는 메모리 셀(INV4, INV2)에 의해 다음 데이터가 전이될 때까지 현재의 상태를 유지하게 된다. 상기 노드(Nd2)의 데이터는 인버터(INV3)에 의해 반전되어 노드(Nd3)로 출력된다.
상기 노드(Nd3)로 출력된 데이터 출력 제어부(20)의 출력 신호(dout)는 데이터 출력 버퍼부(30)로 입력된다. 이때, 출력인에이블신호(oe)가 '하이' 상태에서 상기 노드(Nd3)가 '하이' 상태일 때는 풀업 트랜지스터(P2)가 동작하여 입/출력 패드(I/O PAD)로 '하이' 데이터를 출력하고, 출력인에이블신호(oe)가 '하이' 상태에서 상기 노드(Nd3)가 '로우' 상태일 때는 풀다운 트랜지스터(N2)가 동작하여 입/출력 패드(I/O PAD)로 '로우' 데이터를 출력한다. 그리고, 상기 출력인에이블신호(oe)가 '로우'일 때는 상기 노드(Nd3)의 전위 레벨과는 상관없이 풀업 및 풀다운 트랜지스터(P2, N2)가 모두 턴오프되어 입/출력 패드(I/O PAD)는 하이 임피던스(Hi-Z) 상태를 가진다.
도 1c는 도 1a 및 도 1b에 도시된 제어 신호와 출력 데이터의 동작 타이밍을 나타낸 것이다.
데이터 출력 제어 신호(oc)는 데이터(data)가 전이한 후 일정 시간후에 펄스 신호를 발생하며, 데이터 출력 인에이블 신호(oe)는 상기 첫번째 데이터 출력 제어 신호(oc)가 발생한 후 일정 시간후에 '하이'로 인에이블된다.
상기 데이터 출력 제어 신호(oc)와 데이터 출력 인에이블 신호(oe)는 반도체 메모리 장치의 디램(DRAM)에 있어서 첫번째 데이터를 출력하는 컬럼 어드레스 액세스 시간(tAA)을 결정하는 신호이다. 또한, 두번째 데이터의 출력부터는 데이터 홀드 시간(tOH)과 클럭 신호(clock)가 인가된 시점으로부터 유효 데이터가 출력될 때까지 걸리는 시간(tAC)을 만족하도록 데이터 제어 신호의 타이밍을 조절하여 메모리 셀로부터 나온 데이터를 제 시간에 출력하도록 한다.
그런데, 어떤 공정상의 변화등에 의해 데이터 출력 제어 신호(oc)나 데이터 출력 인에이블 신호(oe)가 빠르거나 느리게 동작하게 되면, 데이터 홀드 시간(tOH)과 클럭 신호(clock)가 인가된 시점으로부터 유효 데이터가 출력될 때까지 걸리는 시간(tAC)을 만족하지 못하게 되어 회로가 불안정하게 동작된다.
상기 데이터 출력 제어 신호(oc)와 데이터 출력 인에이블 신호(oe)는 일반적인 데이터 출력 버퍼에서도 사용되고 있으나 그 타이밍(timing)이 제조공정 전에 이미 결정되어 있다. 그러므로, 제조 공정후 변경할 수 없으며, 필요시 상기 데이터 출력 제어 신호(oc)와 데이터 출력 인에이블 신호(oe)의 타이밍을 수정할 경우에는 메탈 레이어(metal layer)등의 수정을 통해 다시 웨이퍼를 제조공정에 투입해야 하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 공정상의 변화등에 의해 데이터출력제어신호(oc)나 데이터인에이블신호(oe)가 빠르거나 느리게 동작하더라도 데이터 홀드 시간(tOH)과 클럭 신호(clock)가 인가된 시점으로부터 유효 데이터가 출력될 때까지 걸리는 시간(tAC)을 임의로 조정하여 회로의 동작을 안정화시킴으로써 수율을 향상시킨 데이터출력버퍼 제어회로를 제공하는데 있다.
상기 목적 달성을 위한 본 발명의 데이터출력버퍼 제어회로는 제1 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제1 퓨즈 박스부와, 제2 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제2 퓨즈 박스부와, 상기 제1 퓨즈 박스부와 상기 제2 퓨즈 박스부로 부터의 출력 신호를 수신하여 디코딩된 제1 내지 제4 제어 신호를 발생하는 제어신호 발생수단과, 클럭 신호를 수신하여 각각 다른 지연 시간을 갖는 제1 내지 제4 딜레이 신호를 발생하는 제1 내지 제4 딜레이단과, 상기 제1 내지 제4 제어 신호에 의해 상기 제1 내지 제4 딜레이 신호중 선택된 1개의 신호를 데이타 출력 제어신호로 출력하는 데이터출력제어신호 발생수단을 구비한 것을 특징으로 한다.상기 목적 달성을 위한 본 발명의 다른 데이터출력버퍼 제어회로는, 제1 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제1 퓨즈 박스부와, 제2 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제2 퓨즈 박스부와, 상기 제1 퓨즈 박스부와 상기 제2 퓨즈 박스부로 부터의 출력 신호를 수신하여 디코딩된 제1 내지 제4 제어 신호를 발생하는 제어신호 발생수단과, 리드 명령신호와 클럭 신호 및 리드 인에이블신호를 수신하여 데이타출력 인에이블신호를 발생하는 신호 발생부와, 상기 데이타출력 인에이블신호를 수신하여 각각 다른 지연 시간을 갖는 제1 내지 제4 딜레이 신호를 발생하는 제1 내지 제4 딜레이단과, 상기 제1 내지 제4 제어 신호에 의해 상기 제1 내지 제4 딜레이 신호중 선택된 1개의 신호를 데이타출력 인에이블신호로 출력하는 데이터출력 인에이블신호 발생수단을 구비한 것을 특징으로 한다.
도 1a는 종래의 데이터 출력 개념도
도 1b는 종래의 데이터 출력 버퍼 제어 회로도
도 1c는 도 1b의 동작 타이밍도
도 2는 본 발명에 의한 데이터 출력 제어 회로도로서,
도 2a는 본 발명의 데이터출력제어신호 발생 회로도이고,
도 2b는 본 발명에 의한 데이터출력인에이블신호 발생 회로도이고,
도 2c는 도 2a 및 도 2b에 도시된 제어 신호 발생 회로도이다.
도 3은 본 발명에 의한 데이터 출력 제어 회로의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 메모리 코어부 20 : 데이터출력 제어부
30 : 데이터 출력 버퍼부 50 : 제 1 퓨즈 박스부
60 : 제 2 퓨즈 박스부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 데이터 출력 제어 회로도로서, 도 2a는 본 발명의 데이터출력제어신호 발생 회로도이고, 도 2b는 본 발명에 의한 데이터출력인에이블신호 발생 회로도이고, 도 2c는 도 2a 및 도 2b에 도시된 제어 신호 발생 회로도이다.
먼저, 도 2c에 도시된 제어 신호 발생 회로는, 퓨즈(fuse)의 연결 상태에 의해 '하이' 또는 '로우' 레벨의 신호를 출력하는 제 1 및 제 2 퓨즈 박스부(50, 60)와, 상기 제 1 및 제 2 퓨즈 박스부(50, 60)의 출력 신호를 입력하여 출력 신호(out)를 출력하는 NAND 게이트(NAND2)와, 상기 제 1 퓨즈 박스부(50)의 출력 신호(Nd5) 및 상기 제 2 퓨즈 박스부(60)의 출력 신호(Nd6)의 반전 신호를 입력하여 제 1 제어신호(conA)를 출력하는 NAND 게이트(NAND3)와, 상기 제 1 퓨즈 박스부(50)의 출력 신호(Nd5)의 반전 신호 및 상기 제 2 퓨즈 박스부(60)의 출력 신호(Nd6)를 입력하여 제 2 제어신호(conB)를 출력하는 NAND 게이트(NAND4)와, 상기 제 1 퓨즈 박스부(50)의 출력 신호(Nd5)의 반전 신호 및 상기 제 2 퓨즈 박스부(60)의 출력 신호(Nd6)의 반전 신호를 입력하여 제 3 제어신호(conC)를 출력하는 NAND 게이트(NAND5)로 구성된다.
상기 제 1 및 제 2 퓨즈 박스부(50, 60)는 파워업시의 펄스등을 이용한 초기화 신호(initial)에 의해 노드(Nd4)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P3)와, 상기 노드(Nd4)와 접지전압(Vss) 사이에 직렬접속되며 상기 초기화 신호(initial)에 의해 스위칭되는 NMOS 트랜지스터(N3)와 퓨즈(f1)와, 상기 노드(Nd4) 및 상기 노드(Nd5) 사이에 접속된 인버터(INV6)와, 상기 노드(Nd5)의 전위에 의해 상기 노드(Nd4)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P4)로 구성된다.
상기 퓨즈(f1)가 연결된 상태이면, 상기 초기화 신호(initial)는 '하이' 레벨을 가지며, 따라서 상기 제 1 퓨즈 박스부(50)의 출력은 퓨즈(f1)와 연결된 NMOS트랜지스터(N3)를 통하여 인버터(INV6)에 입력되는 '로우' 레벨을 받아 '하이' 레벨을 출력한다.
그리고, 상기 퓨즈(f1)가 끊어진 상태이면, 상기 초기화 신호(intial)는 '로우' 레벨을 가지며, 따라서 PMOS 트랜지스터(P3)를 통해 '하이' 레벨의 전위 신호가 인버터(INV6)로 입력된다. 그러므로, 상기 인버터(INV6)는 '로우' 레벨을 출력하고 래치용 PMOS 트랜지스터(P4)가 그 입력 레벨을 유지해 줌으로써, 상기 제 1 퓨즈 박스부(50)는 '로우' 레벨을 출력한다.
정상 동작에서는 초기화 신호(initial)가 '하이' 레벨이 되어 NMOS 트랜지스터(N3)를 동작시키려고 하여도 퓨즈(fuse)가 끊어져 있어서 래치 PMOS 트랜지스터(P4)를 통해 인버터(INV6)의 입력은 '하이' 레벨을 유지한다. 따라서, 퓨즈 박스부(50)의 출력은 '로우' 레벨을 갖는다.
도 2b에서, 제 1 퓨즈 박스부(50)에 있는 퓨즈를 편의상 제 1 퓨즈(f1)라 하고, 상기 제 2 퓨즈 박스부(60)에 있는 퓨즈를 제 2 퓨즈(f2)라 할 때, 제 1 및 제 2 퓨즈의 연결 유무에 따라 출력되는 신호를 아래표에 나타내었다.
제 1 퓨즈(f1) 제 2 퓨즈(f2) 출력 신호('로우' 상태)
연결됨 연결됨 default
연결됨 끊어짐 conA
끊어짐 연결됨 conB
끊어짐 끊어짐 conC
상기 표에서와 같이, 제 1 퓨즈(f1) 및 제 2 퓨즈(f2)를 모두 끊지 않은 경우 출력 신호(default)만 '로우' 레벨이며, 나머지 신호는 모두 '하이' 레벨을 출력한다.
여기서 발생된 4개의 신호들은 도 2a에 도시된 데이터출력제어신호(oc) 발생 회로로 각각 입력되어 클럭(clock)으로부터 데이터출력제어신호(oc)가 출력되는 타이밍을 조정하는데 사용된다.
도 2a를 참조하면, 본 발명에 의한 데이터출력제어신호(oc) 발생 회로는 클럭(clock) 신호를 입력하는 단자 및 노드(Nd7) 사이에 직렬연결된 2개의 인버터(INV9, INV10)와, 상기 제 1 제어신호(conA)에 의해 상기 노드(Nd7)의 신호를 반전시켜 노드(Nd8)로 출력하는 인버터(INV11)와, 상기 노드(Nd8)의 신호를 반전시켜 데이터출력제어신호(oc)로 출력하는 인버터(INV12)로 구성된다. 그리고, 상기 노드(Nd7) 및 노드(Nd9) 사이에 직렬연결된 2개의 인버터(INV13, INV14)와, 상기 제 2 제어신호(conB)에 의해 상기 노드(Nd9)의 신호를 반전시켜 상기 노드(Nd8)로 출력하는 인버터(INV15)와, 상기 노드(Nd9) 및 노드(Nd10) 사이에 직렬연결된 2개의 인버터(INV16, INV17)와, 상기 제어 신호(default)에 의해 상기 노드(Nd10)의 신호를 반전시켜 상기 노드(Nd8)로 출력하는 인버터(INV18)와, 상기 노드(Nd10) 및 노드(Nd11) 사이에 직렬연결된 2개의 인버터(INV19, INV20)와, 상기 제 3 제어신호(conC)에 의해 상기 노드(Nd11)의 신호를 반전시켜 상기 노드(Nd8)로 출력하는 인버터(INV15)로 구성된다.
상기 도 2b의 회로에서 발생된 4개의 제어 신호중 하나만이 '로우' 레벨을 가지므로 데이터출력제어신호(oc)는 그에 따라 인버터 2개에서 8개까지의 딜레이된 후에 동작한다. 단, 여기서 사용한 인버터의 숫자나 또는 딜레이 소자는 얼마든지변경이 가능하다. 이렇게 데이터출력제어신호(oc)의 동작 타이밍을 바꿔줌으로써 데이터 출력시 데이터 홀드 시간(tOH)과 클럭 신호(clock)가 인가된 시점으로부터 유효 데이터가 출력될 때까지 걸리는 시간(tAC)을 임의로 조정하여 정상적인 동작이 가능하도록 하였다.
도 2b는 본 발명에 의한 데이터출력인에이블신호(oe) 발생 회로도이다.
도시된 바와 같이, 본 발명의 데이터출력인에이블신호(oe) 발생 회로는, 리드 명령과 클럭(clock)을 입력하는 NAND 게이트(NAND6)와, 상기 NAND 게이트(NAND6)의 출력단 및 노드(Nd12) 사이에 직렬연결된 2개의 인버터(INV22, INV23)와, 버스트 랭스(burst length)에 의해 발생하거나 버스트 스톱(burst stop)등에 의해 발생되는 리드 인에이블바 신호(REB)에 의해 상기 노드(Nd12)의 신호를 래치하는 NAND 게이트(NAND7, NAND8)로 구성된 플립플롭과, 상기 플립플롭(NAND7, NAND8)의 출력 신호를 반전하여 노드(Nd13)로 출력하는 인버터(INV24)와, 상기 제 1 제어신호(conA)에 의해 상기 노드(Nd13)의 신호를 반전시켜 데이터출력인에이블신호(oe)로 출력하는 인버터(INV25)로 구성된다. 그리고, 상기 노드(Nd13) 및 노드(Nd14) 사이에 직렬연결된 2개의 인버터(INV26, INV27)와, 상기 제 2 제어 신호(conB)에 의해 상기 데이터출력인에이블신호(oe)를 출력하는 단자로 상기 노드(Nd14)의 신호를 반전시켜 출력하는 인버터(INV28)로 구성된다. 그리고, 상기 노드(Nd14) 및 노드(Nd15) 사이에 직렬연결된 2개의 인버터(INV29, INV30)와, 상기 제 3 제어 신호(conC)에 의해 상기 데이터출력인에이블신호(oe)를 출력하는 단자로상기 노드(Nd15)의 신호를 반전시켜 출력하는 인버터(INV31)로 구성된다. 그리고, 상기 노드(Nd15) 및 노드(Nd16) 사이에 직렬연결된 2개의 인버터(INV32, INV33)와, 제 4 제어 신호(conD)에 의해 상기 데이터출력인에이블신호(oe)를 출력하는 단자로 상기 노드(Nd16)의 신호를 반전시켜 출력하는 인버터(INV34)로 구성된다.
상기 데이터출력인에이블신호(oe) 발생 회로는 도 2c에 도시된 퓨즈 박스부를 하나더 설치하여 4개의 제어 신호(conA∼conD)를 입력하여, 데이터출력인에이블신호(oe)의 타이밍을 조정하였다. 이를 통해 첫 데이터 출력시의 컬럼 어드레스 액세스 타임(tAA)에 대한 변동을 줄 수 있다. 또한 데이터와의 타이밍을 맞춰주므로써 첫 데이터 출력시의 무효 데이터가 출력되는 것을 막을 수 있다.
이상에서 설명한 바와 같이, 본 발명의 데이터출력버퍼 제어회로에 의하면, 공정상의 변화등에 의해 데이터출력제어신호(oc)나 데이터인에이블신호(oe)가 빠르거나 느리게 동작하더라도 데이터 홀드 시간(tOH)과 클럭 신호(clock)가 인가된 시점으로부터 유효 데이터가 출력될 때까지 걸리는 시간(tAC)을 임의로 조정할 수 있으므로, 회로의 동작을 안정화시킬 수 있고 또한 수율을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 메모리 장치의 데이타출력버퍼 제어회로에 있어서,
    제1 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제1 퓨즈 박스부와, 제2 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제2 퓨즈 박스부와, 상기 제1 퓨즈 박스부와 상기 제2 퓨즈 박스부로 부터의 출력 신호를 수신하여 디코딩된 제1 내지 제4 제어 신호를 발생하는 제어신호 발생수단과,
    클럭 신호를 수신하여 각각 다른 지연 시간을 갖는 제1 내지 제4 딜레이 신호를 발생하는 제1 내지 제4 딜레이단과, 상기 제1 내지 제4 제어 신호에 의해 상기 제1 내지 제4 딜레이 신호중 선택된 1개의 신호를 데이타 출력 제어신호로 출력하는 데이터출력제어신호 발생수단을 구비한 것을 특징으로 하는 데이타출력버퍼 제어회로.
  2. 제 1 항에 있어서, 상기 제어신호 발생수단은,
    상기 제1 퓨즈와 상기 제2 퓨즈가 모두 연결된 경우에 상기 제1 제어신호는 '로우' 이고, 상기 제2 내지 제4 제어신호는 모두 '하이'를 발생하고,
    상기 제1 퓨즈와 상기 제2 퓨즈가 모두 끊어진 경우에 상기 제1 내지 제3 제어신호는 모두 '하이'이고, 상기 제4 제어신호는 '로우'를 발생하고,
    상기 제1 퓨즈와 상기 제2 퓨즈 중 어느 하나가 끊어진 경우에 상기 제2 또는 제3 제어신호 중 하나가 '로우'이고, 나머지 제어신호는 모두 '하이'인 것을 특징으로 하는 데이타출력버퍼 제어회로.
  3. 제 1 항에 있어서, 상기 데이터출력제어신호 발생수단은,
    상기 클럭 신호를 수신하여 딜레이된 신호를 출력하는 제1 및 제2 인버터와, 상기 제1 제어신호에 의해 상기 제2 인버터로부터 수신된 신호를 제1 노드로 출력하는 제1 클럭 인버터로 구성된 제1 딜레이단과,
    상기 제2 인버터로 부터의 신호를 수신하여 딜레이된 신호를 출력하는 제3 및 제4 인버터와, 상기 제2 제어신호에 의해 상기 제4 인버터로부터 수신된 신호를 상기 제1 노드로 출력하는 제2 클럭 인버터로 구성된 제2 딜레이단과,
    상기 제4 인버터로 부터의 신호를 수신하여 딜레이된 신호를 출력하는 제5 및 제6 인버터와, 상기 제3 제어신호에 의해 상기 제6 인버터로부터 수신된 신호를 상기 제1 노드로 출력하는 제3 클럭 인버터로 구성된 제3 딜레이단과,
    상기 제6 인버터로 부터의 신호를 수신하여 딜레이된 신호를 출력하는 제7 및 제8 인버터와, 상기 제4 제어신호에 의해 상기 제8 인버터로부터 수신된 신호를 상기 제1 노드로 출력하는 제4 클럭 인버터로 구성된 제4 딜레이단과,
    상기 제1 노드로부터 수신된 신호를 반전시켜 데이타출력제어신호를 발생하는 제9 인버터로 구성된 것을 특징으로 하는 데이타출력버퍼 제어회로.
  4. 반도체 메모리 장치의 데이타출력버퍼 제어회로에 있어서,
    제1 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제1 퓨즈 박스부와, 제2 퓨즈의 연결 상태에 따라 출력 신호가 결정되는 제2 퓨즈 박스부와, 상기 제1 퓨즈 박스부와 상기 제2 퓨즈 박스부로 부터의 출력 신호를 수신하여 디코딩된 제1 내지 제4 제어 신호를 발생하는 제어신호 발생수단과,
    리드 명령신호와 클럭 신호 및 리드 인에이블신호를 수신하여 데이타출력 인에이블신호를 발생하는 신호 발생부와, 상기 데이타출력 인에이블신호를 수신하여 각각 다른 지연 시간을 갖는 제1 내지 제4 딜레이 신호를 발생하는 제1 내지 제4 딜레이단과, 상기 제1 내지 제4 제어 신호에 의해 상기 제1 내지 제4 딜레이 신호중 선택된 1개의 신호를 데이타출력 인에이블신호로 출력하는 데이터출력 인에이블신호 발생수단을 구비한 것을 특징으로 하는 데이타출력버퍼 제어회로.
  5. 제 4 항에 있어서, 상기 제어신호 발생수단은,
    상기 제1 퓨즈와 상기 제2 퓨즈가 모두 연결된 경우에 상기 제1 제어신호는 '로우' 이고, 상기 제2 내지 제4 제어신호는 모두 '하이'를 발생하고,
    상기 제1 퓨즈와 상기 제2 퓨즈가 모두 끊어진 경우에 상기 제1 내지 제3 제어신호는 모두 '하이'이고, 상기 제4 제어신호는 '로우'를 발생하고,
    상기 제1 퓨즈와 상기 제2 퓨즈 중 어느 하나가 끊어진 경우에 상기 제2 또는 제3 제어신호 중 하나가 '로우'이고, 나머지 제어신호는 모두 '하이'인 것을 특징으로 하는 데이타출력버퍼 제어회로.
  6. 제 4 항에 있어서, 상기 데이터출력제어신호 발생수단은,
    상기 클럭 신호를 수신하여 딜레이된 신호를 출력하는 제1 및 제2 인버터와, 상기 제1 제어신호에 의해 상기 제2 인버터로부터 수신된 신호를 제1 노드로 출력하는 제1 클럭 인버터로 구성된 제1 딜레이단과,
    상기 제2 인버터로 부터의 신호를 수신하여 딜레이된 신호를 출력하는 제3 및 제4 인버터와, 상기 제2 제어신호에 의해 상기 제4 인버터로부터 수신된 신호를 상기 제1 노드로 출력하는 제2 클럭 인버터로 구성된 제2 딜레이단과,
    상기 제4 인버터로 부터의 신호를 수신하여 딜레이된 신호를 출력하는 제5 및 제6 인버터와, 상기 제3 제어신호에 의해 상기 제6 인버터로부터 수신된 신호를 상기 제1 노드로 출력하는 제3 클럭 인버터로 구성된 제3 딜레이단과,
    상기 제6 인버터로 부터의 신호를 수신하여 딜레이된 신호를 출력하는 제7 및 제8 인버터와, 상기 제4 제어신호에 의해 상기 제8 인버터로부터 수신된 신호를 상기 제1 노드로 출력하는 제4 클럭 인버터로 구성된 제4 딜레이단과,
    상기 제1 노드로부터 수신된 신호를 반전시켜 데이타출력제어신호를 발생하는 제9 인버터로 구성된 것을 특징으로 하는 데이타출력버퍼 제어회로.
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