KR100630675B1 - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

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Abstract

다수개의 데이터 출력 핀들을 가지는 반도체 메모리 장치의 데이터 출력 회로가 개시된다. 본 발명의 데이터 출력 회로는 데이터 출력 핀마다 존재하는 다수의 출력부들을 구비한다. 출력부는 다수의 비트로 구성되는 데이터 중에서 한 비트의 데이터를 수신하여, 해당하는 데이터 출력 핀으로 출력한다. 그리고, 출력부는 소정의 제어 신호에 의하여 데이터의 출력 시점을 조절한다. 출력부에서의 데이터의 출력 시점은 서로 다르게 조절될 수 있다. 바람직하기로는 제어 신호는 소정의 제1 및 제2 제어 신호로 구성되며, 제1 제어 신호는 모든 출력부들에 대해 동일하고, 제2 제어 신호는 각 출력부에 대해 다르게 설정된다. 또한 바람직하기로는, 반도체 메모리 장치의 데이터 출력 회로는 제2 제어 신호를 발생하는 제어부들을 더 구비한다. 본 발명의 데이터 출력 회로에 의하여, 출력되는 데이터 간의 스큐가 최소화될 수 있다.

Description

반도체 메모리 장치의 데이터 출력 회로{Data Output Circuit of Semiconductor Memory Device}
도 1은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 기본 개념을 나타내는 개략도이다.
도 2는 도 1의 데이터 출력 회로에서의 데이터 파형도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 일부를 나타내는 도면이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 일부를 나타내는 도면이다.
도 5는 도 4의 출력 타이밍 조절기를 좀 더 구체적으로 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다수개의 데이터 출력핀들을 가지는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
반도체 메모리 장치를 사용하는 시스템이 점차 고속화됨에 따라, 사용되는 반도체 메모리 장치의 데이터의 전송 속도도 빨라지고 있다. 그리고, 반도체 메모 리 장치의 데이터 전송 속도를 향상시키기 위해, 동작 주파수뿐만 아니라 외부로 연결되는 데이터의 입출력 핀 수도 증가되고 있다.
일반적으로, 다수개의 데이터 출력 핀을 가지는 반도체 메모리 장치에서 외부로 출력되는 데이터는 클럭에 동기되어 출력된다. 그러나, 다수의 데이터 출력 핀으로 출력되는 데이터가 클럭에 동기된다고는 하지만, 여러 요인으로 인하여, 출력되는 데이터 사이에 스큐(skew)가 발생한다. 스큐가 발생하는 하나의 이유는 반도체 메모리 장치 내부의 클럭 발생부와 각 출력부 사이에 존재하는 저항 및 커패시터가 다르기 때문이다. 또 다른 이유는 반도체 공정의 여러 변수로 인하여 출력부들 사이의 특성 차이가 발생하기 때문이다.
상기와 같은 이유로, 출력되는 데이터 간에 스큐가 발생하면, 반도체 메모리 장치의 데이터 출력 속도가 저하되거나 오동작이 유발된다. 그리고 궁극적으로는 반도체 메모리 장치를 사용하는 시스템의 성능이 저하된다.
일반적으로 반도체 메모리 장치는 각 데이터 출력핀을 통하여 출력되는 데이터의 타이밍을 조절하기 위하여 데이터 출력 회로를 구비한다. 데이터 출력 회로는 대개 각 출력핀마다 존재하는 출력부들로 구성된다.
그런데, 종래 기술에 의한 반도체 메모리 장치의 데이터 출력 회로에서의 각 출력부는 동일한 제어 신호에 의하여 제어된다. 그러므로, 모든 데이터의 출력 타이밍은 제어 신호에 의해 동일하게 조절될 수는 있지만 개별적으로 조절될 수는 없다.
따라서, 종래 기술에 의한 반도체 메모리 장치의 데이터 출력 회로는 공정 변수 등의 여러 이유로 발생하는 각 출력 데이터 간의 스큐를 조절하지 못하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 다수개의 출력 핀들을 가지는 반도체 메모리 장치에 있어서 각 데이터 출력 핀을 통해 출력되는 데이터 간의 스큐를 최소화하는 데이터 출력 회로를 제공하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명은 다수개의 데이터 출력 핀들을 가지는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다. 바람직한 실시예에 따른 데이터 출력 회로는 다수의 비트로 구성되는 데이터 중에서 한 비트의 데이터를 수신하여, 상기 데이터 출력 핀들 중에서 해당하는 데이터 출력 핀으로 출력하는 출력부로서, 소정의 제어 신호에 의하여 상기 데이터의 출력 시점을 조절하는 상기 출력부를 구비한다. 그리고, 상기 출력부는 상기 데이터 출력 핀들마다 하나씩 존재하고, 상기 출력부에서의 데이터의 출력 시점은 서로 다르게 조절될 수 있다.
바람직하기로는 상기 제어 신호는 소정의 제1 및 제2 제어 신호로 구성되며, 상기 제1 제어 신호는 모든 출력부들에 대해 동일하고, 상기 제2 제어 신호는 각 출력부에 대해 다르게 설정될 수 있다. 또한 바람직하기로는, 상기 반도체 메모리 장치의 데이터 출력 회로는 상기 제2 제어 신호를 발생하는 제어부들을 더 구비한다.
본 발명의 데이터 출력 회로에 의하여, 출력되는 데이터 간의 스큐가 최소화될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.
도 1은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 기본 개념을 나타내는 개략도이다. 이를 참조하면, 본 발명의 데이터 출력 회로(10)는 각 출력 패드(12_i, i=1~n)와 연결되는 출력부(14_i, i=1~n)들을 구비한다. 본 명세서에서는, 설명의 편의상, 반도체 메모리 장치는 n개의 데이터 출력 핀들을 구비하는 것으로 가정한다. 따라서, n개의 데이터 출력 핀들을 통하여 n 비트의 데이터(Di, i=1~n)가 동시에 출력될 수 있다. 그리고, 각 출력 핀에 대하여 출력 패드(12_i, i=1~n)가 존재하고, 각 출력부(14_i, i=1~n)는 해당 출력 패드(12_i, i=1~n)에 접속된다. 그러므로, 출력 패드(12_i, i=1~n)와 출력부(14_i, i=1~n)도 각각 n개씩 존재한다.
출력부(14_i, i=1~n)는 한 비트의 데이터(Di, i=1~n)를 수신하여 출력 시점을 조절하여, 해당하는 데이터 출력핀으로 출력한다. 출력 시점의 조절은 제어 신 호에 의하여 이루어지며, 출력 시점은 출력부(14_i, i=1~n)마다 서로 다르게 조절될 수 있다.
바람직하기로는, 제어 신호는 제1 제어 신호(PC)와 제2 제어 신호(SCi, i=1~n)로 구성된다. 그리고, 제1 제어 신호(PC)는 모든 출력부(14_i, i=1~n)에 대해서 동일하고, 제2 제어 신호(SCi, i=1~n)는 각 출력부(14_i, i=1~n)에 대해 다르게 설정될 수 있다. 또한 바람직하기로는, 데이터 출력 회로(10)는 제2 제어 신호(SCi, i=1~n)를 발생하는 제어부들(16_i, i=0~n)을 더 구비한다. 도 1에서는, 제1 제어 신호(PC)는 데이터 출력 회로(10)의 외부에서 생성되어 각 출력부(14_i, i=1~n)로 입력된다. 그리고, 제2 제어 신호(SCi, i=1~n)는 데이터 출력 회로(10) 내의 제어부들(16_i, i=0~n)에서 각각 생성되어, 해당 출력부(14_i, i=1~n)로 입력된다. 그러나, 제2 제어 신호(SCi, i=1~n)도 데이터 출력 회로(10)의 외부에서 입력될 수도 있고, 반대로 제1 제어 신호(PC)도 데이터 출력 회로(10)의 내부에서 생성될 수도 있다.
도 2는 도 1의 데이터 출력 회로(10)에서 출력되는 데이터(D1~D4)의 파형도이다. 먼저 도 2a는 출력 시점이 조절되기 전의 데이터 파형도이다. 도 2에서는, 출력되는 데이터의 비트수가 4인 경우를 예로 들은 것이다. 이를 참조하면, 데이터(D1~D4)의 평균 출력 시점은 클럭의 상승 에지(rising edge)로부터 tA 시간만큼 차이가 난다. 그리고, 각 데이터(D1~D4) 간의 최대 스큐는 tB 시간이다.
도 2b는 제1 제어 신호(PC)에 의해서만 데이터(D1~D4)의 출력 시점이 조절된 후의 데이터 파형도이다. 이를 참조하면, 각 데이터(D1~D4)의 출력 시점이 동일하 게 조절되었음을 알 수 있다. 즉, 클럭의 상승 에지로부터 데이터(D1~D4)의 평균 출력 시점인 tA는 변하지만, 데이터(D1~D4) 간의 스큐, tB는 변하지 않는다.
도 2c는 제2 제어 신호(SCi, i=1~4)에 의하여 각 데이터(D1~D4)의 출력 시점을 서로 다르게 조절한 후의 데이터 파형도이다. 이를 참조하면, 데이터(D1~D4) 간의 스큐가 완벽하게 제거될 수 있음을 알 수 있다.
상기와 같이, 각 출력부에서의 데이터 출력 타이밍을 서로 다르게 조절함으로써, 각 데이터 간의 스큐를 최소화할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 일부를 나타내는 도면이다. 본 발명의 일 실시예에 따른 데이터 출력 회로는 출력 타이밍 조절기들, 보조 제어부들 및 덧셈기들을 구비한다. 하나의 데이터 출력 핀에 대하여 하나의 출력 타이밍 조절기, 하나의 보조 제어부 및 하나의 덧셈기가 구비된다. 따라서, n개의 데이터 출력 핀에 대해서는 각각 n개씩의 출력 타이밍 조절기, 보조 제어 신호 발생부 및 덧셈기가 필요하다. 본 실시예에서는, 설명의 편의상, 하나의 데이터 출력 핀을 기준으로 기술한다. 도 3에서도, 본 발명의 일 실시예에 따른 데이터 출력 회로에서의 하나의 출력 타이밍 조절기(32), 하나의 보조 제어부(34) 및 하나의 덧셈기(36)가 도시된다.
출력 타이밍 조절기(32)는 한 비트의 데이터(Di)를 수신하여, 해당 데이터 출력 핀으로 데이터(Di)를 출력한다. 그리고, 소정의 제어 신호(CONi)에 의하여 데이터(Di)의 출력 시점이 조절된다. 제어 신호(CONi)는 주 제어 신호(PC)와 보조 제어 신호(SCi)를 합한 신호이다. 주 제어 신호(PC)는 데이터 출력 회로의 외부로부 터 입력되며, 보조 제어 신호(SCi)는 보조 제어부(34)로부터 발생된다. 덧셈기(36)는 주 제어 신호(PC)와 보조 제어 신호(SCi)를 더하여, 제어 신호(CONi)를 발생한다. 예를 들어, 주 제어 신호(PC)는 M 비트로 구성되는 신호이고, 보조 제어 신호(SCi)는 M 보다 작은 m 비트로 구성되는 신호라고 가정한다. 그러면, 실제로 출력 타이밍 조절기(32)로 입력되는 제어 신호(CONi)는 M 비트로 구성되는 신호이다.
바람직하기로는 주 제어 신호(PC)는 모든 출력 타이밍 조절기들에 대해서 동일하고, 보조 제어 신호(SCi)는 각 출력 타이밍 조절기에 대해 서로 다르게 설정된다. 따라서, 주 제어 신호(PC)로 전체적인 출력 타이밍을 조절하고, 보조 제어 신호(SCi)로는 각 출력 타이밍 조절기별로 세밀하게 출력 타이밍을 조절하는 것이 바람직하다. 상기와 같이 각 출력 타이밍 조절기별로 세밀하게 출력 타이밍을 조절하기 위하여, 미리 각 데이터 출력 핀을 통해 출력되는 데이터의 타이밍을 시험하여, 각 출력부의 출력 타이밍 특성에 맞게 보조 제어 신호(SCi)의 값을 구하는 것이 바람직하가. 따라서, 보조 제어부(34)는 미리 시험을 통해 구한 보조 제어 신호(SCi)를 저장하는 역할을 할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 일부를 나타내는 도면이다. 본 발명의 다른 일 실시예에 따른 데이터 출력 회로는 출력 타이밍 조절기들, 보조 제어부들을 구비한다. 여기서도, 도 5와 마찬가지로, n개의 데이터 출력 핀에 대해서는 각각 n개씩의 출력 타이밍 조절기들 및 보조 제어부들이 필요하다. 그러나, 본 실시예에서는 도 3의 실시예와 같이, 설명 의 편의상, 하나의 데이터 출력 핀을 기준으로 기술한다.
출력 타이밍 조절기(42)는 한 비트의 데이터(Di)를 수신하여, 해당 데이터 출력 핀으로 데이터(Di)를 출력한다. 그리고, 주 제어 신호(PC) 및 보조 제어 신호(SCi)에 의하여 데이터(Di)의 출력 시점이 조절된다. 보조 제어부(44)는 보조 제어 신호(SCi)를 발생한다. 주 제어 신호(PC)는 데이터 출력 회로의 외부로부터 입력된다. 예를 들어, 주 제어 신호(PC)는 M 비트로 구성되는 신호이고, 보조 제어 신호(SCi)는 M 보다 작은 m 비트로 구성되는 신호라고 가정한다. 그러면, 실제로 출력 타이밍 조절기(42)로 입력되는 신호는 M+m 비트로 구성되는 신호이다.
바람직하기로는, 도 3의 데이터 출력 회로와 마찬가지로, 주 제어 신호(PC)는 모든 출력 타이밍 조절기들에 대해서 동일하고, 보조 제어 신호(SCi)는 각 출력 타이밍 조절기에 대해 서로 다르게 설정된다.
도 5는 도 4의 출력 타이밍 조절기(42)를 구체적으로 보여주는 도면이다. 이를 참조하면, 출력 타이밍 조절기(42)는 다수의 스위치들, 주 제어 트랜지스터들, 퓨즈들 및 보조 제어 트랜지스터들을 구비한다. 본 실시예에서는 설명의 편의상, 2개의 퓨즈(F0, F1) 및 보조 제어 트랜지스터(SM0, SM1), 그리고, 4개의 스위치(S0~S3) 및 주 제어 트랜지스터(PM0~PM3)를 구비하는 것으로 기술한다.
각 스위치(S0~S3)는 주 제어 신호(PC)를 구성하는 각 주 제어 비트(PC[0]~PC[3])에 의해 개폐된다. 그리고, 각 스위치의 제1 단자(N1_S0~N1_S3)는 출력 패드(46)에 접속된다. 주 제어 트랜지스터들(PM0~PM3)은 각 스위치의 제2 단자(N2_S0~N2_S3)와 접지 전압(GND) 사이에 형성된다. 그리고, 주 제어 트랜지스 터들(PM0~PM3)의 각 게이트로는 데이터(Di)가 입력된다.
각 퓨즈(F0, F1)는 보조 제어 신호를 구성하는 각 보조 제어 비트의 값에 따라 절단 여부가 결정된다. 그리고, 각 퓨즈의 제1 단자(N1_F0, N1_F1)는 출력 패드(46)에 접속된다. 보조 제어 트랜지스터들(SM0, SM1)은 각 퓨즈의 제2 단자(N2_F0, N2_F1)와 접지 전압(GND) 사이에 형성된다. 그리고, 보조 제어 트랜지스터들(SM0, SM1)의 각 게이트로는 데이터(Di)가 입력된다.
상기와 같이, 주 제어 트랜지스터(PM0~PM3) 및 보조 제어 트랜지스터들(SM0, SM1)의 출력 패드(46)에 대한 연결을 주 제어 신호(PC) 및 보조 제어 신호(SCi)로 제어함으로써, 데이터(Di)의 출력 타이밍이 조절될 수 있다. 즉, 각 트랜지스터가 출력 패드(46)와 더 많이 연결될수록, 데이터(Di)의 구동 능력이 커져 출력 타이밍이 빨라진다.
따라서, 모든 출력부에 대한 데이터의 구동 능력 조절로 출력 타이밍을 조절할 수 있다. 예를 들어, 주 제어 신호(PC)에 의한 데이터(Di) 구동 능력은 약간 낮게 설정해 두고, 세밀한 조절은 보조 제어 신호(SCi)에 의한 각 퓨즈(F0,F1)의 절단 여부로 조절할 수 있다. 구동 능력이 부족한 출력부에 대해서는 모든 퓨즈(F0, F1)를 연결 상태로 두고, 구동 능력이 충분한 출력부에 대해서는 모든 퓨즈(F0,F1)를 절단한다. 그리고, 구동 능력이 약간 향상될 필요가 있는 출력부에 대해서는 선택적으로 퓨즈를 절단한다.
바람직하기로는, 각 스위치(S0~S3)는 주 제어 비트(PC[0]~PC[3])에 의해 게이팅되는 트랜지스터이다. 또한 바람직하기로는, 주 제어 트랜지스터들(PM0~PM3) 및 보조 제어 트랜지스터(SM0, SM1)는 엔모스 트랜지스터이다.
그리고, 주 제어 트랜지스터들(PM0~PM3) 및 보조 제어 트랜지스터들(SM0, SM1)은 각 트랜지스터의 채널의 넓이/길이 비(width/length ratio)를 다르게 설정할 수 있다. 예를 들어, 각 트랜지스터의 채널의 넓이/길이 비가 2배씩 되도록 설정될 수 있다. 위와 같이, 각 트랜지스터의 채널의 넓이/길이 비를 다르게 설정함으로써, 더 효과적으로 데이터(Di)의 출력 타이밍을 조절할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 데이터 출력 회로에 의하여, 다수개의 출력 핀들을 가지는 반도체 메모리 장치에 있어서 각 출력 핀을 통해 출력되는 데이터 간의 스큐가 최소화될 수 있다.

Claims (9)

  1. 다수개의 데이터 출력 핀들을 가지는 반도체 메모리 장치에 있어서,
    다수의 비트로 구성되는 데이터 중에서 한 비트의 데이터를 수신하여, 상기 데이터 출력 핀들 중에서 해당하는 데이터 출력 핀으로 출력하는 출력부로서, 소정의 제어 신호에 의하여 상기 데이터의 출력 시점을 조절하는 상기 출력부를 구비하며,
    상기 출력부는 상기 데이터 출력 핀들마다 하나씩 존재하고, 상기 출력부에서의 데이터의 출력 시점은 서로 다르게 조절될 수 있는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제1 항에 있어서,
    상기 제어 신호는 소정의 제1 및 제2 제어 신호로 구성되며,
    상기 제1 제어 신호는 모든 출력부들에 대해 동일하고,
    상기 제2 제어 신호는 각 출력부에 대해 다르게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제2 항에 있어서, 상기 반도체 메모리 장치의 데이터 출력 회로는
    상기 제2 제어 신호를 발생하는 제어부들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 다수개의 데이터 출력 핀들을 가지는 반도체 메모리 장치에 있어서,
    한 비트의 데이터를 수신하여 상기 데이터 출력 핀들 중에서 해당하는 데이터 출력 핀으로 출력하는 출력 타이밍 조절기로서, 소정의 제어 신호에 의하여 상 기 데이터의 출력 시점을 조절하는 상기 출력 타이밍 조절기;
    소정의 보조 제어 신호를 발생하는 보조 제어부; 및
    상기 보조 제어 신호를 소정의 주 제어 신호에 더하여 상기 제어 신호를 발생하는 덧셈기를 구비하며,
    상기 출력 타이밍 조절기, 상기 보조 제어부 및 상기 덧셈기는 상기 데이터 출력 핀들마다 하나씩 존재하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 다수개의 데이터 출력 핀들을 가지는 반도체 메모리 장치에 있어서,
    한 비트의 데이터를 수신하여 상기 데이터 출력 핀들 중에서 해당하는 데이터 출력 핀으로 출력하는 출력 타이밍 조절기로서, 소정의 주 제어 신호 및 보조 제어 신호에 의하여 상기 데이터의 출력 시점을 조절하는 상기 출력 타이밍 조절기; 및
    상기 보조 제어 신호를 발생하는 보조 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제5 항에 있어서, 상기 출력 타이밍 조절기는
    상기 주 제어 신호를 이루는 각 주 제어 비트에 의해 개폐되는 다수의 스위치들로서, 각각의 제1 단자가 출력 패드에 접속되는 상기 스위치들;
    상기 스위치들의 각각의 제2 단자와 접지 전압 사이에 형성되는 다수의 주 제어 트랜지스터들로서, 각 게이트 단자로는 상기 데이터가 입력되는 상기 주 제어 트랜지스터들;
    상기 보조 제어 신호를 구성하는 각 보조 제어 비트의 값에 따라 절단되는 다수의 퓨즈들로서, 각각의 제1 단자가 출력 패드에 접속되는 상기 퓨즈들; 및
    상기 퓨즈들의 각각의 제2 단자와 접지 전압 사이에 형성되는 다수의 보조 제어 트랜지스터들로서, 각 게이트 단자로는 상기 데이터가 입력되는 상기 보조 제어 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제6 항에 있어서, 상기 각 스위치는
    상기 주 제어 비트에 의해 게이팅되는 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 제7 항에 있어서, 상기 주 제어 트랜지스터들 및 보조 제어 트랜지스터들은
    엔모스(NMOS) 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제8 항에 있어서,
    상기 주 제어 트랜지스터들 및 보조 제어 트랜지스터들의 채널의 넓이/길이비는 상이한 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
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