KR100348219B1 - 미세지연조정회로를가지는클록동기메모리 - Google Patents

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Abstract

본 발명은 클록과 입/출력 데이터의 동기화를 조절하는 지연조정회로를 구비하는 클록 동기 메모리에 관한 것으로, 그 구성은, 클록과 데이터의 동기를 세부적으로 맞추어주기 위해 제1지연유닛과 제2지연유닛을 포함하여 상기 제1 및 제2 지연유닛 중 하나의 지연을 선택적으로 출력하도록 한 미세 지연조정회로를 구비하는 클록 동기 메모리를 구현하여, 클록과 데이터가 정확하게 동기할 수 있도록 각 단위 유닛이 작은 미세 지연을 추가하여 SLDRAM과 메모리 콘트롤러 사이에 데이터 전송시 클록과 데이터가 정확하게 동기할 수 있는 효과가 있다.

Description

미세 지연조정회로를 가지는 클록 동기 메모리
본 발명은 반도체 메모리(memory)에 관한 것으로, 특히 클록(clock)과 입/출력(input/output) 데이터의 동기화를 조절하는 지연(delay)조절회로를 구비하는 클록 동기 메모리에 관한 것이다.
최근 들어 반도체 메모리의 집적도가 급속하게 높아가고 있는 추세이다. 그리고 고집적화 외에도 데이터 액세스의 고속화가 진행되고 있다. 초기의 반도체 메모리는 비동기(Asynchronous) 방식을 채택하였다. 그러나 비동기 방식은 데이터 액세스의 고속화에 한계가 있어서 최근의 반도체 메모리는 클록 동기(synchronous)방식을 채택하는 것이 더 활발한 실정이다.
클록 동기 메모리에는 동기 디램(Synchronous DRAM)이나 램버스(Rambus)디램, 그리고 싱크링크(SyncLink)디램(이하 "SLDRAM"이라 함) 등이 있다. 이들 클록 동기 메모리는 초고속 데이터 액세스를 가능하게 하는 메모리들로서, 특히 SLDRAM은 패킷(packet)방식의 데이터 전송을 행하는 대표적인 예이다.
도 1은 일반적인 SLDRAM의 시스템 블록 구성도이다. 그 구성은 복수 개로 이루어지는 SLDRAM(200-1, 200-2,...,200-N)과, 상기 복수개의 SLDRAM(200-1, 200-2, ..., 200-N)의 데이터 입/출력을 제어하는 메모리 콘트롤러(100)로 구성되어 있다.
다음에는 도 1에 나타낸 일반적인 SLDRAM의 동작을 설명한다.
도 1은 하나의 메모리 콘트롤러(100)에 N개의 SLDRAM(200-1, 200-2,...,200-N)들이 단방향의 커맨드 링크(COMMAND LINK)(메모리 콘트롤러(100)로부터 각 SLDRAM으로의 방향)와, 양방향의 데이터 링크(DATA LINK)(메모리 콘트롤러(100)와 SLDRAM(200-1, 200-2,...,200-N) 사이의 양방향)에 연결되어 있다. SLDRAM(200-1, 200-2,...,200-N)은 커맨드 링크를 통해 메모리 콘트롤러(100)로부터 패킷(packet) 단위의 명령을 받아 디코딩을 한 후, 리드(read)나 라이트(write) 등의 여러 동작을 수행한다. 그리고 SLDRAM(200-1, 200-2,...,200-N)에서 출력되는 데이터(라이트데이터, DCLK0, DCLK1)는 데이터 링크를 통해 입/출력된다. 예컨대 300MHz에 동작하는 SLDRAM을 예로 들어보면 다음과 같다. 4tick 동안에 하나의 커맨드 패킷이 입력되고 이 커맨드 패킷에 따라 데이터는 출력된다. 여기서 'tick'은 1주기의 1/2 이 되는 것을 나타내며, 300MHz의 동작 주파수를 사용하는 경우 1주기가 약 3.3ns이므로 1tick은 1.65ns가 된다.
SLDRAM은 클록의 라이징 에지(rising edge)와 폴링 에지(falling edge)를 사용하므로 데이터는 클록이 토글링(toggling)할 때마다 출력된다. 그러므로 데이터의 양은 한 방향 에지만을 사용하는 경우의 2배가 된다. 그래서 클록 300MHz를 사용하는 경우에 데이터 출력비(data rate)는 600Mbit/s/p이 된다.
도 1에서 SLDRAM(200-1, 200-2,...,200-N)과 메모리 콘트롤러(100) 사이에 데이터를 주고 받을 때의 과정은 다음과 같다.
SLDRAM(200-1, 200-2,...,200-N)으로부터 데이터를 리드할 경우에는 DCLK를 메모리에서 발생시켜서 데이터와 함께 메모리 콘트롤러(100)로 전송하게 된다. 그리고 SLDRAM(200-1, 200-2,...,200-N)으로 데이터를 라이트할 경우에는 메모리 콘트롤러(100)에서 DCLK를 발생시켜서 데이터와 함께 보낸다.
한편 SLDRAM(200-1, 200-2,...,200-N)이 도1과 같이 위치하게 될 때 각 위치에서 메모리 콘트롤러(100)와 데이터 교환시 그 지연(delay)은 다르게 된다. 그래서 이 지연을 맞추어 주기 위해 특정 레지스터(register)에 지연값을 저장해 두지만 이 값은 실제 측정된 지연값과 다를 수 있다. 이러한 지연은 외부적인 요인 외에도, 신호선 자체의 선로저항 등에 기인하는데, 지연값이 다르게 되면 데이터의정확한 타이밍에서의 전송이 이루어지지 않고 지연값이 크게 다를수록 오동작을 발생시키는 문제점이 있게 된다.
따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 클록과 데이터의 동기가 정확하게 이루어지는 클록 동기 메모리를 제공함을 그 목적으로 한다.
또한 본 발명의 다른 목적은 SLDRAM과 같이 복수개의 메모리를 채용하는 시스템에서 각 메모리 소자들의 서로 다른 지연값에도 불구하고 클록과 데이터의 동기를 간단하게 구현하는 클록 동기 메모리를 제공함에 있다.
도1은 일반적인 SLDRAM 시스템의 블록 구성도,
도2는 본 발명에 의한 미세 지연조정회로의 실시예,
도3은 도2의 지연부의 실시예,
도4는 도3의 200ps 지연유닛의 실시예,
도5는 도3의 100ps 지연유닛의 실시예.
<도면의 주요부분에 대한 부호의 설명>
2: 카운터부 4: 디코더부
6: 지연부 11,12,....,26: 200ps 지연유닛
27: 100ps 지연유닛 100: 메모리 콘트롤러
200-1,200-2,...,200-N: SLDRAM
상기 목적을 달성하기 위한 본 발명에 의한 클록 동기 메모리는, 클록 신호와 데이터의 동기화 정도에 따라서, 지연될 클릭신호의 지연시간의 정보를 출력하는 카운터부와, 상기 카운터의 출력신호 중 일부를 디코딩하여 소정의 선택신호를 출력하는 디코더부와, 상기 소정의 선택신호에 응답하여 제1 미세 시간 단위로 클록신호를 선택적으로 지연시키는 직렬 접속된 적어도 2개 이상의 제1 지연 유닛과 상기 카운터부에서 출력된 정보 신호의 최하위 비트에 응답하여, 상기 제1 미세 시간 단위보다 작은 제2 미세 시간 단위로 클록신호를 선택적으로 지연시키기 위해 상기 제1 지연유닛의 마지막 단에 연결된 제 2 지연유닛을 갖는 지연부를 구비하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
도 2는 본 발명에 의한 미세 지연조정회로의 실시예이다.
도 2에 나타낸 미세 지연조정회로는, 카운터부(counter)(2)와, 상기 카운터부(2)의 계수출력을 디코딩하고 그 디코딩 결과에 따른 소정의 선택(select)신호를 출력하는 디코더(decoder)부(4)와, 상기 카운터부(2)의 출력과 디코더부(4)의 출력을 각각 입력하고 상기 선택신호가 입력되는 부분에서 클록을 지연(delay)시키는 지연부(6)로 이루어진다.
다음에는 도 2에 나타낸 미세 지연조정회로의 동작을 설명한다.
카운터부(2)는 먼저 '0'(00000)을 카운트한다. 그러면 디코더부(4)는 이 신호 '0'을 디코딩하여 '0'에 해당하는 선택신호를 발생시킨다. 그리고 지연부(6)에서는 선택신호가 입력된 곳부터 클록을 지연시킨다. 이렇게 지연된 클록신호와 데이터가 동기되지 않으면 카운터부(2)는 '1'을 증가(increment)시킨다. 그러면 디코더부(4)는 다시 '1'에 해당하는 선택신호를 발생시키고, 지연부(6)를 통해 선택신호가 입력된 곳에서부터 클록을 지연시킨다. 이렇게 지연된 신호가 데이터와 동기되지 않으면 다시 카운터부(2)의 카운트를 증가시키면서 클록과 데이터가 동기될 때까지 전술한 단계를 반복 수행하게 된다. 도 2에서 미세하게 지연을 조정할 수 실질적인 구성요소는 지연부(6)이다. 이 지연부(6)는 도 3에 그 실시예가 나타나있다.
도 3에 나타낸 지연부는 200ps(pico second) 지연 유닛(delay unit) 16개와 100ps 지연 유닛 1개로 직렬 구성된다. 16개의 200ps 지연 유닛(11,12,...,26)은 클럭을 각각 입력하면서 서로 직렬 연결되고, 디코더부(4)로부터 선택신호를 대응적으로 입력하도록 구성되어 있다. 그리고 16개의 200ps 지연 유닛(11,12,...,26) 중에서 최종단 유닛(26)의 출력에 연결된 100ps 지연 유닛(27)은 디코더부(2)의 선택신호 중 최하위비트를 입력하도록 구성된다.
도 3에서 200ps 지연 유닛은 도 4와 같은 실시예를 통해 구현된다.
이하, 도 4를 참조하면서 200ps 지연 유닛(11,12,...,26)의 구성을 설명한다.
200ps 지연 유닛(11,12,...,26)은, 인버터 (inveter)(32)를 통한 데이터신호 DIN과 디코더부(34)에서 출력되는 선택신호 SEL을 입력하는 논리 조합하는 낸드 (NAND)게이트(34)와, 상기 낸드게이트(34)의 출력신호와 입력 하이(high)전압신호를 입력받아 논리 조합하는 낸드게이트(36)와, 상기 낸드게이트(36)의 출력을 반전시켜 지연 출력신호 DOUT을 출력하는 인버터(38)로 구성된다.
그리고 상기 도 3에서 100ps 지연 유닛(27)은 도5와 같은 실시예를 통해 구현된다.
이하, 도 5를 참조하면서 100ps 지연 유닛(27)을 설명한다.
100ps 지연 유닛(27)은, 디코더부(4)의 출력인 선택신호 SEL을 반저시키는 인버터(40)와, 200ps 지연 유닛(26)의 출력신호 DIN을 입력하는 인버터(42)와, 상기 인버터(40)의 출력신호 SEL#을 게이트로 입력받고 소오스(source)단자가 전원단에 접속된 피모스(PMOS) 트랜지스터(44)와, 상기 피모스 트랜지스터(44)와 상기 인버터(40)의 출력단(47)과의 사이에 접속구성되는 피모스 커패시터(46)와, 상기 디코더부(4)의 출력인 선택신호 SEL을 게이트 입력받고 소오스단자가 접지단에 접속된 엔모스(NMOS)트랜지스터(50)와, 상기 엔모스 트랜지스터(50)와 상기 인버터(40)의 출력단(47)과의 사이에 접속되는 엔모스 커패시터(48)와, 상기 인버터(40)의 출력신호를 연속해서 반전시키는 직렬 연결된 2개의 인버터(52,54)와, 상기 인버터 (54)의 출력신호 SEL#을 게이트 입력하고 소오스단자가 전원단에 접속된 피모스 트랜지스터(56)와, 상기 피모스 트랜지스터(56)와 상기 인버터(54)의 출력단(59)과의 사이에 접속되는 피모스 커패시터(58)와, 상기 디코더부(4)의 출력인 선택신호 SEL을 게이트 입력받고 소오스단자가 접지단에 접속된 엔모스 트랜지스터(62)와, 상기 엔모스트랜지스터(62)와 상기 인버터(54)의 출력단(59)과의 사이에 접속되는 엔모스 커패시터(60)와, 상기 인버터(54)의 출력신호를 반전시켜 출력신호 DOUT을 출력하는 인버터(64)로 이루어진다.
다음에, 도3, 도4 및 도5를 참조하여 미세 지연조정과정을 설명한다.
먼저, 참고로 300MHz 클록 1주기(약 3.3ns)를 32등분 하였을 때 한 개의 간격은 약 100ps가 된다. 본 발명에서는 100ps를 단위(unit step)로 하여 지연을 조정할 수 있도록 하였다.
이하, 지연부(6)의 동작을 설명한다.
200ps 지연 유닛(11, 12, ..., 26)은 디코더부(4)에서 선택신호가 입력된 곳부터 클록을 인에이블(enable)시켜 200ps 지연 유닛들을 통과하여 200ps 단위로 클록을 지연시킨다. 이와 같은 원리로 원하는 만큼의 지연을 가진 곳의 지연신호를 인에이블시키면 그에 대응된 지연을 조절할 수 있다. 하지만 이때 클록의 원하는 단위 딜레이 과정이 100ps 단위일 때는 지연부(6)의 각 단위 딜레이가 크므로 클록신호가 동기가 어렵게 된다. 이러한 문제를 해결하기 위해 100ps 지연유닛을 추가한 것이다. 100ps 지연 유닛의 선택신호는 도 3의 카운터부(2)의 최하위비트인 LSB (Least Significant Bit)에 연결하여 회로를 구성하게 되면 지연부(6)의 각 단위 지연유닛은 100ps가 되어 원하는 지연을 조절할 수 있게 된다.
예컨대, 최하위비트 LSB가 '1'일 때는 도 5의 피모스 트랜지스터(44,56) 및 엔모스 트랜지스터(50,62)가 온(on)이 되어 각 전원단 및 접지단으로 연결되는 피모스 커패시터(46,58) 및 엔모스 커패시터(48,60)의 동작에 의해 결과적으로 입력데이터 DIN은 100ps 지연시킨 신호가 되어 출력된다.
한편 최하위비트 LSB가 '0'일 때는 도 5의 피모스 트랜지스터(44,56) 및 엔모스 트랜지스터(50,62)가 오프(off)가 되어 결과적으로 입력 데이터 DIN은 피모스 커패시터(46,58) 및 엔모스 커패시터(48,60)의 영향없이 100ps 지연 유닛을 통과하게 되어, 200ps 지연유닛들로만 그 지연이 조정된 신호가 출력된다. 이와 같이 하여 100ps 단위로 지연을 조정할 수 있다.
100ps 지연 유닛(27)은 커패시터(capacitor)를 사용하여 구성된 지연유닛이므로 동작온도나 공급전원에 따라 변동이 있을 수 있다. 그래서 이 100ps 지연 유닛(27)은 정확한 100ps 지연을 도모할 수가 있어 클록과 데이터간의 보다 정확한동기가 가능하게 된다.
상술한 바와 같이 본 발명은, 클록과 데이터가 정확하게 동기할 수 있도록 각 단위 유닛이 작은 미세 지연을 추가하여 SLDRAM과 메모리 콘트롤러 사이에 데이터 전송시 클록과 데이터가 정확하게 동기할 수 있는 효과가 있다.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

Claims (4)

  1. 클럭신호와 데이터의 동기화 정도에 따라서, 지연될 클럭신호의 지연시간의 정보를 출력하는 카운터부와,
    상기 카운터의 출력신호 중 일부를 디코딩하여 소정의 선택신호를 출력하는 디코더부와,
    상기 소정의 선택신호에 응답하여 제1 미세 시간 단위로 클록신호를 선택적으로 지연시키는 직렬 접속된 적어도 2개 이상의 제1 지연 유닛과 상기 카운터부에서 출력된 정보 신호의 신호의 최하위 비트에 응답하여, 상기 제1 미세 시간 단위보다 작을 제2 미세 시간 단위로 클록신호를 선택적으로 지연시키기 위해 상기 제1 지연유닛의 마지막 단에 연결된 제 2 지연유닛을 갖는 지연부를 구비하는 것을 특징으로 하는 클럭 동기 메모리.
  2. 제1항에 있어서,
    상기 제1 지연유닛의 지연값은 200ps이고, 상기 제2 지연유닛의 지연값은 100ps임을 특징으로 하는 클록 동기 메모리.
  3. 제 1 항에 있어서,
    상기 제1 지연유닛은,
    데이터신호를 반전시키는 제1 인버타와,
    상기 제1 인버터의 출력신호와 상기 디코더부의 선택신호를 입력받아 논리 조합하는 제1 낸드 게이트와,
    상기 제1 낸드 게이트의 출력신호와 입력 하이전압신호를 입력받아 논리 조합하는 제2 낸드 게이트와,
    상기 제2 낸드 게이트의 출력을 반전시켜 지연 출력신호를 출력하는 제2 인버터로 구성됨을 특징으로 하는 클록 동기 메모리.
  4. 제 1 항에 있어서,
    상기 제 2 지연유닛은,
    상기 디코더부의 출력인 선택신호를 반전시키는 제1 인버터와,
    상기 제1 지연 유닛의 출력신호를 반전시키는 제2 인버터와,
    상기 제1 인버터의 출력신호를 게이트로 입력받고 소오스 단자가 전원단에 접속된 제1 피모스 트랜지스터와.
    상기 피모스 트랜지스터와 상기 제2 인버터의 출력단과의 사이에 접속되는 제1 피모스 커패시터와,
    상기 디코더부의 출력인 선택신호를 게이트로 입력받고 소오스 단자가 접지단에 접속된 제1 엔모스 트랜지스터와,
    상기 제1 엔모스 트랜지스터와 상기 제2 인버터의 출력단과의 사이에 접속되는 제1 엔모스 커패시터와,
    상기 제2 인버터의 출력신호를 연속해서 반전시키는 직렬 연결된 제3 및제4 인버터와,
    상기 제1 인버터의 출력신호를 게이트로 입력받고 소오스 단자가 전원단에 접속된 제2 피모스 트랜지스터와,
    상기 제2 피모스 트랜지스터와 상기 제4 인버터의 출력단과의 사이에 접속되는 제2 피모스 커패시터와,
    상기 디코더부의 출력인 선택신호를 게이트로 입력받고 소오스 단자가 접지단에 접속된 제2 엔모스 트랜지스터와,
    상기 제2 엔모스 트랜지스터와 상기 제4 인버터의 출력단과의 사이에 접속되는 제2 엔모스 커패시터와,
    상기 제4 인버터의 출력신호를 반전시켜 출력하는 제5 인버터로 구성됨을 특징으로 하는 클록 동기 메모리.
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