JP2000048569A - クロック同期メモリ - Google Patents
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Abstract
(57)【要約】
【課題】 本発明の課題は、ＳＬＤＲＡＭの様な複数個
のメモリ素子を含むクロック同期メモリにおいて、各メ
モリ素子間で遅延値が異なる場合であっても、クロック
とデータ間の同期を正確且つ容易に具現するクロック同
期メモリを提供することである。 【解決手段】 微細遅延調整回路１０は、カウンター部
２、このカウンター部２の係数出力をデコーディング
し、このデコーディング結果に従って所定の選択信号を
出力するデコーダ部４、カウンター部２の出力とデコー
ダ部４の出力を入力とし、選択信号が入力される部分で
クロックを遅延させる遅延部６より構成される。
のメモリ素子を含むクロック同期メモリにおいて、各メ
モリ素子間で遅延値が異なる場合であっても、クロック
とデータ間の同期を正確且つ容易に具現するクロック同
期メモリを提供することである。 【解決手段】 微細遅延調整回路１０は、カウンター部
２、このカウンター部２の係数出力をデコーディング
し、このデコーディング結果に従って所定の選択信号を
出力するデコーダ部４、カウンター部２の出力とデコー
ダ部４の出力を入力とし、選択信号が入力される部分で
クロックを遅延させる遅延部６より構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、詳細には、クロック周期とデータ入出力の同期化を
図る遅延調整回路を備えるクロック同期メモリに関す
る。
し、詳細には、クロック周期とデータ入出力の同期化を
図る遅延調整回路を備えるクロック同期メモリに関す
る。
【０００２】
【従来の技術】従来、半導体メモリには非同期方式によ
るデータアクセスを採用していた。しかし、近年半導体
メモリの集積度が急速に高まるのに伴ってデータアクセ
スの高速化が進行し、非同期方式によるデータアクセス
の高速化に限界が生じてきた。このため、半導体メモリ
にクロック同期方式を採用することが多くなっている。
るデータアクセスを採用していた。しかし、近年半導体
メモリの集積度が急速に高まるのに伴ってデータアクセ
スの高速化が進行し、非同期方式によるデータアクセス
の高速化に限界が生じてきた。このため、半導体メモリ
にクロック同期方式を採用することが多くなっている。
【０００３】これらのクロック同期メモリの種類には、
ＳＤＲＡＭ（ＳynchronousＤynamicＲandom Ａccess Ｍ
emory）やＲＤＲＡＭ（Ｒambus DRAM）、ＳＬＤＲＡＭ
（ＳyncＬink DRAM）等があり、いずれも超高速データ
アクセスを可能にする。特に、ＳＬＤＲＡＭは、パケッ
ト方式のデータ伝送を行う代表的なメモリである。
ＳＤＲＡＭ（ＳynchronousＤynamicＲandom Ａccess Ｍ
emory）やＲＤＲＡＭ（Ｒambus DRAM）、ＳＬＤＲＡＭ
（ＳyncＬink DRAM）等があり、いずれも超高速データ
アクセスを可能にする。特に、ＳＬＤＲＡＭは、パケッ
ト方式のデータ伝送を行う代表的なメモリである。
【０００４】ここで、図５は、従来技術における一般的
なＳＬＤＲＡＭ１００の回路構成を示すブロック図であ
る。まず、その構成について説明する。ＳＬＤＲＡＭ１
００は、複数のＳＬＤＲＡＭ１２０−１，１２０−２，
１２０−３，…，１２０−ｎ、及び、それら複数のＳＬ
ＤＲＡＭによるデータ入出力を制御するメモリコントロ
ーラ１１０より構成されている。
なＳＬＤＲＡＭ１００の回路構成を示すブロック図であ
る。まず、その構成について説明する。ＳＬＤＲＡＭ１
００は、複数のＳＬＤＲＡＭ１２０−１，１２０−２，
１２０−３，…，１２０−ｎ、及び、それら複数のＳＬ
ＤＲＡＭによるデータ入出力を制御するメモリコントロ
ーラ１１０より構成されている。
【０００５】次に、動作について説明する。図５におい
て、１つのメモリコントローラ１１０とｎ個のＳＬＤＲ
ＡＭ１２０−１，１２０−２，１２０−３，…，１２０
−ｎは、それらの間を単方向のコマンドリンク、及び、
両方向のデータリンクによりコマンド送信を行う。ＳＬ
ＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１
２０−ｎは、これらのコマンドリンクを介してメモリコ
ントローラ１１０からパケット単位のコマンドを受けて
デコーディングした後、デコーディングしたデータの入
出力等の各種動作を実行する。
て、１つのメモリコントローラ１１０とｎ個のＳＬＤＲ
ＡＭ１２０−１，１２０−２，１２０−３，…，１２０
−ｎは、それらの間を単方向のコマンドリンク、及び、
両方向のデータリンクによりコマンド送信を行う。ＳＬ
ＤＲＡＭ１２０−１，１２０−２，１２０−３，…，１
２０−ｎは、これらのコマンドリンクを介してメモリコ
ントローラ１１０からパケット単位のコマンドを受けて
デコーディングした後、デコーディングしたデータの入
出力等の各種動作を実行する。
【０００６】そして、ＳＬＤＲＡＭ１２０−１，１２０
−２，１２０−３，…，１２０−ｎより出力されるデー
タ（以下、“ＤＣＬＫ”と称する。）はデータリンクを
介して入出力される。例えば、３００ＭＨｚで動作する
ＳＬＤＲＡＭの場合、以下のようになる。４ｔｉｃｋ間
に１つのコマンドパケットが入力され、このコマンドパ
ケットに従ってデータは出力される。ここで、“ｔｉｃ
ｋ”とは、１周期の１／２を表す時間単位であり、動作
周波数が３００ＭＨｚの場合、１周期が約３.３ｎｓで
あるため、１ｔｉｃｋは１.６５ｎｓとなる。
−２，１２０−３，…，１２０−ｎより出力されるデー
タ（以下、“ＤＣＬＫ”と称する。）はデータリンクを
介して入出力される。例えば、３００ＭＨｚで動作する
ＳＬＤＲＡＭの場合、以下のようになる。４ｔｉｃｋ間
に１つのコマンドパケットが入力され、このコマンドパ
ケットに従ってデータは出力される。ここで、“ｔｉｃ
ｋ”とは、１周期の１／２を表す時間単位であり、動作
周波数が３００ＭＨｚの場合、１周期が約３.３ｎｓで
あるため、１ｔｉｃｋは１.６５ｎｓとなる。
【０００７】また、クロック同期メモリ１００は、クロ
ックのライジングエッジ（rising edge）、フォーリン
グエッジ（falling edge）の２方向のエッジを用いるた
め、データは、クロックがトグリング（toggling）する
度に出力される。したがって、出力データ量は１方向の
エッジのみを用いる場合の２倍となり、動作周波数が３
００ＭＨｚの場合、データ出力比は６００Ｍbit/s/pと
なる。
ックのライジングエッジ（rising edge）、フォーリン
グエッジ（falling edge）の２方向のエッジを用いるた
め、データは、クロックがトグリング（toggling）する
度に出力される。したがって、出力データ量は１方向の
エッジのみを用いる場合の２倍となり、動作周波数が３
００ＭＨｚの場合、データ出力比は６００Ｍbit/s/pと
なる。
【０００８】次に、図５において、ＳＬＤＲＡＭ１２０
−１，１２０−２，１２０−３，…，１２０−ｎとメモ
リコントローラ１１０間でデータの送受信を行う過程
は、以下の通りである。ＳＬＤＲＡＭ１２０−１，１２
０−２，１２０−３，…，１２０−ｎからデータを入力
する際には、ＤＣＬＫをメモリで発生させてデータと共
にメモリコントローラ１１０に伝送することになる。な
お、ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−
３，…，１２０−ｎにデータを入力する際には、メモリ
コントローラ１１０でＤＣＬＫを発生させてデータと共
に伝送する。
−１，１２０−２，１２０−３，…，１２０−ｎとメモ
リコントローラ１１０間でデータの送受信を行う過程
は、以下の通りである。ＳＬＤＲＡＭ１２０−１，１２
０−２，１２０−３，…，１２０−ｎからデータを入力
する際には、ＤＣＬＫをメモリで発生させてデータと共
にメモリコントローラ１１０に伝送することになる。な
お、ＳＬＤＲＡＭ１２０−１，１２０−２，１２０−
３，…，１２０−ｎにデータを入力する際には、メモリ
コントローラ１１０でＤＣＬＫを発生させてデータと共
に伝送する。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
クロック同期メモリでは、以下のような問題があった。
図５に示すように、ＳＬＤＲＡＭ１２０−１，１２０−
２，１２０−３，…，１２０−ｎのメモリコントローラ
１１０に対する配置は、各ＳＬＤＲＡＭによって異なる
ため、メモリコントローラ１１０とのデータ交換時にお
いて各ＳＬＤＲＡＭ間で異なる遅延時間が生じることに
なる。
クロック同期メモリでは、以下のような問題があった。
図５に示すように、ＳＬＤＲＡＭ１２０−１，１２０−
２，１２０−３，…，１２０−ｎのメモリコントローラ
１１０に対する配置は、各ＳＬＤＲＡＭによって異なる
ため、メモリコントローラ１１０とのデータ交換時にお
いて各ＳＬＤＲＡＭ間で異なる遅延時間が生じることに
なる。
【００１０】また、このような遅延は、外部的な要因の
他、信号線自体の線路抵抗等にも起因する。したがっ
て、この遅延時間を調節するため、特定レジスタに遅延
値を貯蔵しておく必要があるが、この遅延値は実測値と
異なることが多かった。このため、正確なタイミングで
のデータ伝送がなされず、遅延値が大きく異なる程、ク
ロック同期メモリに誤動作を発生させることが多かっ
た。
他、信号線自体の線路抵抗等にも起因する。したがっ
て、この遅延時間を調節するため、特定レジスタに遅延
値を貯蔵しておく必要があるが、この遅延値は実測値と
異なることが多かった。このため、正確なタイミングで
のデータ伝送がなされず、遅延値が大きく異なる程、ク
ロック同期メモリに誤動作を発生させることが多かっ
た。
【００１１】本発明の課題は、上記問題点を解決するた
め、ＳＬＤＲＡＭの様な複数個のメモリ素子を含むクロ
ック同期メモリにおいて、各メモリ素子間で遅延値が異
なる場合であっても、クロックとデータ間の同期を正確
且つ容易に具現するクロック同期メモリを提供すること
である。
め、ＳＬＤＲＡＭの様な複数個のメモリ素子を含むクロ
ック同期メモリにおいて、各メモリ素子間で遅延値が異
なる場合であっても、クロックとデータ間の同期を正確
且つ容易に具現するクロック同期メモリを提供すること
である。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
動作クロック周期に同期してデータの入出力を行うクロ
ック同期メモリにおいて、前記動作クロック周期に基づ
いて入力されるクロック信号を一定時間遅延させて出力
することにより、データの入出力タイミングと同期をと
る第１の遅延手段（例えば、図２に示す２００ｐｓ遅延
ユニット１１）と、前記第１の遅延手段によるクロック
信号出力の遅延値と異なる時間遅延させてクロック信号
を出力することにより、データの入出力タイミングと同
期をとる第２の遅延手段（例えば、図２に示す２００ｐ
ｓ遅延ユニット２７）と、前記第１の遅延手段と前記第
２の遅延手段の何れか一方を選択することによって前記
クロック信号出力の遅延値を決定する遅延調整手段（例
えば、図１に示す微細遅延調整回路１０）と、を備える
ことを特徴としている。
動作クロック周期に同期してデータの入出力を行うクロ
ック同期メモリにおいて、前記動作クロック周期に基づ
いて入力されるクロック信号を一定時間遅延させて出力
することにより、データの入出力タイミングと同期をと
る第１の遅延手段（例えば、図２に示す２００ｐｓ遅延
ユニット１１）と、前記第１の遅延手段によるクロック
信号出力の遅延値と異なる時間遅延させてクロック信号
を出力することにより、データの入出力タイミングと同
期をとる第２の遅延手段（例えば、図２に示す２００ｐ
ｓ遅延ユニット２７）と、前記第１の遅延手段と前記第
２の遅延手段の何れか一方を選択することによって前記
クロック信号出力の遅延値を決定する遅延調整手段（例
えば、図１に示す微細遅延調整回路１０）と、を備える
ことを特徴としている。
【００１３】請求項１記載の発明によれば、第１の遅延
手段は、動作クロック周期に基づいて入力されるクロッ
ク信号を一定時間遅延させて出力することにより、デー
タの入出力タイミングと同期をとり、第２の遅延手段
は、前記第１の遅延手段によるクロック信号出力の遅延
値と異なる時間遅延させてクロック信号を出力すること
により、データの入出力タイミングと同期をとり、遅延
調整手段は、前記第１の遅延手段と前記第２の遅延手段
の何れか一方を選択することによって前記クロック信号
出力の遅延値を決定する。
手段は、動作クロック周期に基づいて入力されるクロッ
ク信号を一定時間遅延させて出力することにより、デー
タの入出力タイミングと同期をとり、第２の遅延手段
は、前記第１の遅延手段によるクロック信号出力の遅延
値と異なる時間遅延させてクロック信号を出力すること
により、データの入出力タイミングと同期をとり、遅延
調整手段は、前記第１の遅延手段と前記第２の遅延手段
の何れか一方を選択することによって前記クロック信号
出力の遅延値を決定する。
【００１４】請求項２記載の発明は、前記遅延調整手段
により遅延されたクロック信号出力と前記データ入出力
が同期しない回数をカウントする計数手段（例えば、図
１に示すカウンター部２）と、前記計数手段によりカウ
ントされた回数情報を入力とし、当該入力結果に基づい
て所定の選択信号を前記第１の遅延手段、或いは、前記
第２の遅延手段の何れか一方に出力する出力手段（例え
ば、図１に示すデコーダ部４）と、前記第１の遅延手段
と前記第２の遅延手段より構成され、前記選択信号の入
力に基づいて前記第１の遅延手段と前記第２の遅延手段
の何れか一方により前記クロック信号の出力を遅延させ
る遅延手段（例えば、図１に示す遅延部６）と、を更に
備えることを特徴としている。
により遅延されたクロック信号出力と前記データ入出力
が同期しない回数をカウントする計数手段（例えば、図
１に示すカウンター部２）と、前記計数手段によりカウ
ントされた回数情報を入力とし、当該入力結果に基づい
て所定の選択信号を前記第１の遅延手段、或いは、前記
第２の遅延手段の何れか一方に出力する出力手段（例え
ば、図１に示すデコーダ部４）と、前記第１の遅延手段
と前記第２の遅延手段より構成され、前記選択信号の入
力に基づいて前記第１の遅延手段と前記第２の遅延手段
の何れか一方により前記クロック信号の出力を遅延させ
る遅延手段（例えば、図１に示す遅延部６）と、を更に
備えることを特徴としている。
【００１５】請求項２記載の発明によれば、計数手段
は、前記遅延調整手段により遅延されたクロック信号出
力と前記データ入出力が同期しない回数をカウントし、
出力手段は、前記計数手段によりカウントされた回数情
報を入力とし、当該入力結果に基づいて所定の選択信号
を前記第１の遅延手段、或いは、前記第２の遅延手段の
何れか一方に出力し、遅延手段は、前記第１の遅延手段
と前記第２の遅延手段より構成され、前記選択信号の入
力に基づいて前記第１の遅延手段と前記第２の遅延手段
の何れか一方により前記クロック信号の出力を遅延させ
る。
は、前記遅延調整手段により遅延されたクロック信号出
力と前記データ入出力が同期しない回数をカウントし、
出力手段は、前記計数手段によりカウントされた回数情
報を入力とし、当該入力結果に基づいて所定の選択信号
を前記第１の遅延手段、或いは、前記第２の遅延手段の
何れか一方に出力し、遅延手段は、前記第１の遅延手段
と前記第２の遅延手段より構成され、前記選択信号の入
力に基づいて前記第１の遅延手段と前記第２の遅延手段
の何れか一方により前記クロック信号の出力を遅延させ
る。
【００１６】請求項３記載の発明は、前記遅延手段は、
互いに直列連結されることによって各種信号の入出力を
行う複数の第１の遅延手段より構成され、前記第２の遅
延手段は、直列連結された前記複数の第１の遅延手段の
中で信号出力の最終端となる第１の遅延手段の出力と、
前記計数手段によりカウントされた回数情報の出力を入
力とすること、を特徴としている。
互いに直列連結されることによって各種信号の入出力を
行う複数の第１の遅延手段より構成され、前記第２の遅
延手段は、直列連結された前記複数の第１の遅延手段の
中で信号出力の最終端となる第１の遅延手段の出力と、
前記計数手段によりカウントされた回数情報の出力を入
力とすること、を特徴としている。
【００１７】請求項３記載の発明によれば、前記遅延手
段は、互いに直列連結されることによって各種信号の入
出力を行う複数の第１の遅延手段より構成され、前記第
２の遅延手段は、直列連結された前記複数の第１の遅延
手段の中で信号出力の最終端となる第１の遅延手段の出
力と、前記計数手段によりカウントされた回数情報の出
力を入力とする。
段は、互いに直列連結されることによって各種信号の入
出力を行う複数の第１の遅延手段より構成され、前記第
２の遅延手段は、直列連結された前記複数の第１の遅延
手段の中で信号出力の最終端となる第１の遅延手段の出
力と、前記計数手段によりカウントされた回数情報の出
力を入力とする。
【００１８】請求項４記載の発明は、前記第１の遅延手
段は、前記クロック信号を出力する際の遅延値を２００
ｐｓに設定し、前記第２の遅延手段は、前記クロック信
号を出力する際の遅延値を１００ｐｓに設定すること、
を特徴としている。
段は、前記クロック信号を出力する際の遅延値を２００
ｐｓに設定し、前記第２の遅延手段は、前記クロック信
号を出力する際の遅延値を１００ｐｓに設定すること、
を特徴としている。
【００１９】請求項４記載の発明によれば、前記第１の
遅延手段は、前記クロック信号を出力する際の遅延値を
２００ｐｓに設定し、前記第２の遅延手段は、前記クロ
ック信号を出力する際の遅延値を１００ｐｓに設定す
る。
遅延手段は、前記クロック信号を出力する際の遅延値を
２００ｐｓに設定し、前記第２の遅延手段は、前記クロ
ック信号を出力する際の遅延値を１００ｐｓに設定す
る。
【００２０】請求項５記載の発明は、前記第２の遅延手
段（例えば、図２に示す１００ｐｓ遅延ユニット２７）
は、インバータを介して出力されるデータ信号、及び、
前記出力手段より出力される選択信号を入力とする第１
のＮＡＮＤゲート（例えば、図３に示すＮＡＮＤゲート
３４）と、前記第１のＮＡＮＤゲートの出力信号、及
び、入力電圧信号を入力とする第２のＮＡＮＤゲート
（例えば、図３に示すＮＡＮＤゲート３６）と、前記第
２のＮＡＮＤゲートの出力を入力として遅延出力信号を
出力するインバータ（例えば、図３に示すインバータ３
２）と、より構成されることを特徴としている。
段（例えば、図２に示す１００ｐｓ遅延ユニット２７）
は、インバータを介して出力されるデータ信号、及び、
前記出力手段より出力される選択信号を入力とする第１
のＮＡＮＤゲート（例えば、図３に示すＮＡＮＤゲート
３４）と、前記第１のＮＡＮＤゲートの出力信号、及
び、入力電圧信号を入力とする第２のＮＡＮＤゲート
（例えば、図３に示すＮＡＮＤゲート３６）と、前記第
２のＮＡＮＤゲートの出力を入力として遅延出力信号を
出力するインバータ（例えば、図３に示すインバータ３
２）と、より構成されることを特徴としている。
【００２１】請求項５記載の発明によれば、前記第２の
遅延手段は、インバータを介して出力されるデータ信
号、及び、前記出力手段より出力される選択信号を入力
とする第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲ
ートの出力信号、及び、入力電圧信号を入力とする第２
のＮＡＮＤゲートと、前記第２のＮＡＮＤゲートの出力
を入力として遅延出力信号を出力するインバータと、よ
り構成される。
遅延手段は、インバータを介して出力されるデータ信
号、及び、前記出力手段より出力される選択信号を入力
とする第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲ
ートの出力信号、及び、入力電圧信号を入力とする第２
のＮＡＮＤゲートと、前記第２のＮＡＮＤゲートの出力
を入力として遅延出力信号を出力するインバータと、よ
り構成される。
【００２２】請求項６記載の発明は、前記第２の遅延手
段（例えば、図２に示す１００ｐｓ遅延ユニット２７）
は、前記出力手段より出力される選択信号を入力とする
第１のインバータ（例えば、図４に示すインバータ４
０）と、前記第１の遅延手段の出力信号を入力とする第
２のインバータ（例えば、図４に示すインバータ４２）
と、前記第１のインバータの出力信号を入力としてソー
ス端子が電源端に接続された第１のＰＭＯＳトランジス
タ（例えば、図４に示すＰＭＯＳトランジスタ４４）
と、前記第１のＰＭＯＳトランジスタと前記第１のイン
バータの出力端との間に接続される第１のＰＭＯＳキャ
パシタ（例えば、図４に示すＰＭＯＳキャパシタ４６）
と、前記出力手段より出力される選択信号を入力とし、
ソース端子が接地端に接続された第１のＮＭＯＳトラン
ジスタ（例えば、図４に示すＮＭＯＳトランジスタ５
０）と、前記第１のＮＭＯＳトランジスタと、前記第１
のインバータの出力端との間に接続構成される第１のＮ
ＭＯＳキャパシタ（例えば、図４に示すＮＭＯＳキャパ
シタ４８）と、前記第１のインバータの出力信号を入力
とする直列連結された第３のインバータ（例えば、図４
に示すインバータ５２）と、前記第１のインバータの出
力信号を入力とする直列連結された第４のインバータ
（例えば、図４に示すインバータ５４）と、前記第４の
インバータの出力信号を入力としてソース端子が電源端
に接続された第２のＰＭＯＳトランジスタ（例えば、図
４に示すＰＭＯＳトランジスタ５６）と、前記第２のＰ
ＭＯＳトランジスタと前記第４のインバータの出力端と
の間に接続構成される第２のＰＭＯＳキャパシタ（例え
ば、図４に示すＰＭＯＳキャパシタ５８）と、前記出力
手段より出力される選択信号を入力としてソース端子が
接地端に接続された第２のＮＭＯＳトランジスタ（例え
ば、図４に示すＮＭＯＳトランジスタ６２）と、前記第
２のＮＭＯＳトランジスタと前記第４のインバータの出
力端との間に接続構成される第２のＮＭＯＳキャパシタ
（例えば、図４に示すＮＭＯＳキャパシタ６０）と、前
記第４のインバータの出力信号を入力として出力信号を
出力する第５のインバータ（例えば、図４に示すインバ
ータ６４）と、より構成されることを特徴としている。
段（例えば、図２に示す１００ｐｓ遅延ユニット２７）
は、前記出力手段より出力される選択信号を入力とする
第１のインバータ（例えば、図４に示すインバータ４
０）と、前記第１の遅延手段の出力信号を入力とする第
２のインバータ（例えば、図４に示すインバータ４２）
と、前記第１のインバータの出力信号を入力としてソー
ス端子が電源端に接続された第１のＰＭＯＳトランジス
タ（例えば、図４に示すＰＭＯＳトランジスタ４４）
と、前記第１のＰＭＯＳトランジスタと前記第１のイン
バータの出力端との間に接続される第１のＰＭＯＳキャ
パシタ（例えば、図４に示すＰＭＯＳキャパシタ４６）
と、前記出力手段より出力される選択信号を入力とし、
ソース端子が接地端に接続された第１のＮＭＯＳトラン
ジスタ（例えば、図４に示すＮＭＯＳトランジスタ５
０）と、前記第１のＮＭＯＳトランジスタと、前記第１
のインバータの出力端との間に接続構成される第１のＮ
ＭＯＳキャパシタ（例えば、図４に示すＮＭＯＳキャパ
シタ４８）と、前記第１のインバータの出力信号を入力
とする直列連結された第３のインバータ（例えば、図４
に示すインバータ５２）と、前記第１のインバータの出
力信号を入力とする直列連結された第４のインバータ
（例えば、図４に示すインバータ５４）と、前記第４の
インバータの出力信号を入力としてソース端子が電源端
に接続された第２のＰＭＯＳトランジスタ（例えば、図
４に示すＰＭＯＳトランジスタ５６）と、前記第２のＰ
ＭＯＳトランジスタと前記第４のインバータの出力端と
の間に接続構成される第２のＰＭＯＳキャパシタ（例え
ば、図４に示すＰＭＯＳキャパシタ５８）と、前記出力
手段より出力される選択信号を入力としてソース端子が
接地端に接続された第２のＮＭＯＳトランジスタ（例え
ば、図４に示すＮＭＯＳトランジスタ６２）と、前記第
２のＮＭＯＳトランジスタと前記第４のインバータの出
力端との間に接続構成される第２のＮＭＯＳキャパシタ
（例えば、図４に示すＮＭＯＳキャパシタ６０）と、前
記第４のインバータの出力信号を入力として出力信号を
出力する第５のインバータ（例えば、図４に示すインバ
ータ６４）と、より構成されることを特徴としている。
【００２３】請求項６記載の発明によれば、前記第２の
遅延手段は、前記出力手段より出力される選択信号を入
力とする第１のインバータと、前記第１の遅延手段の出
力信号を入力とする第２のインバータと、前記第１のイ
ンバータの出力信号を入力としてソース端子が電源端に
接続された第１のＰＭＯＳトランジスタと、前記第１の
ＰＭＯＳトランジスタと前記第１のインバータの出力端
との間に接続される第１のＰＭＯＳキャパシタと、前記
出力手段より出力される選択信号を入力とし、ソース端
子が接地端に接続された第１のＮＭＯＳトランジスタ
と、前記第１のＮＭＯＳトランジスタと、前記第１のイ
ンバータの出力端との間に接続構成される第１のＮＭＯ
Ｓキャパシタと、前記第１のインバータの出力信号を入
力とする直列連結された第３のインバータと、前記第１
のインバータの出力信号を入力とする直列連結された第
４のインバータと、前記第４のインバータの出力信号を
入力としてソース端子が電源端に接続された第２のＰＭ
ＯＳトランジスタと、前記第２のＰＭＯＳトランジスタ
と前記第４のインバータの出力端との間に接続構成され
る第２のＰＭＯＳキャパシタと、前記出力手段より出力
される選択信号を入力としてソース端子が接地端に接続
された第２のＮＭＯＳトランジスタと、前記第２のＮＭ
ＯＳトランジスタと前記第４のインバータの出力端との
間に接続構成される第２のＮＭＯＳキャパシタと、前記
第４のインバータの出力信号を入力として出力信号を出
力する第５のインバータと、より構成される。
遅延手段は、前記出力手段より出力される選択信号を入
力とする第１のインバータと、前記第１の遅延手段の出
力信号を入力とする第２のインバータと、前記第１のイ
ンバータの出力信号を入力としてソース端子が電源端に
接続された第１のＰＭＯＳトランジスタと、前記第１の
ＰＭＯＳトランジスタと前記第１のインバータの出力端
との間に接続される第１のＰＭＯＳキャパシタと、前記
出力手段より出力される選択信号を入力とし、ソース端
子が接地端に接続された第１のＮＭＯＳトランジスタ
と、前記第１のＮＭＯＳトランジスタと、前記第１のイ
ンバータの出力端との間に接続構成される第１のＮＭＯ
Ｓキャパシタと、前記第１のインバータの出力信号を入
力とする直列連結された第３のインバータと、前記第１
のインバータの出力信号を入力とする直列連結された第
４のインバータと、前記第４のインバータの出力信号を
入力としてソース端子が電源端に接続された第２のＰＭ
ＯＳトランジスタと、前記第２のＰＭＯＳトランジスタ
と前記第４のインバータの出力端との間に接続構成され
る第２のＰＭＯＳキャパシタと、前記出力手段より出力
される選択信号を入力としてソース端子が接地端に接続
された第２のＮＭＯＳトランジスタと、前記第２のＮＭ
ＯＳトランジスタと前記第４のインバータの出力端との
間に接続構成される第２のＮＭＯＳキャパシタと、前記
第４のインバータの出力信号を入力として出力信号を出
力する第５のインバータと、より構成される。
【００２４】したがって、ＳＬＤＲＡＭの様な複数個の
メモリ素子を含むクロック同期メモリに単位ユニットが
微細な遅延手段を追加することにより、各メモリ素子間
で遅延値が異なる場合であっても、ＳＬＤＲＡＭとメモ
リコントローラとの間で動作クロック周期とデータ入出
力とを正確且つ容易に同期させることが可能となる。ま
た、１００ｐｓ遅延ユニットを追加することにより、よ
り微細な遅延調整が可能となる。
メモリ素子を含むクロック同期メモリに単位ユニットが
微細な遅延手段を追加することにより、各メモリ素子間
で遅延値が異なる場合であっても、ＳＬＤＲＡＭとメモ
リコントローラとの間で動作クロック周期とデータ入出
力とを正確且つ容易に同期させることが可能となる。ま
た、１００ｐｓ遅延ユニットを追加することにより、よ
り微細な遅延調整が可能となる。
【００２５】
【発明の実施の形態】以下、図１〜４を参照して本発明
に係るクロック同期メモリ１の実施の形態について詳細
に説明する。
に係るクロック同期メモリ１の実施の形態について詳細
に説明する。
【００２６】まず、構成を説明する。図１は、本発明に
係る微細遅延調整回路１０の構成を示すブロック図であ
る。微細遅延調整回路１０は、カウンター部２、このカ
ウンター部２の係数出力をデコーディングし、このデコ
ーディング結果に従って所定の選択信号を出力するデコ
ーダ部４、カウンター部２の出力とデコーダ部４の出力
を入力とし、選択信号が入力される部分でクロックを遅
延させる遅延部６より構成される。
係る微細遅延調整回路１０の構成を示すブロック図であ
る。微細遅延調整回路１０は、カウンター部２、このカ
ウンター部２の係数出力をデコーディングし、このデコ
ーディング結果に従って所定の選択信号を出力するデコ
ーダ部４、カウンター部２の出力とデコーダ部４の出力
を入力とし、選択信号が入力される部分でクロックを遅
延させる遅延部６より構成される。
【００２７】次に、動作を説明する。カウンター部２
は、まず“０”をカウントする。これに伴い、デコーダ
部４は、この信号“０”をデコーディングして“０”に
該当する選択信号を発生させる。次に、遅延部６は、選
択信号が入力されたタイミングからクロック信号を遅延
させる。ここで、遅延されたクロック信号とデータの入
出力が同期されない場合、カウンター部２は、カウント
に“１”を追加させる。
は、まず“０”をカウントする。これに伴い、デコーダ
部４は、この信号“０”をデコーディングして“０”に
該当する選択信号を発生させる。次に、遅延部６は、選
択信号が入力されたタイミングからクロック信号を遅延
させる。ここで、遅延されたクロック信号とデータの入
出力が同期されない場合、カウンター部２は、カウント
に“１”を追加させる。
【００２８】これにより、デコーダ部４は、再びカウン
ト“１”に対応する選択信号を発生させ、遅延部６を介
してこの選択信号が入力されたタイミングからクロック
を遅延させる。このように遅延された信号の入力タイミ
ングがデータの出力タイミングと同期されなければ、再
びカウンター部２のカウントを増加させながらクロック
とデータが同期されるまで前述した動作を繰り返し実行
することになる。
ト“１”に対応する選択信号を発生させ、遅延部６を介
してこの選択信号が入力されたタイミングからクロック
を遅延させる。このように遅延された信号の入力タイミ
ングがデータの出力タイミングと同期されなければ、再
びカウンター部２のカウントを増加させながらクロック
とデータが同期されるまで前述した動作を繰り返し実行
することになる。
【００２９】次に、図２は、微細な遅延調整をするため
の遅延部６の内部構成を示す図である。図２に示すよう
に、２００ｐｓ（pico second）単位の遅延が可能な１
６個の遅延ユニットと１００ｐｓ単位の遅延が可能な遅
延ユニット１個が直列に接続されることにより構成され
ている。２００ｐｓ遅延ユニット１１，１２，…，２６
には、必要に応じてデコーダ部４から選択信号が入力さ
れるように構成されている。
の遅延部６の内部構成を示す図である。図２に示すよう
に、２００ｐｓ（pico second）単位の遅延が可能な１
６個の遅延ユニットと１００ｐｓ単位の遅延が可能な遅
延ユニット１個が直列に接続されることにより構成され
ている。２００ｐｓ遅延ユニット１１，１２，…，２６
には、必要に応じてデコーダ部４から選択信号が入力さ
れるように構成されている。
【００３０】そして、１６個の２００ｐｓ遅延ユニット
の中で最終端に位置する２００ｐｓ遅延ユニット２６の
出力を入力とする１００ｐｓ遅延ユニット２７には、カ
ウンター部２の最下位ビット“ＬＳＢ（Least Signific
ant Bit）”が入力される。図２において、２００ｐｓ
遅延ユニットは、図３の論理回路により具現化される。
の中で最終端に位置する２００ｐｓ遅延ユニット２６の
出力を入力とする１００ｐｓ遅延ユニット２７には、カ
ウンター部２の最下位ビット“ＬＳＢ（Least Signific
ant Bit）”が入力される。図２において、２００ｐｓ
遅延ユニットは、図３の論理回路により具現化される。
【００３１】図３に示すように、２００ｐｓ遅延ユニッ
ト１１，１２，…，２６は、インバータ３２を介したデ
ータ信号“ＤＩＮ”とデコーダ部４より出力される選択
信号“ＳＥＬ”を入力するＮＡＮＤゲート３４と、この
ＮＡＮＤゲート３４の出力信号と入力ハイ電圧信号を入
力とするＮＡＮＤゲート３６と、このＮＡＮＤゲート３
６の出力を入力として遅延出力信号ＤＯＵＴを出力する
インバータ３８により構成されている。
ト１１，１２，…，２６は、インバータ３２を介したデ
ータ信号“ＤＩＮ”とデコーダ部４より出力される選択
信号“ＳＥＬ”を入力するＮＡＮＤゲート３４と、この
ＮＡＮＤゲート３４の出力信号と入力ハイ電圧信号を入
力とするＮＡＮＤゲート３６と、このＮＡＮＤゲート３
６の出力を入力として遅延出力信号ＤＯＵＴを出力する
インバータ３８により構成されている。
【００３２】次に、図２の１００ｐｓ遅延ユニット２７
は、図４の論理回路により具現化される。すなわち、１
００ｐｓ遅延ユニット２７は、図４に示すようにデコー
ダ部４の出力である選択信号“ＳＥＬ”を入力とするイ
ンバータ４０と、２００ｐｓ遅延ユニット２６の出力信
号“ＤＩＮ”を入力とするインバータ４２と、インバー
タ４０の出力信号“ＳＥＬ＃”をゲート入力としてソー
ス端子が電源端に接続されたＰＭＯＳ（ＭetalＯxideＳ
emiconductor）トランジスタ４４と、このＰＭＯＳトラ
ンジスタ４４とインバータの出力端４７との間に接続構
成されるＰＭＯＳキャパシタ４６と、デコーダ部４の出
力である選択信号“ＳＥＬ”をゲート入力してソース端
子が接地端に接続されたＮＭＯＳ（ＮitrideＭetalＯxi
deＳemiconductor）トランジスタ５０と、このＮＭＯＳ
トランジスタ５０とインバータ４０の出力端４７との間
に接続構成されるＮＭＯＳキャパシタ４８と、インバー
タ４０の出力信号を入力する直列接続された２個のイン
バータ５２，５４と、インバータ５４の出力信号“ＳＥ
Ｌ＃”をゲート入力してソース端子が電源端に接続され
たＰＭＯＳトランジスタ５６と、このＰＭＯＳトランジ
スタ５６とインバータ５４の出力端５９との間に接続構
成されるＰＭＯＳキャパシタ５８と、デコーダ部４の出
力である選択信号“ＳＥＬ”をゲート入力してソース端
子が接地端に接続されたＮＭＯＳトランジスタ６２と、
このＮＭＯＳトランジスタ６２とインバータ５４の出力
端５９との間に接続構成されるＮＭＯＳキャパシタ６０
と、インバータ５４の出力信号を入力して出力信号“Ｄ
ＯＵＴ”を出力するインバータ６４により構成されてい
る。
は、図４の論理回路により具現化される。すなわち、１
００ｐｓ遅延ユニット２７は、図４に示すようにデコー
ダ部４の出力である選択信号“ＳＥＬ”を入力とするイ
ンバータ４０と、２００ｐｓ遅延ユニット２６の出力信
号“ＤＩＮ”を入力とするインバータ４２と、インバー
タ４０の出力信号“ＳＥＬ＃”をゲート入力としてソー
ス端子が電源端に接続されたＰＭＯＳ（ＭetalＯxideＳ
emiconductor）トランジスタ４４と、このＰＭＯＳトラ
ンジスタ４４とインバータの出力端４７との間に接続構
成されるＰＭＯＳキャパシタ４６と、デコーダ部４の出
力である選択信号“ＳＥＬ”をゲート入力してソース端
子が接地端に接続されたＮＭＯＳ（ＮitrideＭetalＯxi
deＳemiconductor）トランジスタ５０と、このＮＭＯＳ
トランジスタ５０とインバータ４０の出力端４７との間
に接続構成されるＮＭＯＳキャパシタ４８と、インバー
タ４０の出力信号を入力する直列接続された２個のイン
バータ５２，５４と、インバータ５４の出力信号“ＳＥ
Ｌ＃”をゲート入力してソース端子が電源端に接続され
たＰＭＯＳトランジスタ５６と、このＰＭＯＳトランジ
スタ５６とインバータ５４の出力端５９との間に接続構
成されるＰＭＯＳキャパシタ５８と、デコーダ部４の出
力である選択信号“ＳＥＬ”をゲート入力してソース端
子が接地端に接続されたＮＭＯＳトランジスタ６２と、
このＮＭＯＳトランジスタ６２とインバータ５４の出力
端５９との間に接続構成されるＮＭＯＳキャパシタ６０
と、インバータ５４の出力信号を入力して出力信号“Ｄ
ＯＵＴ”を出力するインバータ６４により構成されてい
る。
【００３３】次に、図２〜図４を参照してクロック同期
メモリ１の動作を説明する。まず、前提として３００Ｍ
Ｈｚクロック１周期（約３.３ｎｓ）を３２等分した場
合、１間隔は約１００ｐｓとなる。このため、本発明で
は１００ｐｓを１単位として遅延調整できるようにし
た。
メモリ１の動作を説明する。まず、前提として３００Ｍ
Ｈｚクロック１周期（約３.３ｎｓ）を３２等分した場
合、１間隔は約１００ｐｓとなる。このため、本発明で
は１００ｐｓを１単位として遅延調整できるようにし
た。
【００３４】遅延部６の動作は以下の通りである。２０
０ｐｓ遅延ユニット１１，１２，…，２６はデコーダ部
４で選択信号が入力されたタイミングからクロックをイ
ネーブルさせ、２００ｐｓ遅延ユニットを通過して２０
０ｐｓ単位にクロックを遅延させる。同様に、遅延を要
するタイミングの遅延信号をイネーブルさせると、それ
に対応して信号出力を遅延させることができる。
０ｐｓ遅延ユニット１１，１２，…，２６はデコーダ部
４で選択信号が入力されたタイミングからクロックをイ
ネーブルさせ、２００ｐｓ遅延ユニットを通過して２０
０ｐｓ単位にクロックを遅延させる。同様に、遅延を要
するタイミングの遅延信号をイネーブルさせると、それ
に対応して信号出力を遅延させることができる。
【００３５】次に、１００ｐｓ遅延ユニット２７の選択
信号は、図１のカウンター部２の最下位ビットである
“ＬＳＢ”に連結して回路を構成することにより、遅延
部６の各単位遅延ユニットは１００ｐｓとなり、所望の
遅延調整が可能になる。例えば、最下位ビット“ＬＳ
Ｂ”が“１”の時は、図４のＰＭＯＳトランジスタ４
４，５６、及び、ＮＭＯＳトランジスタ５０，６２がオ
ンになり、各電源端、及び、接地端に接続されるＰＭＯ
Ｓキャパシタ４６，５８、及び、ＮＭＯＳキャパシタ４
８，６０の動作により、結果的に入力データ“ＤＩＮ”
は、１００ｐｓ遅延させた信号となって出力される。
信号は、図１のカウンター部２の最下位ビットである
“ＬＳＢ”に連結して回路を構成することにより、遅延
部６の各単位遅延ユニットは１００ｐｓとなり、所望の
遅延調整が可能になる。例えば、最下位ビット“ＬＳ
Ｂ”が“１”の時は、図４のＰＭＯＳトランジスタ４
４，５６、及び、ＮＭＯＳトランジスタ５０，６２がオ
ンになり、各電源端、及び、接地端に接続されるＰＭＯ
Ｓキャパシタ４６，５８、及び、ＮＭＯＳキャパシタ４
８，６０の動作により、結果的に入力データ“ＤＩＮ”
は、１００ｐｓ遅延させた信号となって出力される。
【００３６】一方、最下位ビット“ＬＳＢ”が“０”の
場合は、図４のＰＭＯＳトランジスタ４４，５６、及
び、ＮＭＯＳトランジスタ５０，６２がオフとなり、結
果的に入力データ“ＤＩＮ”はＰＭＯＳキャパシタ４
６，５８、及び、ＮＭＯＳキャパシタ４８，６０の影響
なく、１００ｐｓ遅延ユニット２７を通過することにな
り、２００ｐｓ遅延ユニットのみにより、その遅延が調
整された信号が出力されることになる。
場合は、図４のＰＭＯＳトランジスタ４４，５６、及
び、ＮＭＯＳトランジスタ５０，６２がオフとなり、結
果的に入力データ“ＤＩＮ”はＰＭＯＳキャパシタ４
６，５８、及び、ＮＭＯＳキャパシタ４８，６０の影響
なく、１００ｐｓ遅延ユニット２７を通過することにな
り、２００ｐｓ遅延ユニットのみにより、その遅延が調
整された信号が出力されることになる。
【００３７】したがって、１００ｐｓ遅延ユニット２７
を追加することにより、クロックの望む単位遅延過程が
１００ｐｓ単位であり、遅延部６の各単位遅延時間が大
きい場合であっても、容易にクロック信号の同期をとる
ことができる。
を追加することにより、クロックの望む単位遅延過程が
１００ｐｓ単位であり、遅延部６の各単位遅延時間が大
きい場合であっても、容易にクロック信号の同期をとる
ことができる。
【００３８】
【発明の効果】本発明によれば、ＳＬＤＲＡＭの様な複
数個のメモリ素子を含むクロック同期メモリに単位ユニ
ットが微細な遅延手段を追加することにより、各メモリ
素子間で遅延値が異なる場合であっても、ＳＬＤＲＡＭ
とメモリコントローラとの間で動作クロック周期とデー
タ入出力とを正確且つ容易に同期させることが可能とな
る。また、１００ｐｓ遅延ユニットを追加することによ
り、より微細な遅延調整が可能となる。
数個のメモリ素子を含むクロック同期メモリに単位ユニ
ットが微細な遅延手段を追加することにより、各メモリ
素子間で遅延値が異なる場合であっても、ＳＬＤＲＡＭ
とメモリコントローラとの間で動作クロック周期とデー
タ入出力とを正確且つ容易に同期させることが可能とな
る。また、１００ｐｓ遅延ユニットを追加することによ
り、より微細な遅延調整が可能となる。
【図１】本発明に係る微細遅延調整回路１０の構成を示
すブロック図である。
すブロック図である。
【図２】本発明に係る図１の遅延部６の内部構成を示す
図である。
図である。
【図３】本発明に係る図２の２００ｐｓ遅延ユニットの
論理回路を示す図である。
論理回路を示す図である。
【図４】本発明に係る図２の１００ｐｓ遅延ユニットの
論理回路を示す図である。
論理回路を示す図である。
【図５】従来のクロック同期メモリ１００の構成を示す
ブロック図である。
ブロック図である。
２ カウンター部 ４ デコーダ部 ６ 遅延部 １０ 微細遅延調整回路 １１，１２，…，２６ ２００ｐｓ遅延ユニット ２７ １００ｐｓ遅延ユニット ３２，３８ インバータ ３４，３６ ＮＡＮＤゲート ４０，４２，５２，５４，６４ インバータ ４４，５６ ＰＭＯＳトランジスタ ４６，５８ ＰＭＯＳキャパシタ ４７，５９ 出力端 ４８，６０ ＮＭＯＳキャパシタ ５０，６２ ＮＭＯＳトランジスタ １００ クロック同期メモリ １１０ メモリコントローラ １２０−１，１２０−２，…，１２０−ｎ ＳＬＤＲＡ
Ｍ
Ｍ
Claims (6)
- 【請求項１】動作クロック周期に同期してデータの入出
力を行うクロック同期メモリにおいて、 前記動作クロック周期に基づいて入力されるクロック信
号を一定時間遅延させて出力することにより、データの
入出力タイミングと同期をとる第１の遅延手段と、 前記第１の遅延手段によるクロック信号出力の遅延値と
異なる時間遅延させてクロック信号を出力することによ
り、データの入出力タイミングと同期をとる第２の遅延
手段と、 前記第１の遅延手段と前記第２の遅延手段の何れか一方
を選択することによって前記クロック信号出力の遅延値
を決定する遅延調整手段と、 を備えることを特徴とするクロック同期メモリ。 - 【請求項２】前記遅延調整手段により遅延されたクロッ
ク信号出力と前記データ入出力が同期しない回数をカウ
ントする計数手段と、 前記計数手段によりカウントされた回数情報を入力と
し、当該入力結果に基づいて所定の選択信号を前記第１
の遅延手段、或いは、前記第２の遅延手段の何れか一方
に出力する出力手段と、 前記第１の遅延手段と前記第２の遅延手段より構成さ
れ、前記選択信号の入力に基づいて前記第１の遅延手段
と前記第２の遅延手段の何れか一方により前記クロック
信号の出力を遅延させる遅延手段と、 を更に備えることを特徴とする請求項１記載のクロック
同期メモリ。 - 【請求項３】前記遅延手段は、互いに直列連結されるこ
とによって各種信号の入出力を行う複数の第１の遅延手
段より構成され、 前記第２の遅延手段は、直列連結された前記複数の第１
の遅延手段の中で信号出力の最終端となる第１の遅延手
段の出力と、前記計数手段によりカウントされた回数情
報の出力を入力とすること、 を特徴とする請求項２記載のクロック同期メモリ。 - 【請求項４】前記第１の遅延手段は、前記クロック信号
を出力する際の遅延値を２００ｐｓに設定し、前記第２
の遅延手段は、前記クロック信号を出力する際の遅延値
を１００ｐｓに設定すること、を特徴とする請求項３記
載のクロック同期メモリ。 - 【請求項５】前記第２の遅延手段は、 インバータを介して出力されるデータ信号、及び、前記
出力手段より出力される選択信号を入力とする第１のＮ
ＡＮＤゲートと、 前記第１のＮＡＮＤゲートの出力信号、及び、入力電圧
信号を入力とする第２のＮＡＮＤゲートと、 前記第２のＮＡＮＤゲートの出力を入力として遅延出力
信号を出力するインバータと、 より構成されることを特徴とする請求項３または４記載
のクロック同期メモリ。 - 【請求項６】前記第２の遅延手段は、 前記出力手段より出力される選択信号を入力とする第１
のインバータと、 前記第１の遅延手段の出力信号を入力とする第２のイン
バータと、 前記第１のインバータの出力信号を入力としてソース端
子が電源端に接続された第１のＰＭＯＳトランジスタ
と、 前記第１のＰＭＯＳトランジスタと前記第１のインバー
タの出力端との間に接続される第１のＰＭＯＳキャパシ
タと、 前記出力手段より出力される選択信号を入力とし、ソー
ス端子が接地端に接続された第１のＮＭＯＳトランジス
タと、 前記第１のＮＭＯＳトランジスタと、前記第１のインバ
ータの出力端との間に接続構成される第１のＮＭＯＳキ
ャパシタと、 前記第１のインバータの出力信号を入力とする直列連結
された第３のインバータと、 前記第１のインバータの出力信号を入力とする直列連結
された第４のインバータと、 前記第４のインバータの出力信号を入力としてソース端
子が電源端に接続された第２のＰＭＯＳトランジスタ
と、 前記第２のＰＭＯＳトランジスタと前記第４のインバー
タの出力端との間に接続構成される第２のＰＭＯＳキャ
パシタと、 前記出力手段より出力される選択信号を入力としてソー
ス端子が接地端に接続された第２のＮＭＯＳトランジス
タと、 前記第２のＮＭＯＳトランジスタと前記第４のインバー
タの出力端との間に接続構成される第２のＮＭＯＳキャ
パシタと、 前記第４のインバータの出力信号を入力として出力信号
を出力する第５のインバータと、 より構成されることを特徴とする請求項３または４記載
のクロック同期メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-28740 | 1998-07-15 | ||
| KR10-1998-0028740A KR100348219B1 (ko) | 1998-07-15 | 1998-07-15 | 미세지연조정회로를가지는클록동기메모리 |
Publications (2)
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