KR100799120B1 - 지연회로 - Google Patents

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Abstract

본 발명은 반도체 지연회로에 관한 것으로, 더 자세히는 지연회로에서 전원전압 변동에 대응하여 지연시간을 제어하는 회로에 관한 것이다. 전술한 본 발명은 전원전압의 변동에 따라 지연라인(IN-OUT)에 병렬로 연결된 캐패시턴스(capacitance)를 변동하는 방법을 사용하거나 지연라인(IN-OUT)의 입력(IN)과 출력(OUT) 사이에 각각 다른 크기의 저항(R)을 갖는 복수 개의 경로(path) 중 어느 하나를 선택하여 전류가 흐르도록 하는 방법을 사용하여 전원전압의 변동에 따라 지연라인(IN-OUT)을 통과하는 시간이 급격하게 변동하도록 함으로써 지연시간을 독립적으로 제어하거나 조절하는 것을 가능하게 한다.
지연 회로, 전원전압, 캐패시턴스(capacitance), 저항

Description

지연회로 {DELAY CIRCUIT}
도 1a은 종래기술의 일 예에 따른 지연회로를 도시한 회로도.
도 1b는 종래기술의 다른 예에 따른 지연회로를 도시한 회로도.
도 1c는 종래기술의 또 다른 예에 따른 지연회로를 도시한 회로도.
도 1d는 도 1a와 도 1b 및 도 1c에서 도시한 종래기술에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 도시한 그래프.
도 2a는 본 발명의 제1실시 예에 따른 지연회로를 도시한 회로도.
도 2b는 본 발명의 제2실시 예에 따른 지연회로를 도시한 회로도.
도 3a는 도 2a에서 도시한 본 발명의 제1실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연노드(Node A)에서 바라본 부하 정전 용량(load capacitance)이 변동하는 것을 도시한 그래프.
도 3b는 도 1b에서 도시한 종래기술의 다른 예에 따른 지연회로와 도 2a에서 도시한 본 발명의 제1실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프.
도 3c는 도 2b에서 도시한 본 발명의 제2실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연노드(Node A)에서 바라본 부하 정전 용량(load capacitance)이 변동하는 것을 도시한 그래프.
도 3d는 도 1b에서 도시한 종래기술의 다른 예에 따른 지연회로와 도 2b에서 도시한 본 발명의 제2실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프.
도 4a는 본 발명의 제3실시 예에 따른 지연회로를 도시한 회로도.
도 4b는 본 발명의 제4실시 예에 따른 지연회로를 도시한 회로도.
도 5a는 도 4a에서 도시한 본 발명의 제3실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 제1지연노드(Node A)와 제2지연노드(Node B)사이의 유효저항 값이 변동하는 것을 도시한 그래프.
도 5b는 도 1c에서 도시한 종래기술의 또 다른 예에 따른 지연회로와 도 4a에서 도시한 본 발명의 제3실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프.
도 5c는 도 4b에서 도시한 본 발명의 제4실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 제1지연노드(Node A)와 제2지연노드(Node B)사이의 유효저항 값이 변동하는 것을 도시한 그래프.
도 5d는 도 1c에서 도시한 종래기술의 또 다른 예에 따른 지연회로와 도 4b에서 도시한 본 발명의 제4실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프.
*도면의 주요 부분에 대한 부호의 설명
100 : 인버터-커패시터 타입의 지연회로.
200 : 저항-커패시터 타입의 지연회로.
110, 210 : 스위칭 부.
150, 250 : 전원전압 검출 부.
152, 252 : 전압분배 부.
본 발명은 반도체 지연회로에 관한 것으로, 더 자세히는 전원전압 변동에 대응하여 지연시간을 제어하는 회로에 관한 것이다.
지연회로는 DRAM(Dynamic Random Access Memory)및 ASIC(Application-Specific Integrated circuit)에서 내부제어신호의 순서를 결정하기 위하여 광범위하게 쓰이는 기본 회로이다.
도 1a은 종래기술의 일 예에 따른 지연회로를 도시한 회로도이다.
도 1a를 참조하면, 종래기술의 일 예에 따른 지연회로는 복수 개의 인버터(inveter)를 사용하여 순수한 로직지연시간만으로 지연신호를 결정하는 인버터 체인(inveter chain) 지연회로이다.
도 1b는 종래기술의 다른 예에 따른 지연회로를 도시한 회로도이다.
도 1b를 참조하면, 종래기술의 다른 예에 따른 지연회로는 로직 게이트를 통해 커패시터(capacitor)를 충/방전시키는 시간으로써 지연신호를 결정하는 커패시터(Capacitor) 구비형 지연회로이다.
도 1c는 종래기술의 또 다른 예에 따른 지연회로를 도시한 회로도이다.
도 1c를 참조하면, 종래기술의 또 다른 예에 따른 지연회로는 특정 출력 저항을 통해 커패시터(capacitor)를 충/방전시키는 시간으로써 지연신호를 결정하는 저항-커패시터(capacitor) 지연회로이다.
상기에서 설명한 지연회로들은 구현 가능한 지연 시간 값, 지연 시간의 전원전압에 대한 의존성, 공정 변동에 따른 지연 시간 변동 등의 항목에서 각각의 특징을 가지고 있어서, 그 특성에 맞게 응용되고 있다.
도 1d는 도 1a와 도 1b 및 도 1c에서 도시한 종래기술에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 도시한 그래프이다.
도 1d를 참조하면, 도 1c에서 도시한 저항-커패시터(capacitor) 지연 회로(R-C Type)가 전원전압의 변동에 대해 지연시간이 변동하는 폭이 가장 작고, 도 1a에서 도시한 인버터 체인(inveter chain) 지연회로가 전원전압의 변동에 대해 지연시간이 변동하는 폭이 가장 크다.
하지만, 종래기술에 따라 구현된 지연회로들을 세 가지 방법 모두 전원전압의 변동에 대해 변동하는 폭의 차이는 있지만, 지연시간이 선형적으로 변하므로 전원전압의 변동에 대응하여 지연시간을 독립적으로 제어하거나 조절할 수 없다는 문 제점이 존재한다. 즉, 전원전압의 전압레벨 변동에 대응하여 지연시간을 독립적으로 제어하거나 조절하기 위해서 전원전압의 전압레벨을 기준으로 정한 설정된 전압레벨보다 높은 고 동작 전압과 기준으로 정한 전압레벨보다 낮은 저 동작 전압으로 나누어서 고 동작 전압에서의 지연시간과 저 동작 전압에서의 지연시간을 비교해 봐도 고 동작 전압에서의 지연시간과 저 동작 전압에서의 지연시간은 선형적으로 변동되므로 큰 차이를 가지지 않는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 전원전압의 전압레벨을 기준으로 설정된 전압레벨보다 높은 고 동작 전압과, 낮은 저 동작 전압으로 나누었을 때, 고 동작 전압에서의 지연시간과 저 동작 전압에서의 지연시간을 독립적으로 용이하게 제어할 수 있는 지연회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 지연라인의 어느 한 노드에 일측단이 접속된 커패시터; 게이트와 접속된 제어노드의 레벨에 응답하여 드레인-소스 경로에 접속된 상기 커패시터의 타측단과 접지전압단이 연결되는 것을 제어하는 제1NMOS트랜지스터를 구비하는 스위칭 수단; 및 소망의 임계전압 레벨을 기준으로 전원전압단의 레벨을 검출하며, 검출결과에 대응하여 상기 제어노드의 레벨을 조절함으로써 상기 스위칭 수단을 온/오프 제어하기 위한 전원전압 검출수단을 구비하되, 상기 전원전압 검출수단은, 상기 전원전압단의 레벨을 예정된 비율로 분배하여 분배전압을 생성하기 위한 전압분배부; 게이트로 인가되는 상기 분배전압에 응답하여 드레인-소스 경로에 접속된 상기 제어노드와 접지전압단이 연결되는 것을 제어함으로써 상기 제어노드의 레벨을 하강시키는 것을 제어하기 위한 제2NMOS트랜지스터; 및 접지전압을 게이트로 인가받아 드레인 접속된 상기 전원전압단으로부터 소스 접속된 상기 제어노드로 상기 전원전압을 공급하기 위한 PMOS트랜지스터를 구비하는 것을 특징으로 하는 지연회로가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 지연라인을 구성하는 제1인버터의 출력단과 제2인버터의 입력단 사이에 접속된 저항; 상기 제1인버터의 출력단과 상기 제2인버터의 입력단 사이에서 상기 저항과 병렬로 접속되며, 상기 제어노드의 레벨에 응답하여 그 동작이 온/오프 제어되는 패스게이트를 구비하는 스위칭 수단; 소망의 임계전압 레벨을 기준으로 전원전압단의 레벨을 검출하며, 검출결과에 대응하여 상기 제어노드의 레벨을 조절하기 위한 전원전압 검출수단을 구비하되, 상기 전원전압 검출수단은, 상기 전원전압단의 레벨을 예정된 비율로 분배하여 분배전압을 생성하기 위한 전압분배부; 게이트로 인가되는 상기 분배전압에 응답하여 드레인-소스 경로에 접속된 상기 제어노드와 접지전압단이 연결되는 것을 제어함으로써 상기 제어노드의 레벨을 하강시키는 것을 제어하기 위한 제2NMOS트랜지스터; 및 접지전압을 게이트로 인가받아 드레인 접속된 상기 전원전압단으로부터 소스 접속된 상기 제어노드로 상기 전원전압을 공급하기 위한 PMOS트랜지스터를 구비하는 것을 특징으로 하는 지연회로가 제공된다.
삭제
본 발명에서는 지연회로에서 사용되는 부하 정전 용량(load capacitance) 또는 저항의 크기가 전원전압에 변동에 대응하여 급격하게 가변하게 함으로써, 지연시간의 전원전압(VDD) 의존성을 용이하게 제어한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 소개하기로 한다.
도 2a는 본 발명의 제1실시 예에 따른 지연회로를 도시한 회로도이다.
도 2a를 참조하면, 본 발명의 제1실시 예에 따른 지연회로(100)는, 지연라인(IN - OUT)의 어느 한 노드(NODE A)에 일측단이 접속된 커패시터(C)와, 커패시 터(C)의 타측단과 접지 전원 라인단(VSS) 사이에 접속된 스위칭 부(110), 및 소망의 임계전압 - 미리 설정된 전압 값이다. 그 값은 설계자에 의해 변경하는 것이 가능하다. - 을 기준으로 전원전압(VDD)이 고 전원전압 레벨(High VDD)인지 저 전원전압 레벨(Low VDD)인지를 검출하여 스위칭 부(110)을 온/오프(On/Off) 제어하는 전원전압 검출부(150)을 포함한다.
여기서, 전원전압 검출부(150)은, 전원전압(VDD)이 임계전압보다 클 때(high VDD) 스위칭 부(110)을 턴 오프(TURN OFF) 시키고, 전원전압(VDD)이 임계전압보다 작을 때(Low VDD) 스위칭 부(110)을 턴 온(TURN ON) 시킨다.
여기서, 스위칭 부(110)는 제1NMOS트랜지스터(N1)를 포함함으로써, 게이트와 접속된 전원전압 검출부(150)의 제어노드(Node B)의 레벨에 응답하여 드레인-소스 경로가 접속된 커패시터(C)의 타측단과 접지전압단(VSS)이 연결되는 것을 제어한다.
또한, 전원전압 검출부(150)은, 전원전압단(VDD)과 접지전압(VSS)단 사이에 직렬접속되어 전원전압단(VDD)의 레벨을 예정된 비율로 분배하여 분배전압(divide_v)을 생성하기 위한 전압분배부(152)와, 게이트로 인가되는 분배전압(divide_v)에 응답하여 드레인-소스 경로에 접속된 제어노드(Node B)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제2NMOS트랜지스터(N2) 및 접지전압을 게이트로 인가받고, 전원전압단(VDD)과 제어노드(Node B)에 소스와 드레인이 각각 접속되어있는 PMOS트랜지스터(P1)을 구비한다.
여기서, 전압분배부(152)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬 접속된 제1저항(R1) 및 제2저항(R2)을 구비하여, 제1저항(R1)과 제2저항(R2)의 접속노드(Node C)에서 분배전압(divide_v)을 출력한다.
도 3a는 도 2a에서 도시한 본 발명의 제1실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연노드(Node A)에서 바라본 부하 정전 용량(load capacitance)이 변동하는 것을 도시한 그래프이다.
전술한 본 발명의 제1실시 예에 따른 지연회로는 인버터(INV1, INV2)와 커패시터(C)를 사용하여 구성되므로 도 1b에서 도시된 지연회로를 개량한 커패시터(capacitor) 구비형 지연회로이며, 그 동작은 도 3a를 참조하여 설명하기로 한다.
전원전압(VDD)의 전압레벨이 소망의 임계전압 - 미리 설정된 전압 값이다. 그 값은 설계자에 의해 변경하는 것이 가능하다. - 의 전압레벨보다 높은 고 동작 전압(high VDD)과 임계전압의 전압레벨보다 낮은 저 동작 전압(low VDD)로 나누었을 때 저 동작 전압(low VDD)에서는 접속노드(Node C)에서 출력되는 전압분배부(152)의 출력전압이 제2NMOS트랜지스터(N2)의 문턱 전압(Vt)보다 낮은 레벨이 되므로 제2NMOS트랜지스터(N2)는 턴 오프(TURN OFF)되어 접지전압(VSS)을 제어노드(Node B)로 전달하지 않는다. 따라서, 접지전압(VSS)에 의해 항상 턴 온(TURN ON) 되어있는 PMOS트랜지스터(P1)에 의해 전원전압(VDD)이 제어노드(Node B)에 전달되고, 제어노드(Node B)의 전압레벨에 의해 스위칭 부(110)의 제1NMOS트랜지스터(N1)가 턴 온(TURN ON) 됨으로써 커패시터(C)에 접지전압(VSS)을 전달하게 된다. 즉, 커패시터(C) 양단에 생기는 전압의 차이에 의해 커패시터(C)를 충/방전시키는 지연시간이 생성되면서 지연라인(IN-OUT)의 지연시간이 높은 상태를 유지한다. 하지만 전원전압(VDD)의 전압레벨이 증가하면서 임계전압의 전압레벨보다 높은 전압레벨(high VDD)로 가까워지면서 전압분배부(152)의 출력전압이 제2NMOS트랜지스터(N2)의 문턱 전압(Vt)보다 높은 전압레벨이 되면 제2NMOS트랜지스터(N2)는 턴 온(TURN ON) 되어 접지전압(VSS)을 제어노드(Node B)로 전달하기 시작한다. 계속 전원전압(VDD)의 전압레벨이 증가하면서 제2NMOS트랜지스터(N2)의 전류 구동 능력이 PMOS트랜지스터(P1)를 이기는 순간 제어노드(Node B)에 걸리는 전압레벨은 급격히 낮아진다. 제어노드(Node B)의 전압레벨이 급격히 낮아져 스위칭 부(110)의 제1NMOS트랜지스터(N1)의 문턱 전압(Vt)보다 낮아지면 제1NMOS트랜지스터(N1)는 턴 오프(TURN OFF)되고, 접지전압단(VSS)와 접속되어있던 커패시터(C)의 타측단의 전압레벨은 플로팅(floating) 상태가 된다. 즉, 커패시터(C) 양단에 전압의 차이가 없어지게 되므로 커패시터(C)의 충/방전이 일어나지 않아서 지연라인(IN-OUT)의 지연시간이 낮은 상태를 유지하게 된다.
도 3b는 도 1b에서 도시한 종래기술의 다른 예에 따른 지연회로와 도 2a에서 도시한 본 발명의 제1실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프이다.
도 3b를 참조하면, 도 1b에서 도시된 종래기술에 따른 커패시터(capacitor) 구비형 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 큰 차이 없이 선형적으로 변동하지만, 전술한 본 발명의 제1실시 예에 따른 커패시터(capacitor) 구비형 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 임계전압의 전압레벨을 기준으로 급격한 차이를 가지고 변동하는 것을 알 수 있다.
도 2b는 본 발명의 제2실시 예에 따른 지연회로를 도시한 회로도로서, 도 2a와 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하였다.
도 2b를 참조하면, 도 2a에서 도시한 본 발명의 제1실시 예에서 전원전압검출부(150)와 스위칭 부(110) 사이에 인버터(INV)를 추가함으로써, 도 2a에서 도시한 본 발명의 제1실시 예와는 다르게 전원전압(VDD)이 임계전압보다 작을 때(low VDD) 스위칭 부(110)을 턴 오프(TURN OFF) 시키고, 전원전압(VDD)이 임계전압보다 높을 때(high VDD) 스위칭 부(110)을 턴 온(TURN ON) 시킨다.
결국, 전원전압(VDD)이 임계전압보다 작을 때(low VDD) 커패시터(capacitor)는 지연라인(IN-OUT)에서 부하로서 작용하지 않고, 전원전압(VDD)이 임계전압보다 높을 때(high VDD) 커패시터(capacitor)는 지연라인(IN-OUT)에서 부하로서 작용한다.
도 3c는 도 2b에서 도시한 본 발명의 제2실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연노드(Node A)에서 바라본 부하 정전 용량(load capacitance)이 변동하는 것을 도시한 그래프이다.
도 3c를 참조하면, 도 2b에서 도시한 본 발명의 제2실시 예의 전원전압 변동에 따른 지연시간 변동 그래프와 도 3a에서 도시한 본 발명의 제1실시 예의 전원전압 변동에 따른 지연시간 변동 그래프가 반대로 나오는 것을 알 수 있다.
도 3d는 도 1b에서 도시한 종래기술의 다른 예에 따른 지연회로와 도 2b에서 도시한 본 발명의 제2실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프이다.
도 3d를 참조하면, 도 1b에서 도시된 종래기술에 따른 커패시터(capacitor) 구비형 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 큰 차이 없이 선형적으로 변동하지만, 전술한 본 발명의 제2실시 예에 따른 커패시터(capacitor) 구비형 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 임계전압의 전압레벨을 기준으로 급격한 차이를 가지고 변동하는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 실시 예를 적용하면, 커패시터(capacitor) 구비형 지연회로에서 전원전압(VDD)의 변동에 대응하여 커패시터(C)를 변동함으로써 전원전압(VDD)의 변동에 따라 급격하게 지연시간을 변동할 수 있다. 즉, 전원전압(VDD)의 전압레벨을 임계전압의 전압레벨보다 높은 고 동작 전압과 임계전압의 전압레벨보다 낮은 저 동작 전압으로 나누었을 때 고 동작 전압에서의 지연시간과 저 동작 전압에서의 지연시간이 급격하게 변동하여 큰 차이를 가지므로 저 동작 전압과 고 동작 전압에서 지연시간을 독립적으로 제어하거나 조절할 수 있다.
도 4a는 본 발명의 제3실시 예에 따른 지연회로를 도시한 회로도이다.
도 4a를 참조하면, 본 발명의 제3실시 예에 따른 지연회로(200)는, 지연라인(IN-OUT)을 구성하는 제1인버터(INV1)의 출력단과 제2인버터(INV2)의 입력단 사이에 접속된 저항(R)과, 제1인버터(INV1)의 출력단과 제2인버터(INV2)의 입력단 사이에서 저항(R)과 병렬로 접속된 스위칭 부(210), 및 소망의 임계전압을 기준으로 전원전압(VDD)이 고 전원전압레벨(high VDD)인지 저 전압레벨(low VDD)인지를 검출하여 스위칭 부(210)을 온/오프(On/Off) 제어하는 전원전압 검출부(250)을 포함한다.
여기서, 전원전압 검출부(250)은, 전원전압(VDD)이 임계전압보다 클 때(high VDD) 스위칭 부(210)을 턴 온(TURN ON) 시키고, 전원전압(VDD)이 임계전압보다 작을 때(Low VDD) 스위칭 부(210)을 턴 오프(TURN OFF) 시킨다.
여기서, 스위칭 부(210)은 전원전압 검출부(250)의 출력신호에 응답하여 인에이블/디스에이블(Enable/Disable) 제어되는 패스 게이트(PASS)를 포함함으로써 제1인버터(INV1)의 출력단과 제2인버터(INV2)의 입력단 사이를 흐르는 전류가 인에이블(Enable)된 패스 게이트(PASS)를 통과할 것인지 저항(R)을 통과할 것인지를 선택한다.
또한, 전원전압 검출부(250)는, 전원전압단(VDD)과 접지전압(VSS)단 사이에 직렬접속되어 전원전압단(VDD)의 레벨을 예정된 비율로 분배하여 분배전압(divide_v)을 생성하기 위한 전압분배부(252)와, 게이트로 인가되는 분배전압(divide_v)에 응답하여 드레인-소스 경로에 접속된 제어노드(Node C)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 NMOS트랜지스터(N1)와 접지전압을 게이트로 인가받고, 전원전압단(VDD)과 제어노드(Node B)에 소스와 드레인이 각각 접속되어있는 PMOS트랜지스터(P1)을 구비한다. 또한, 예정된 논리결정레벨을 기준으로 제어노드(Node C)를 구동하기 위한 논리결정 드라이버(254)를 더 구비한다.
삭제
여기서, 전압분배부(252)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬 접속된 제1저항(R1) 및 제2저항(R2)을 구비하여, 제1저항(R1)과 제2저항(R2)의 접속노드(Node D)에서 분배전압(divide_v)을 출력한다.
도 5a는 도 4a에서 도시한 본 발명의 제3실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 제1지연노드(Node A)와 제2지연노드(Node B)사이의 유효저항 값이 변동하는 것을 도시한 그래프이다.
전술한 본 발명의 제3실시 예에 따른 지연회로는 인버터(INV1, INV2)와 저항(R)를 사용하여 구성되므로 도 1c에서 도시된 지연회로를 개량한 저항(resister)-커패시터(capacitor) 지연회로이며, 그 동작은 도 5a를 참조하여 설명하기로 한다.
전원전압(VDD)의 전압레벨이 소망의 임계전압의 전압레벨보다 높은 고 동작 전압(high VDD)과 임계전압의 전압레벨보다 낮은 저 동작 전압(low VDD)로 나누었을 때 저 동작 전압(low VDD)에서는 접속노드(Node D)에서 출력되는 전압분배부(152)의 출력전압이 NMOS트랜지스터(N1)의 문턱 전압(Vt)보다 낮은 레벨이 되므로 NMOS트랜지스터(N1)는 턴 오프(TURN OFF)되어 접지전압(VSS)을 제어노드(Node C)로 전달하지 않는다. 따라서, 접지전압(VSS)에 의해 항상 턴 온(TURN ON) 되어있는 PMOS트랜지스터(P1)에 의해 전원전압(VDD)이 제어노드(Node C)에 전달되고, 제어노드(Node C)의 전압레벨에 의해 로직'로우'(Low)로 결정된 드라이버(254) 출력신호의 논리레벨에 의해 패스 게이트(PASS)는 디스에이블(Disable) 된다. 즉, 제1인버터(INV1)의 출력단과 제2인버터(INV2)의 입력단 사이를 흐르는 전류는 저항(R)을 통과하는 지연시간이 생성되면서 지연라인(IN-OUT)의 지연시간이 높은 상태를 유지한다. 하지만 전원전압(VDD)의 전압레벨이 증가하면서 임계전압의 전압레벨보다 높은 전압레벨(high VDD)에 가까워지게되면, 어느 순간 전압분배부(252)의 출력전압이 NMOS트랜지스터(N1)의 문턱 전압(Vt)보다 높은 전압레벨이 되고, 제1NMOS트랜지스터(N1)는 턴 온(TURN ON) 되어 접지전압단(VSS)과 제어노드(Node C)가 연결되어 제어노드(Node C)에 걸려있는 전압을 방전하기 시작한다. 그 후 전원전압(VDD)의 전압레벨이 계속 증가하면서 NMOS트랜지스터(N1)의 전류 구동 능력이 PMOS트랜지스터(P1)를 이기는 순간 제어노드(Node C)에 걸리는 전압레벨은 급격히 낮아진다. 제어노드(Node C)의 전압레벨이 급격히 낮아져 드라이버(254) 출력신호의 논리레벨이 로직'하이'(High)가 되면, 패스 게이트(PASS)는 인에이블(Enable) 된다. 즉, 제1인버터(INV1)의 출력단과 제2인버터(INV2)의 입력단 사이를 흐르는 전류가 저항성분이 거의 없는 인에이블(Enable)된 패스게이트를 통과하면서 지연라인(IN-OUT)의 지연시간이 낮은 상태를 유지하게 된다.
도 5b는 도 1c에서 도시한 종래기술의 또 다른 예에 따른 지연회로와 도 4a에서 도시한 본 발명의 제3실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프이다.
도 5b를 참조하면, 도 1c에서 도시된 종래기술에 따른 커패시터(capacitor)-저항(resister) 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 큰 차이 없이 선형적으로 변동하지만, 전술한 본 발명의 제3실시 예에 따른 커패시터(capacitor)-저항(resister) 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 임계전압의 전압레벨을 기준으로 급격한 차이를 가지고 변동하는 것을 알 수 있다.
도 4b는 본 발명의 제4실시 예에 따른 지연회로를 도시한 회로도로서, 도 4a와 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하였다.
도 4b를 참조하면, 도 4a에서 도시한 본 발명의 제3실시 예에 따른 지연회로의 전원전압검출부(250a)에서 제어노드(Node C)와 드라이버(254a) 사이에 인버터(INV3)를 하나 더 추가함으로써, 도 4a에서 도시한 본 발명의 제3실시 예와는 다르게 전원전압(VDD)이 임계전압보다 작을 때(low VDD) 스위칭 부(110)을 턴 온(TURN ON) 시키고, 전원전압(VDD)이 임계전압보다 높을 때(high VDD) 스위칭 부(110)을 턴 오프(TURN OFF) 시킨다.
결국, 전원전압(VDD)이 임계전압보다 작을 때(low VDD) 설정된 저항(R)이 지연라인(IN-OUT)에서 부하로서 작용하지 않고, 전원전압(VDD)이 임계전압보다 높을 때(high VDD) 설정된 저항(R)이 지연라인(IN-OUT)에서 부하로서 작용한다.
도 5c는 도 4b에서 도시한 본 발명의 제4실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 제1지연노드(Node A)와 제2지연노드(Node B)사이의 유효저항 값이 변동하는 것을 도시한 그래프이다.
도 5c를 참조하면, 도 4b에서 도시한 본 발명의 제4실시 예의 전원전압 변동에 따른 지연시간 변동 그래프와 도 4a에서 도시한 본 발명의 제3실시 예의 전원전압 변동에 따른 지연시간 변동 그래프가 반대로 나오는 것을 알 수 있다.
도 5d는 도 1c에서 도시한 종래기술의 또 다른 예에 따른 지연회로와 도 4b에서 도시한 본 발명의 제4실시 예에 따른 지연회로에서 전원전압의 전압레벨이 변동하는 것에 따라 지연시간이 변동하는 것을 비교하여 도시한 그래프이다.
도 5d를 참조하면, 도 1c에서 도시된 종래기술에 또 다른 실시 예에 따른 커패시터(capacitor)-저항(resistor) 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 큰 차이 없이 선형적으로 변동하지만, 전술한 본 발명의 제4실시 예에 따른 커패시터(capacitor)-저항(resistor) 지연회로에서는 전원전압(VDD)의 변동에 따른 지연시간의 변동이 임계전압의 전압레벨을 기준으로 급격한 차이를 가지고 변동하는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 실시 예를 적용하면, 커패시터(capacitor)-저항(resistor)구성을 갖는 지연회로에서 전원전압(VDD)의 변동에 따라 각각 다른 크기의 저항(R)을 갖는 복수 개의 경로(path) 중 어느 하나를 선택하여 지연라인(IN-OUT)을 통과하는 전류가 흐르도록 함으로써 지연라인(IN-OUT)을 통과하는 시간을 급격하게 변동할 수 있다. 즉, 전원전압(VDD)의 전압레벨을 임계전압의 전압레벨보다 높은 고 동작 전압과 임계전압의 전압레벨보다 낮은 저 동작 전압으로 나누었을 때 고 동작 전압에서의 지연시간과 저 동작 전압에서의 지연시간이 급격하게 변동하여 큰 차이를 가지므로 저 동작 전압과 고 동작 전압에서 지연시간을 독립적으로 제어하거나 조절할 수 있다.
또한, 본 발명의 제3실시 예와 제4실시 예에서 예시한 커패시터(capacitor)-저항(resister)구성을 갖는 지연회로에서도 전술한 본 발명의 제1실시 예와 제2실시 예에서 예시한 방법을 적용할 수 있다. 즉, 전원전압의 변동에 따라 커패시터(capacitor)에 걸리는 전하량을 변동시킴으로써 지연라인(IN-OUT)을 통과하는 시간을 급격하게 변동하는 것도 가능하다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 전원전압의 변동에 따라 지연라인(IN-OUT)에 병렬로 연결된 캐패시턴스(capacitance)를 변동하는 방법을 사용하거나 지연라인(IN-OUT)의 입력(IN)과 출력(OUT) 사이에 각각 다른 크기의 저항(R)을 갖는 복수 개의 경로(path) 중 어느 하나를 선택하여 전류가 흐르도록 하는 방법을 사용하여 전원전압의 변동에 따라 지연라인(IN-OUT)을 통과하는 시간이 급격하게 변동하도록 함으로써 지연시간을 독립적으로 제어하거나 조절하는 것을 가능하게 한다.

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 지연라인의 어느 한 노드에 일측단이 접속된 커패시터;
    제어노드의 레벨에 응답하여 상기 커패시터의 타측단과 접지전압단이 연결되는 것을 제어하는 스위칭 수단; 및
    소망의 임계전압 레벨을 기준으로 전원전압단의 레벨을 검출하며, 검출결과에 대응하여 상기 제어노드의 레벨을 조절함으로써 상기 스위칭 수단을 온/오프 제어하기 위한 전원전압 검출수단을 구비하되,
    상기 전원전압 검출수단은,
    상기 전원전압단의 레벨을 예정된 비율로 분배하여 분배전압을 생성하기 위한 전압분배부;
    게이트로 인가되는 상기 분배전압에 응답하여 드레인-소스 경로에 접속된 상기 제어노드와 접지전압단이 연결되는 것을 제어하기 위한 NMOS트랜지스터; 및
    접지전압을 게이트로 인가받고, 상기 전원전압단과 상기 제어노드에 소스와 드레인이 각각 접속되어있는 PMOS트랜지스터
    를 구비하는 것을 특징으로 하는 지연회로.
  6. 제5항에 있어서,
    상기 스위칭 수단은,
    게이트 접속된 상기 제어노드의 레벨에 응답하여 드레인-소스 접속된 상기 커패시터의 타측단과 접지전압단이 연결되는 것을 제어하는 NMOS트랜지스터를 구비하는 것을 특징으로 하는 지연회로.
  7. 삭제
  8. 제5항에 있어서,
    상기 전원전압 검출수단은,
    상기 제어노드의 레벨을 반전하기 위한 인버터를 더 구비하는 것을 특징으로 하는 지연회로.
  9. 제5항에 있어서,
    상기 전압분배부는 상기 전원전압단과 접지전압단 사이에 직렬 접속된 제1저항 및 제2저항을 구비하여, 상기 제1저항과 제2저항의 접속노드에서 상기 분배전압을 출력하는 것을 특징으로 하는 지연회로.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 지연라인을 구성하는 제1인버터의 출력단과 제2인버터의 입력단 사이에 접속된 저항;
    상기 제1인버터의 출력단과 상기 제2인버터의 입력단 사이에서 상기 저항과 병렬로 접속되며, 제어노드의 레벨에 응답하여 상기 제1인버터의 출력단과 상기 제2인버터의 입력단을 연결하는 것을 제어하는 스위칭 수단;
    소망의 임계전압 레벨을 기준으로 전원전압단의 레벨을 검출하며, 검출결과에 대응하여 상기 제어노드의 레벨을 조절함으로써 상기 스위칭 수단을 온/오프 제어하기 위한 전원전압 검출수단을 구비하되,
    상기 전원전압 검출수단은,
    상기 전원전압단의 레벨을 예정된 비율로 분배하여 분배전압을 생성하기 위한 전압분배부;
    게이트로 인가되는 상기 분배전압에 응답하여 드레인-소스 경로에 접속된 상기 제어노드와 접지전압단이 연결되는 것을 제어하기 위한 NMOS트랜지스터; 및
    접지전압을 게이트로 인가받고, 상기 전원전압단과 상기 제어노드에 소스와 드레인이 각각 접속되어있는 PMOS트랜지스터
    를 구비하는 것을 특징으로 하는 지연회로.
  14. 제13항에 있어서,
    상기 스위칭 수단은,
    상기 제어노드에 인가된 전압과 상기 제어노드에 인가된 전압의 반전전압에 응답하여 상기 제1인버터의 출력단과 상기 제2인버터의 입력단이 연결되는 것을 제어하는 패스게이트를 구비하는 것을 특징으로 하는 지연회로.
  15. 제13항에 있어서,
    상기 전원전압 검출수단은,
    예정된 논리결정레벨을 기준으로 상기 제어노드를 구동하기 위한 드라이버를 더 구비하는 것을 특징으로 하는 지연회로.
  16. 제13항에 있어서,
    상기 전원전압 검출수단은,
    상기 제어노드의 레벨을 반전하기 위한 인버터를 더 구비하는 것을 특징으로 하는 지연회로.
  17. 제13항에 있어서,
    상기 전압분배부는,
    전원전압단과 접지전압단 사이에 직렬 접속된 제1저항 및 제2저항을 구비하여, 상기 제1저항과 제2저항의 접속노드에서 상기 분배전압을 출력하는 것을 특징으로 하는 지연회로.
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