KR100408723B1 - 반도체 메모리 소자의 파워-업 신호 발생장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 파워-업 신호 발생장치에 관한 것으로, 딥 파워 다운 모드시에도 동작대기상태로 있어야 하는 반도체 소자들에 대해서는 항상 인에이블된 상태로 존재하는 상기 딥 파워 다운 파워-업 신호를 사용하고 내부전원전압이 생성된 후에 동작하는 반도체 소자들에 대해서는 딥 파워 다운 모드일 때는 디스에이블되고 딥 파워 다운 모드가 아닐 때는 인에이블되는 파워-업 신호를 사용해서 딥 파워 다운 모드시의 오동작을 방지하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은 외부전원전압을 이용해서 파워-업 검출신호를 발생시키는 파워-업 검출기; 상기 파워-업 검출신호에 응답하여 딥 파워 다운 파워-업 신호를 발생시키는 딥 파워 다운 파워-업 신호 발생기; 상기 파워-업 검출신호에 응답하여 파워-업 신호를 발생시키는 파워-업 신호 발생기; 및 딥 파워 다운 모드 시에 상기 파워-업 신호의 인에이블 여부를 결정하는 파워-업 제어기를 구비한 것을 특징으로 한다.

Description

반도체 메모리 소자의 파워-업 신호 발생장치{Power-up signal generator of semiconductor memory device}
본 발명은 반도체 메모리 소자의 파워-업 신호 발생장치에 관한 것으로 특히, 딥 파워 다운 모드시(deep power down entry)에는 디스에이블되고 딥 파워 다운 모드가 아닐 때(deep power down exit)는 내부전원전압에 의해 인에이블되는 파워-업 신호를 발생시키는 파워-업 신호 발생장치에 관한 것이다.
딥 파워 다운 모드(deep power down entry)란 일정시간동안 디램을 사용하지 않는 상태일 때, 스탠바이 전류를 줄이기 위해 내부에서 사용되는 모든 내부전원전압을 오프시킨 상태를 의미한다.
파워-업 신호(power up signal)는 칩이 정상적으로 동작할 수 있다는 것을 알려주는 신호인데, 이러한 파워-업 신호가 하이레벨로 인에이블되었을 때 칩이 정상적으로 동작할 수 있게 된다.
도 1 및 도 2는 종래의 파워-업 신호 발생장치로서, 이것은 외부전원전압 Vext를 분배하는 전압 디바이더(11), 분배된 전압 A를 풀-업시키는 풀-업부(12), 분배된 전압 A를 입력받아, 파워-업 신호 PWRUP의 인에이블 시점을 결정하기 위한 파워-업 검출신호 DET를 발생시키는 구동부(16), 파워-업 검출신호 DET를 입력받아 파워-업 신호 PWRUP를 발생시키는 구동부(15)로 구성되고, 상기 구동부(16)는 상기 파워-업 검출신호 DET를 풀-업시키는 풀-업부(14)와 상기 파워-업 검출신호 DET를 풀-다운시키는 풀-다운부(13)로 구성된다.
여기서, 전압 디바이더(11)는 외부전원전압 Vext와 접지전압 Vss 사이에 직렬 접속된 저항 R1, R2로 구성되고, 풀-업부(12)는 외부전원전압 Vext와 노드 SN1 사이에 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N1로 구성된다. 풀-다운부(13)는 노드 SN2와 접지전압 Vss 사이에 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N2로 구성되고, 풀-업부(14)는 외부전원전압 Vext와 출력노드 SN2 사이에 접속된 저항 R3으로 구성된다. 구동부(15)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되고 파워-업 검출신호 DET를 반전시켜 파워-업 신호 PWRUP를 출력하는 인버터 IV1로 구성된다.
도 2에 나타낸 파워-업 신호 발생장치는 도 1에서 풀-업부(14)의 저항 R3 대신에 PMOS 트랜지스터 P1을 사용한 점을 제외하고는 도 2에 나타낸 구성과 동일하므로 상세한 구성 설명은 생략한다.
이러한 종래의 파워-업 신호 발생장치에 있어서, 파워-업 신호 PWRUP는 외부전원전압 Vext에 의해 만들진 내부전원전압이 안정적인 레벨에 도달할 때까지는 로우레벨로 디스에이블되어 있다가, 저항 R3(도 2에서는 PMOS 트랜지스터 P1)에 흐르는 전류가 NMOS 트랜지스터 N2에 흐르는 전류보다 많게 될 때 하이레벨로 인에이블된다.
이러한 파워-업 신호 PWRUP는 딥 파워 다운 모드일 때와 딥 파워 다운 모드가 아닐 때(deep power down exit)에 항상 하이레벨로 인에이블되어 있다. 이렇게 파워-업 신호 PWRUP가 딥 파워 다운 모드가 아닐 때에도 하이레벨로 인에이블되어 있는 이유는 딥 파워 다운 모드시에도 동작상태로 있어야 하는 반도체 소자들(클럭 버퍼, 모드 레지스트 세트 등)때문이다.
그러나, 이러한 파워-업 신호 PWRUP가 딥 파워 다운 모드시에도 하이레벨로 인에이블되어 있으면, 내부전원전압이 아직 생성되지 못한 상태에서 칩이 동작하게 되어, 내부전원전압에 의해서 동작하는 반도체 소자들이 내부전원전압 Vint를 공급받지 못해 오동작을 일으키게 된다.
따라서, 본 발명은 상기의 문제점에 착안하여 이루어진 것으로, 딥 파워 다운 모드시에도 동작대기상태로 있어야 하는 반도체 소자들에 대해서는 항상 인에이블된 상태로 존재하는 상기 딥 파워 다운 파워-업 신호를 사용하고 내부전원전압이 생성된 후에 동작하는 반도체 소자들에 대해서는 딥 파워 다운 모드일 때는 디스에이블되고 딥 파워 다운 모드가 아닐 때는 인에이블되는 파워-업 신호를 사용해서 딥 파워 다운 모드시의 오동작을 방지하는 것을 목적으로 한다.
도 1 및 도 2는 종래의 파워-업 신호 발생장치의 회로도.
도 3 및 도 4는 본 발명의 바람직한 제1 실시예에 따른 파워-업 신호 발생장치의 회로도.
도 5 및 도 6은 본 발명의 바람직한 제2 실시예에 따른 파워-업 신호 발생장치의 회로도.
도 7a 내지 도 7c는 도 5 및 도 6의 파워-업 제어기의 회로도.
도 8 및 도 9는 본 발명의 제3 실시예에 따른 파워-업 신호 발생장치의회로도.
도 10은 본 발명의 파워-업 신호 발생장치의 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
110, 210 : 파워-업 검출기
120, 220, 310 : 딥 파워 다운 파워-업 신호 발생기
130, 240, 320 : 파워-업 신호 발생기
140, 230, 330 : 파워-업 제어기
상기한 목적을 달성하기 위해, 본 발명의 제1 관점에에 따른 반도체 메모리 소자의 파워-업 신호 발생장치는, 외부전원전압을 이용해서 파워-업 검출신호를 발생시키는 파워-업 검출기; 상기 파워-업 검출신호에 응답하여 딥 파워 다운 파워-업 신호를 발생시키는 딥 파워 다운 파워-업 신호 발생기; 상기 파워-업 검출신호에 응답하여 파워-업 신호를 발생시키는 파워-업 신호 발생기; 및 딥 파워 다운 모드 시에 상기 파워-업 신호의 인에이블 여부를 결정하는 파워-업 제어기를 구비한 것을 특징으로 한다.
또한, 본 발명의 제2 관점에 따른 반도체 메모리 소자의 파워-업 신호 발생장치는, 외부전원전압을 이용해서 파워-업 검출신호를 발생시키는 파워-업 검출기; 상기 파워-업 검출신호를 입력받아 딥 파워 다운 파워-업 신호를 발생시키는 딥 파워 다운 파워-업 신호 발생기; 상기 파워-업 검출신호와 딥 파워 다운 모드 신호를 입력받아 파워-업 제어신호를 발생시키는 파워-업 제어기; 및 상기 파워-업 제어신호에 응답하여 인에이블 여부가 결정되는 파워-업 신호를 발생시키는 파워-업 신호 발생기를 구비한 것을 특징으로 한다.
또한, 본 발명의 제3 관점에 따른 반도체 메모리 소자의 파워-업 신호 발생장치는, 외부전원전압을 이용해서 딥 파워 다운 파워-업 신호를 발생시키는 딥 파워 다운 파워-업 신호 발생기; 내부전원전압을 이용해서 파워-업 신호를 발생시키는 파워-업 신호 발생기; 및 딥 파워 다운 모드시에 상기 파워-업 신호의 인에이블 여부를 결정하는 파워-업 제어기를 구비한 것을 특징으로 한다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 3 및 도 4는 본 발명의 제1 실시예에 따른 파워-업 신호 발생장치를 나타낸 블록도로서, 이것은 파워-업 검출기(110), 딥 파워 다운 파워-업 신호 발생기(120), 파워-업 신호 발생기(130) 및 파워-업 제어기(140)로 구성된다.
여기서, 파워-업 검출기(110)는 외부전원전압 Vext를 분배된 전압 디바이더(111), 분배된 전압 A를 풀-업시키는 풀-업부(112), 및 분배된 전압 A를 입력받아 딥 파워 다운 파워-업 신호 DPD-PWRUP와 파워-업 신호 PWRUP가 인에이블되는 시점을 결정하기 위한 파워-업 검출신호 DET를 발생시키는 구동부(115)로 구성된다. 구동부(115)는 파워-업 검출신호 DET를 풀-업시키는 풀-업부(114)와 파워-업 검출신호 DET를 풀-다운시키는 풀-다운부(113)로 구성된다.
상술한 전압 디바이더(111)는 외부전원전압 Vext와 접지전압 Vss 사이에 직렬 접속된 저항 R11, R12로 구성되고, 풀-업부(112)는 소스 및 드레인이 외부전원전압 Vext와 노드 SN11에 각각 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N11로 구성된다. 풀-다운부(113)는 드레인 및 소스가 출력노드 SN12와 접지전압 Vss에 각각 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N12로 구성되고, 풀-업부(114)는 외부전원전압 Vext와 출력노드 SN12 사이에 접속된 저항 R13으로 구성된다.
이러한 구성을 갖는 파워-업 검출기(110)는 저항 R13과 NMOS 트랜지스터 N12의 전류비에 따라 파워-업 검출신호 DET를 출력하고, 이 파워-업 검출신호 DET에 따라 딥 파워 다운 파워-업 신호 DPD-PWRUP와 파워-업 신호 PWRUP가 인에이블되는 시점을 결정한다. 즉, 저항 R13(도 4에서는 PMOS 트랜지스터 P12)에 흐르는 전류가 NMOS 트랜지스터 N12에 흐르는 전류보다 많게 될 때, 파워-업 검출신호 DET를 로우레벨로 출력하여 딥 파워-다운 파워-업 신호 DPD-PWRUP와 파워-업 신호 PWRUP을 하이레벨로 인에이블시킨다.
다음에, 딥 파워 다운 파워-업 신호 발생기(120)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되고, 인버터 IV11의 출력신호를 반전시켜 딥 파워 다운 파워-업 신호 DPD_PWRUP를 발생시키는 인버터 IV12, IV13으로 구성된다. 인버터 IV11은 파워-업 검출신호 DET를 반전시킨다.
이러한 구성을 갖는 딥 파워 다운 파워-업 신호 발생기(120)는 딥 파워 다운모드일 때와 딥 파워 다운 모드가 아닐 때에 항상 하이레벨로 인에이블되어 있는 딥 파워 다운 파워-업 신호 DPD_PWRUP를 발생시킨다.
파워-업 신호 발생기(130)는 내부전원전압 Vint와 접지전압 Vss 사이에 접속되고, 인버터 IV11의 출력신호를 반전시켜 파워-업 신호 PWRUP를 발생시키는 인버터 IV14 및 IV15로 구성된다.
이러한 구성을 갖는 파워-업 신호 발생기(130)는 딥 파워 다운 모드시에는 로우레벨로 디스에이블되고 딥 파워 다운 모드가 아닐 때는 내부전원전압 Vint에 의해 하이레벨로 인에이블되는 파워-업 신호 PWRUP를 발생시킨다.
파워-업 제어기(140)는 소스가 외부전원전압 Vext에 접속되고 게이트로 딥 파워 다운 모드 신호 DPD를 인가받는 PMOS 트랜지스터 P11로 구성된다.
이러한 파워-업 제어기(140)는 딥 파워 다운 모드일 때는 딥 파워 다운 모드 신호 DPD가 하이레벨이므로 턴-오프되어 파워-업 신호 발생기(130)에 외부전원전압 Vext을 인가하지 않고, 딥 파워 다운 모드가 아닐 때는 딥 파워 다운 모드 신호 DPD가 로우레벨이므로 턴-온되어 외부전원전압 Vext를 내부전원전압 Vint로 만들어 파워-업 신호 발생기(130)에 인가한다.
한편, 한편 도 4에 나타낸 파워-업 신호 발생장치는 도 3에 나타낸 파워-업 검출기(210) 내의 저항 R13 대신에 PMOS 트랜지스터 P12를 사용한 점을 제외하고는 도 3에 나타낸 구성과 동일하므로 상세한 구성 설명은 생략한다.
이하, 본 발명의 제1 실시예에 따른 파워-업 신호 발생장치의 동작을 간략히 설명한다.
먼저, 딥 파워 다운 파워-업 신호 DPD_PWRUP는 딥 파워 다운 모드에서도 동작대기상태로 있어야 하는 클럭 인에이블 버퍼, 모드 레지스터 세트 등에 사용되고, 파워-업 신호 PWRUP는 디램의 나머지 반도체 소자들의 내부전원전압에 의한 초기화를 위해 사용된다.
여기서, 저항 R13(도 4에서는 PMOS 트랜지스터 P12)에 흐르는 전류가 NMOS 트랜지스터 N12에 흐르는 전류보다 많게 되면 파워-업 검출신호 DET가 로우레벨로 되고, 딥 파워 다운 파워-업 신호 DPD_PWRUP와 파워-업 신호 PWRUP는 로우레벨의 파워-업 검출신호 DET에 의해 하이레벨로 인에이블된다.
이때, 딥 파워 다운 파워-업 신호 DPD_PWRUP는 딥 파워 다운 모드일 때나 딥 파워 다운 모드가 아닐 때나 항상 하이레벨로 인에이블되어 있다.
반면에, 파워-업 신호 PWRUP는 딥 파워 다운 모드일 때는 로우레벨로 디스에이블되고, 딥 파워 다운 모드가 아닐 때는 내부전원전압 Vint에 의해 하이레벨로 인에이블된다.
구체적으로 설명하면, 딥 파워 다운 모드일 때는 딥 파워 다운 모드 신호 DPD가 하이레벨이므로 PMOS 트랜지스터 P11을 턴-오프시키고 외부전원전압 Vext를 인가하지 않기 때문에 파워-업 신호 PWRUP가 로우레벨로 디스에이블된다. 딥 파워 다운 모드가 아닐 때는 딥 파워 다운신호 DPD가 로우레벨이므로 PMOS 트랜지스터 P11을 턴-온시키고 외부전원전압 Vext를 내부전원전압 Vint로 만들어서 파워-업 신호 발생기(130)에 인가하기 때문에, 파워-업 신호 PWRUP가 내부전원전압 Vint에 의해 하이레벨로 인에이블된다.
따라서, 본 발명의 바람직한 제1 실시예에 의하면, 딥 파워 다운 파워-업 신호 DPD_PWRUP를 딥 파워 다운 모드시 및 딥 파워 다운 모드가 아닐 때에 항상 하이레벨로 인에이블시키고, 파워-업 신호 PWRUP를 딥 파워 다운 모드시에 로우레벨로 디스에이블시키고 딥 파워 다운 모드가 아닐 때에는 하이레벨로 인에이블시킴으로써 딥 파워 다운 모드시의 칩의 오동작을 방지할 수 있다.
다음에는 본 발명의 바람직한 제2 실시예에 따른 파워-업 신호 발생장치를 도 5 및 도 6을 참조하여 설명한다.
도 5 및 도 6은 본 발명의 바람직한 제2 실시예에 따른 파워-업 신호 발생장치를 나타낸 블록도로서, 이것은 파워-업 검출기(210), 딥 파워 다운 파워-업 신호 발생기(220), 파워-업 제어기(230) 및 파워-업 신호 발생기(240)로 구성된다.
여기서, 파워-업 검출기(210)는 외부전원전압 Vext를 분배하는 전압 디바이더(211), 분배된 전압 A를 풀-업시키는 풀-업부(212), 및 분배된 전압 A를 입력받아 딥 파워 다운 파워-업 신호 DPD-PWRUP와 파워-업 신호 PWRUP가 인에이블되는 시점을 결정하기 위한 파워-업 검출신호 DET를 발생시키는 구동부(215)로 구성된다. 구동부(215)는 파워-업 검출신호 DET를 풀-다운시키는 풀-다운부(213)와 파워-업 검출신호 DET를 풀-업시키는 풀-업부(214)로 구성된다.
상술한 전압 디바이더(211)는 외부전원전압 Vext와 접지전압 Vss 사이에 직렬 접속된 저항 R21, R22로 구성되고, 풀-업부(212)는 소스 및 드레인이 외부전원전압 Vext와 노드 SN21에 각각 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N21로 구성된다. 풀-다운부(213)는 드레인 및 소스가 노드 SN22와 접지전압 Vss에 각각 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N22로 구성되고, 풀-업부(214)는 외부전원전압 Vext와 출력노드 SN22 사이에 접속된 저항 R23으로 구성된다.
이러한 구성을 갖는 파워-업 검출기(210)는 저항 R23과 NMOS 트랜지스터 N22의 전류비에 따라 파워-업 검출신호 DET를 출력하고, 이 파워-업 검출신호 DET에 따라 딥 파워 다운 파워-업 신호 DPD-PWRUP와 파워-업 신호 PWRUP가 인에이블되는 시점을 결정한다. 즉, 저항 R23(도 6에서는 PMOS 트랜지스터 P21)에 흐르는 전류가 NMOS 트랜지스터 N22에 흐르는 전류보다 많게 될 때 파워-업 검출신호 DET가 로우레벨로 출력되고, 이 로우레벨로 출력된 파워-업 검출신호 DETDP 의해 딥 파워 다운 파워-업 신호 DPD-PWRUP와 파워-업 신호 PWRUP가 하이레벨로 인에이블된다.
다음에, 딥 파워 다운 파워-업 신호 발생기(220)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되고 파워-업 검출신호 DET를 반전시켜 딥 파워 다운 파워-업 신호 DPD_PWRUP를 발생시키는 인버터 IV21, IV22, IV23으로 구성된다.
이러한 딥 파워 다운 파워-업 신호 발생기(220)는 딥 파워 다운 모드일 때와 딥 파워 다운 모드가 아닐 때에 항상 하이레벨로 인에이블되어 있는 딥 파워 다운 파워-업 신호 DPD_PWRUP를 발생시킨다.
파워-업 제어기(230)는 파워-업 검출신호 DET와 딥 파워 다운 모드 신호 DPD를 입력받아 파워-업 신호 PWRUP의 인에이블 여부를 제어하기 위한 파워-업 제어신호 PWRUPZ를 발생시킨다.
이러한 파워-업 제어기(230)는 도 7a 내지 도 7c에 나타낸 것과 같은 구성을갖는다.
먼저, 도 7a에 나타낸 파워-업 제어기(230)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되어 파워-업 검출신호 DET를 반전시키는 인버터 IV27, 외부전원전압 Vext와 접지전압 Vss 사이에 접속되어 딥 파워 다운신호 DPD를 반전시키는 인버터 IV28, 및 외부전원전압 Vext와 접지전압 Vss 사이에 접속되어 인버터 IV27, IV28의 출력신호들을 낸드 조합하여 파워 업 제어신호 PWRUPZ를 발생시키는 낸드 게이트 ND1로 구성된다.
도 7b에 나타낸 파워-업 제어기(230)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되고 파워-업 검출신호 DET와 딥 파워 다운 모드 신호 DPD를 노아 조합하는 노어 게이트 NR1 및 외부전원전압 Vext와 접지전압 Vss 사이에 접속되고 노어 게이트 NR1의 출력신호를 반전시켜 파워-업 제어신호 PWRUPZ를 출력하는 인버터 IV29로 구성된다.
도 7c에 나타낸 파워-업 제어기(230)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되어 딥 파워 다운 모드 신호 DPD를 반전시키는 인버터 IV30, 소스 및 드레인이 외부전원전압 Vext와 출력단에 각각 접속되고 게이트로 인버터 IV30의 출력신호를 인가받는 PMOS 트랜지스터 P22 및 딥 파워 다운 모드 신호 DPD와 인버터 IV30의 출력신호의 제어하에 파워-업 검출신호 DET를 입력받아 파워-업 제어신호 PWRUPZ를 발생시키는 전달 게이트 T1로 구성된다.
이어서, 파워-업 신호 발생기(240)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되고 파워-업 제어신호 PWRUPZ를 반전시켜 파워-업 신호 PWRUP를 발생시키는 인버터 IV24, IV25, IV26으로 구성된다. 이러한 구성을 갖는 파워-업 신호 발생기(240)는 딥 파워 다운 모드시에는 로우레벨로 디스에이블되고 딥 파워 다운 모드가 아닐 때는 하이레벨로 인에이블되는 파워-업 신호 PWRUP를 발생시킨다.
한편 도 6에 나타낸 파워-업 신호 발생장치는 도 5에 나타낸 파워-업 검출기(210) 내의 저항 R23 대신에 PMOS 트랜지스터 P21을 사용한 점을 제외하고는 도 5에 나타낸 구성과 동일하므로 상세한 구성 설명은 생략한다.
이하, 본 발명의 제2 실시예에 따른 파워-업 신호 발생장치의 동작을 간략히 설명한다.
우선, 딥 파워 다운 파워-업 신호 DPD_PWRUP는 딥 파워 다운 모드일 때나 딥 파워 다운 모드가 아닐 때나 항상 하이레벨로 인에이블되어 있다.
반면에, 파워-업 신호 PWRUP는 딥 파워 다운 모드일 때 로우레벨로 디스에이블되고, 딥 파워 다운 모드가 아닐 때는 하이레벨로 인에이블된다.
구체적으로 설명하면, 딥 파워 다운 모드일 때는 딥 파워 다운신호 DPD가 하이레벨이므로 파워-업 제어신호 PWRUPZ이 하이레벨로 되어 파워-업 신호 PWRUP가 로우레벨로 디스에이블되고, 딥 파워 다운 모드가 아닐 때는 딥 파워 다운 모드 신호 DPD가 로우레벨이므로 파워-업 제어신호 PWRUPZ가 로우레벨로 되어 파워-업 신호 PWRUP가 하이레벨로 인에이블된다.
따라서, 본 발명의 바람직한 제2 실시예에 의하면, 딥 파워 다운 파워-업 신호 DPD_PWRUP를 딥 파워 다운 모드시와 딥 파워 다운 모드가 아닐 때에 항상 하이레벨로 인에이블시키고, 파워-업 신호 PWRUP를 파워-업 제어신호 PWRUPZ에 의해 딥파워 다운 모드시에는 로우레벨로 디스에이블시키고 딥 파워 다운 모드가 아닐 때에는 하이레벨로 인에이블시킴으로써, 딥 파워 다운 모드시의 칩의 오동작을 방지할 수 있다.
다음에, 본 발명의 바람직한 제3 실시예에 따른 파워-업 신호 발생장치를 도 8 및 도 9를 참조하여 설명한다.
도 8 및 도 9는 본 발명의 바람직한 제3 실시예에 따른 파워-업 신호 발생장치를 나타낸 블록도로서, 이것은 딥 파워 다운 파워-업 신호 발생기(310), 파워-업 신호 발생기(320) 및 파워-업 제어기(330)로 구성된다.
여기서, 딥 파워 다운 파워-업 신호 발생기(310)는 외부전원전압 Vext를 분배하는 전압 디바이더(311), 분배된 전압 A를 풀-업시키는 풀-업부(312), 분배된 전압 A을 입력받아 파워-업 검출신호 DET를 발생시키는 구동부(315) 및 파워-업 검출신호 DET를 입력받아 딥 파워 다운 파워-업신호 DPD-PWRUP를 발생시키는 구동부(316)로 구성된다. 구동부(315)는 파워-업 검출신호 DET를 풀-업시키는 풀-업부(314)와 파워-업 검출신호를 풀-다운시키는 풀-다운부(313)로 구성된다.
상술한 전압 디바이더(311)는 외부전원전압 Vext와 접지전압 Vss 사이에 직렬 접속된 저항 R31, R32로 구성되고, 풀-업부(312)는 소스 및 드레인이 외부전원전압 Vext와 노드 SN31에 각각 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N31로 구성된다. 풀-다운부(313)는 드레인 및 소스가 노드 SN32와 접지전압 Vss에 각각 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N32로 구성되고, 풀-업부(314)는 외부전원전압 Vext와 출력노드 SN32 사이에 접속된 저항 R33으로 구성된다. 구동부(316)는 외부전원전압 Vext와 접지전압 Vss 사이에 접속되고 파워-업 검출신호 DET를 반전시켜 딥 파워 다운 파워-업 신호 DPD_PWRUP를 발생시키는 인버터 IV31, IV32, IV33으로 구성된다.
이러한 구성을 갖는 딥 파워 다운 파워-업 신호 발생기(310)는 딥 파워 다운 모드일 때와 딥 파워 다운 모드가 아닐 때에 항상 하이레벨로 인에이블되어 있는 딥 파워 다운 파워-업 신호 DPD_PWRUP를 발생시킨다.
다음에, 파워-업 신호 발생기(320)는 내부전원전압 Vint를 분배하는 전압 디바이더(331), 분배된 전압 A를 풀-업시키는 풀-업부(332), 분배된 전압 A를 입력받아 파워-업 검출신호 DET를 발생시키는 구동부(335) 및 파워-업 검출신호 DET를 입력받아 파워-업신호 PWRUP를 발생시키는 구동부(226)으로 구성되고, 구동부(335)는 파워-업 검출신호 DET를 풀-업시키는 풀-업부(334)와 파워-업 검출신호 DET를 풀-다운시키는 풀-다운부(333)로 구성된다.
여기서, 전압 디바이더(331)는 내부전원전압 Vint와 접지전압 Vss 사이에 직렬 접속된 저항 R34, R35로 구성되고, 풀-업부(332)는 내부전원전압 Vint와 노드 SN33 사이에 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N33으로 구성된다. 풀-다운부(333)는 드레인 및 소스가 출력노드 SN34와 접지전압 Vss에 각각 접속되고 게이트로 분배된 전압 A를 인가받는 NMOS 트랜지스터 N34로 구성되고, 풀-업부(334)는 내부전원전압 Vint와 출력노드 SN34 사이에 접속된 저항 R36으로 구성된다. 구동부(336)는 내부전원전압 Vint와 접지전압 Vss 사이에 접속되고 제2 파워-업 검출신호 DET를 반전시켜 파워-업 신호 PWRUP를 발생시키는 인버터IV34, IV35, IV36으로 구성된다.
이러한 구성을 갖는 파워-업 신호 발생기(320)는 딥 파워 다운 모드시에는 로우레벨로 디스에이블되고, 딥 파워 다운 모드가 아닐 때는 하이레벨로 인에이블되는 파워-업 신호 PWRUP를 발생시킨다.
파워-업 제어기(330)는 소스가 외부전원전압 Vext에 접속되고 게이트로 딥 파워 다운 모드 신호 DPD를 인가받는 PMOS 트랜지스터 P31로 구성된다.
이러한 구성으로 이루어진 파워-업 제어기(350)는 딥 파워 다운 모드일 때는 딥 파워 다운 모드 신호 DPD가 하이레벨이므로 PMOS 트랜지스터 P31을 턴-오프시키고 외부전원전압 Vext를 인가하지 않는다. 딥 파워 다운 모드가 아닐 때는 딥 파워 다운 모드 신호 DPD가 로우레벨이므로 PMOS 트랜지스터 P31을 턴-온시키고 외부전원전압 Vext를 내부전원전압 Vint로 만들어서 파워-업 신호 발생기(320)에 인가한다.
한편, 도 9에 나타낸 파워-업 신호 발생장치는 도 8에 나타낸 딥 파워 다운 파워-업 신호 발생기(310)과 파워-업 신호 발생기(320) 내의 저항 R33 및 저항 R36 대신에 PMOS 트랜지스터 P32 및 P33을 사용한 점을 제외하고는 도 8에 나타낸 구성과 동일하므로 상세한 구성 설명은 생략한다.
이하, 본 발명의 바람직한 제3 실시예에 따른 파워-업 신호 발생장치의 동작을 설명한다.
우선, 딥 파워 다운 파워-업 신호 DPD_PWRUP는 딥 파워 다운 모드일 때나 딥 파워 다운 모드가 아닐 때가 항상 하이레벨로 인에이블되어 있다.
반면에, 파워-업 신호 PWRUP는 딥 파워 다운 모드일 때는, 로우레벨로 디스에이블되고, 딥 파워 다운 모드가 아닐 때는 하이레벨로 인에이블된다.
구체적으로 설명하면, 딥 파워 다운 모드일 때는 파워 다운 신호 DPD가 하이레벨이므로 PMOS 트랜지스터 P31을 턴-오프시키고 외부전원전압 Vext를 인가하지 않기 때문에 딥 파워-업 신호 PWRUP가 로우레벨로 디스에이블된다. 딥 파워 다운 모드가 아닐 때는 딥 파워 다운신호 DPD가 로우레벨이므로 PMOS 트랜지스터 P31이 턴-온시키고 외부전원전압 Vext를 내부전원전압 Vint로 만들어서 파워-업 신호 발생기(130)에 인가하기 때문에, 딥 파워-업 신호 PWRUP가 내부전원전압 Vint에 의해 하이레벨로 인에이블된다.
따라서, 본 발명의 바람직한 제3 실시예에 따르면, 딥 파워 다운 파워-업 신호 DPD_PWRUP를 딥 파워 다운 모드시 및 딥 파워 다운 모드가 아닐 때에 항상 하이레벨로 인에이블시키고, 파워-업 신호 PWRUP를 딥 파워 다운 모드시에는 로우레벨로 디스에이블시키고 딥 파워 다운 모드가 아닐 때에는 하이레베로 인에이블시킴으로써 딥 파워 다운 모드시의 칩의 오동작을 방지할 수 있다.
한편, 도 10은 딥 파워 다운 모드 신호 DPD에 따른 딥 파워 다운 파워-업 신호 DPD_PWRUP 및 파워-업 신호 PWRUP의 동작을 파형으로 나타낸 도면이다.
도 10을 보면, 딥 파워 다운 파워-업 신호DPD_PWRUP는 계속해서 하이레벨로 인에이블되어 있고, 파워-업 신호 PWRUP는 딥 파워 다운 모드시에 로우레벨로 디스에이블되어 내부전원전압 Vint가 공급되지 않는다는 것을 알 수 있다.
이상 설명한 바와 같이, 본 발명의 바람직한 실시예에 의하면, 딥 파워 다운 모드일 때나 딥 파워 다운 모드가 아닐 때가 항상 인에이블 상태로 있는 딥 파워 다운 파워-업 신호와 딥 파워 다운 모드일 때는 디스에이블되고 딥 파워 다운 모드가 아닐 때는 인에이블되는 파워-업 신호를 만들어서 디램을 동작시킴으로써, 딥 파워 다운 모드시의 칩의 오동작을 제거할 수 있다. 이로 인해 칩이 안정적인 동작을 수행하게 되어 칩의 신뢰성이 향상되게 된다.
아울러, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (23)

  1. 외부전원전압을 이용해서 파워-업 검출신호를 발생시키는 파워-업 검출수단;
    상기 파워-업 검출신호에 응답하여 딥 파워 다운 파워-업 신호를 발생시키는 딥 파워 다운 파워-업 신호 발생수단;
    상기 파워-업 검출신호에 응답하여 파워-업 신호를 발생시키는 파워-업 신호 발생수단; 및
    딥 파워 다운 모드시에 상기 파워-업 신호의 인에이블 여부를 결정하는 파워-업 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  2. 제 1 항에 있어서, 상기 딥 파워 다운 파워-업 신호 발생수단은,
    외부전원전압를 이용해서 딥 파워 다운 모드일 때와 딥 파워 다운 모드가 아닐 때에 항상 인에이블되어 있는 상기 딥 파워 다운 파워-업 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  3. 제 1 항에 있어서, 상기 딥 파워 다운 파워-업 신호 발생수단은,
    외부전원전압과 접지전압 사이에 접속되어 상기 파워-업 검출신호의 반전신호를 우수로 반전시켜 상기 딥 파워 다운 파워-업 신호를 발생시키는 복수의 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  4. 제 1 항에 있어서, 상기 파워-업 신호 발생수단은,
    딥 파워 다운 모드일 때는 디스에이블되고 딥 파워 다운 모드가 아닐 때는 내부전원전압에 의해 인에이블되는 상기 파워-업 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  5. 제 1 항에 있어서, 상기 파워-업 신호 발생수단은,
    내부전원전압과 접지전압 사이에 접속되어 상기 파워-업 검출신호의 반전신호를 우수로 반전시켜 상기 파워-업 신호를 발생시키는 복수의 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  6. 제 1 항에 있어서, 상기 파워-업 제어수단은,
    딥 파워 다운 모드일 때는 외부전원전압을 차단하고, 딥 파워 다운 모드가 아닐 때 외부전원전압을 내부전원전압으로 만들어 상기 파워-업 신호 발생수단에 인가하는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 파워-업 제어수단은,
    소스가 외부전원전압에 접속되고 게이트로 딥 파워 다운 모드 신호를 게이트로 인가받는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  8. 외부전원전압을 이용해서 파워-업 검출신호를 발생시키는 파워-업 검출수단;
    상기 파워-업 검출신호에 응답하여 딥 파워 다운 파워-업 신호를 발생시키는 딥 파워 다운 파워-업 신호 발생수단;
    딥 파워 다운 모드시에 상기 파워-업 검출신호에 응답하여 파워-업 제어신호를 발생시키는 파워-업 제어수단; 및
    상기 파워-업 제어신호에 의해 인에이블 여부가 결정되는 파워-업 신호를 발생시키는 파워-업 신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  9. 제 8 항에 있어서, 상기 딥 파워 다운 파워-업 신호 발생수단은,
    외부전원전압를 이용해서 딥 파워 다운 모드일 때와 딥 파워 다운 모드가 아닐 때에 항상 인에이블된 상태로 있는 상기 딥 파워 다운 파워-업 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  10. 제 8 항에 있어서, 상기 딥 파워 다운 파워-업 신호 발생수단은,
    외부전원전압과 접지전압 사이에 접속되고 상기 파워-업 검출신호를 기수로 반전시켜 상기 딥 파워 다운 파워-업 신호를 발생시키는 복수의 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  11. 제 8 항에 있어서, 상기 파워-업 제어수단은,
    딥 파워 다운 모드일 때는 디스에이블되고 딥 파워 다운 모드가 아닐 때는 인에이블되는 상기 파워-업 제어신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  12. 제 8 항에 있어서, 상기 파워-업 제어수단은,
    상기 파워-업 검출신호의 반전신호와 딥 파워 다운 모드 신호의 반전신호를 낸드 조합하여 상기 파워-업 제어신호를 발생시키는 낸드 게이트로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  13. 제 8 항에 있어서, 상기 파워-업 제어수단은,
    상기 파워-업 검출신호와 딥 파워 다운 모드 신호를 노아 조합하는 노아 게이트와, 상기 노아 게이트의 출력신호를 반전시켜 상기 파워-업 제어신호를 발생시키는 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  14. 제 8 항에 있어서, 상기 파워-업 제어수단은,
    소스가 외부전원전압에 접속되고 딥 파워 다운 모드 신호의 반전신호를 게이트로 입력받는 PMOS 트랜지스터와, 상기 딥 파워 다운 모드 신호와 상기 딥 파워 다운 모드 신호의 반전신호의 제어하에 상기 파워-업 검출신호에 응답하여 상기 파워-업 제어신호를 발생시키는 전달 게이트로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  15. 제 8 항에 있어서, 상기 파워-업 신호 발생수단은,
    상기 파워-업 제어신호에 응답하여 딥 파워 다운 모드일 때는 디스에이블되고 딥 파워 다운 모드가 아닐 때는 인에이블되는 상기 파워-업 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  16. 제 8 항에 있어서, 상기 파워-업 신호 발생수단은,
    외부전원전압과 접지전압 사이에 접속되고 상기 파워-업 제어신호를 기수로 반전시켜 상기 파워-업 신호를 발생시키는 복수의 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  17. 외부전원전압을 이용해서 딥 파워 다운 파워-업 신호를 발생시키는 딥 파워 다운 파워-업 신호 발생수단;
    내부전원전압을 이용해서 파워-업 신호를 발생시키는 파워-업 신호 발생수단; 및
    딥 파워 다운 모드시에 상기 파워-업 신호의 인에이블 여부를 결정하는 파워-업 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  18. 제 17 항에 있어서, 상기 딥 파워 다운 파워-업 신호 발생수단은,
    외부전원전압을 이용해서 딥 파워 다운 모드일 때와 딥 파워 다운 모드가 아닐 때에 항상 인에이블되어 있는 상기 딥 파워 다운 파워-업 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  19. 제 17 항에 있어서, 상기 딥 파워 다운 파워-업 신호 발생수단은
    외부전원전압을 분배하는 디바이더;
    상기 분배된 전압을 풀-업시키는 풀-업부;
    상기 분배된 전압을 이용해서 상기 파워-업 검출신호를 발생시키는 제1 구동부; 및
    상기 파워-업 검출신호에 응답하여 상기 딥 파워 다운 파워-업신호를 발생시키는 제2 구동부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  20. 제 17 항에 있어서, 상기 파워-업 신호 발생수단은,
    딥 파워 다운 모드일 때는 디스에이블되고 딥 파워 다운 모드가 아닐 때는 내부전원전압에 의해 인에이블되는 상기 파워-업 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  21. 제 17 항에 있어서, 상기 파워-업 신호 발생수단은,
    내부전원전압을 분배하는 디바이더;
    상기 분배된 전압을 풀-업시키는 풀-업부;
    상기 분배된 전압을 인가받아 상기 파워-업 검출신호를 발생시키는 제1 구동부; 및
    상기 파워-업 검출신호에 응답하여 상기 파워-업 신호를 발생시키는 제2 구동부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  22. 제 17 항에 있어서, 상기 파워-업 제어수단은,
    딥 파워 다운 모드시에는 외부전원전압을 차단하고, 딥 파워 다운 모드가 아닐 때 외부전원전압을 내부전원전압으로 만들어 상기 파워-업 신호 발생수단에 인가하는 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
  23. 제 17 항에 있어서,
    상기 파워-업 제어수단은 소스가 외부전원전압에 접속되고 게이트로 딥 파워 다운 모드 신호를 인가받는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 파워-업 신호 발생장치.
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