JPS629585A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体メモリ装置、特にオートパワーダウン
機能を有したリード・ライト形の半導体メモリに係り、
書き込み動作直後の読み出しテストに際してオートパワ
ーダウン機能を無効にするための制御が可能なメモリに
関する。

〔発明の技術的背景〕

一般に半導体メモリのオートパワーダウン機能は、読み
出し動作終了後にアドレス入力の変化がない場合には、
自動的に出力データをラッチして選択ワード線を閉じる
と共に、センスアンプ系を非活性化して消費電力を低減
させるために採用されている。即ち、メモリは、ユーザ
ーに示された最小サイクル時間だけ動作状態になって選
択ざれたアドレスのデータが出力バッファに出力してラ
ッチされさえすれば、それ以降のアドレスサイクル内の
時間はメモリ内部回路は動作状態を続けることが必らず
しも必要とされない。そこで、メモリのアドレス信号入
力の変化後に最小サイク”ル時間よりも多少長い時間だ
けメモリ内部回路を動作状態とし、それ以後は非活性化
させるという制御をメモリチップ内部で自動的に行なう
オートパワーダウン機能が採用されている。

一方、オートパワーダウン機能を有するリード・ライト
形の半導体メモリ（ＤＲＡＭ、ＳＲＡＭ）のテストに際
して、たとえば半導体ウェハ上のメモリチップに対する
ダイソートテストの一部としてメモリの書き込み動作直
後に読み出しテストを行なう際には、従来は第６図に示
すようなタイミングにしたがって行なわれていた。即ち
、通常のテストに際して書き込み動作には充分長い時間
をとるので、書き込み動作が終った後には既にオートパ
ワーダウン状態になっている。したがって、書き込み動
作直後にそのまま読み出しテストを行なったときの読み
出し出力は、直前の書き込み動作の際に出力バッファに
ラッチされていたデータであり、メモリセル内部のデー
タを読み出したものではなく、メモリセル内部にデータ
が正しく書き込まれたかどうか分からない。そこで、こ
の場合にはメモリセル内部のデータを正しく読み出すた
めに゛、アドレス信号入力を一度別のアドレスに変えた
のち元のアドレスに戻してから再アクセスする必要があ
った。

〔背景技術の問題点〕

しかし、上記したように書き込み動作直後にメモリセル
内部に正しくデータが書き込まれたかどうかを確認する
ための読み出しテストに際して、アドレス信号の切替を
２回必要とすることは、テストパターンが複雑になるば
かりでなく、テスト時間が長くなるという欠点があった
。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、書き込み
動作直後の読み出しテストに際してテスト時間の短縮化
、テストパターンの簡単化が可能になるオートパワーダ
ウン機能を有する半導体メモリを提供するものである。

〔発明の概要〕

即ち、本発明はオートパワーダウン機能を有するリード
、ライト形の半導体メモリにおいて、メモリチップ外部
からの制御信号入力によって、メモリチップ上のオー１
−パワーダウン機能を無効化するための制御機能を有し
てなることを特徴とするものである。

したがって、書き込み動作直後の読み出しテストに際し
て上記制御機能を使うことによって、書き込み動作によ
るメモリセルの書き込みデータを確認するための読み出
しテストを書き込み時のアドレスのままで行なうことが
可能になり、テスト時間の短縮化、テストパターンの簡
単化が可能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はオートパワーダウン機能を有するリード・ライ
ト形の半導体メモリ（たとえばスタティック型ランダム
アクセスメモリ）のチップの一部を示しており、１はオ
ートパワーダウン機能の一部を担うオートパワーダウン
制御回路であって、図示しないメモリ内部回路（メモリ
セルアレイのリード線、セルデータ読み出し用センスア
ンプなど）を活性状態または不活性状態に制御する機能
を有する。２は上記制御回路１に接続されたテスト用パ
ッドであって、通常の読み出しテスト時はロウレベル（
１１０１ルベル）、前記オートパワーダウン機能を無効
にするように前記制御回路１を制御したい場合（たとえ
ば書き込み動作直後の読み出しテストを行なう場合）に
ハイレベル（１”レベル）がチップ外部から与えられ、
最終製品化に際しては開放状態にされる。

なお、３は上記パッド２が開放状態のときにフローティ
ングレベルになって制御回路１に影響を与えるおそれが
生じるのを防ぐ目的で、上記開放状態のときのパッド電
位を固定するためにパッド２とＶＤＤ電源との間に接続
された高抵抗である。

上記構成の半導体メモリにおいては、ダイソート時にお
ける通常の読み出しテスト時とかＲ終製品になった後で
の通常の使用時にはパッド２が°゛Ｏ″Ｏ″レベル開放
状態であり、制御回路１はメモリがオートパワーダウン
機能を有するように制御動作を行なう。これに対して、
書き込み直後の読み出しテストを行なう際には、第２図
に示すようにライトイネーブル信号ＷＥの直後のタイミ
ングでパッド２にハイレベルの制御信号が印加される。

この制御信号印加時に、制御回路１はオートパワーダウ
ン機能を無効にし、ワード線、センスアンプを活性化す
る。これによって、直前の書き込み動作のアドレスのま
までも、上記書き込み動作によりメモリセルに書き込ま
れたデータの読み出しが可能になり、書き込み動作時の
ラッチ出力データの後に上記読み出しによるラッチ出力
データが得られるようになる。したがって、書き込み動
作直後に読み出しテストをする際のテスト時間の短縮化
およびテストパターンの簡単化が可能になる。

なお、本発明は上記実施例、に限られるものではなく、
種々の変形実施が可能である。第３図の半導体メモリで
は、パッド２とＶ８１１電位（接地電位）との間に高抵
抗３を接続し、パッド不使用時のバットレベルを固定し
てフローティングレベルによるオートパワーダウン制御
回路１′への悪影響を防止している。第４図および第５
゛図の半導体メモリでは、高抵抗に代えて他の負荷素子
、たとえばコンダクタンスの小さい通常オン状態に接続
されたＭｏＳトランジスタ（ゲートがＶＳ８電位に接続
されたＰチャンネルトランジスタ４あるいはゲートがｖ
ｏ。電源に接続されたＮチャンネルトランジスタ５）を
用いている。

なお、テスト用パッド２は、半導体ウェハ上でチップ外
の領域に設けるようにしてもよい。

〔発明の効果〕

上述したように本発明は、オートパワーダウン機能を有
する゛リード・ライト形の半導体メモリにおいて、メモ
リチップ外部からの制御信号入力によってメモリチップ
上のオートパワーダウン機能を無効化するための制御機
能を持たせたので、書き込み動作直後の読み出しテスト
に際して上記制御機能を使用することによって書き込み
動作時のアドレスのままで行なうことが可能になる。こ
れによって、テスト時間の短縮化、テストパターンの簡
単化が可能になり、この効果はメモリ容量が大きくなる
ほど顕著になる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例の要部を示す
構成説明図、第２図は第１図の半導体メモリに対して書
き込み動作直後に読み出しテストを行なう場合のタイミ
ングを示す図、第３図乃至第５図は本発明の他の実施例
の要部を示す構成説明図、第６図は従来のオートパワー
ダウン機能を有する半導体メモリに対して書き込み動作
直後に読み出しテストを行なう場合のタイミングを示す
図である。 １．１′・・・オートパワーダウン制御回路、２・・・
テスト用パッド、３・・・高抵抗、４．５・・・ＭｏＳ
トランジスタ。 出願人代理人　弁理士　鈴江武彦 第１図 “゛第３図

Claims (4)

【特許請求の範囲】
1. （１）オートパワーダウン機能を有するリード・ライト
   形の半導体メモリにおいて、チップ外部からの制御信号
   入力によつてオートパワーダウン機能を無効化する制御
   機能を備えてなることを特徴とする半導体メモリ。
2. （２）オートパワーダウン機能の一部を担うメモリチッ
   プ状の制御回路に接続された前記制御信号入力印加用の
   テストパッドをメモリチップ上に備えることによつて前
   記制御機能を持たせてなることを特徴とする前記特許請
   求の範囲第１項記載の半導体メモリ。
3. （３）前記制御回路は、前記テスト用パッドに制御信号
   入力が印加されているときはメモリ内部回路を活性状態
   にするように制御することを特徴とする前記特許請求の
   範囲第２項記載の半導体メモリ。
4. （４）前記テスト用パッドには開放状態における電位を
   固定するための負荷素子が接続されていることを特徴と
   する前記特許請求の範囲第２項記載の半導体メモリ。