JP2873301B2 - Ｓｒａｍ装置及びその試験方法 - Google Patents
Ｓｒａｍ装置及びその試験方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、ＳＲＡＭ（Static Random AccessMemory）及
びその試験方法に関する。
し、特に、ＳＲＡＭ（Static Random AccessMemory）及
びその試験方法に関する。
【０００２】
【従来技術】一般に、半導体集積装置においては、その
製造後に、かかる半導体集積装置が良品であるのか不良
品であるのかを判定すべく、ＬＳＩテスタにより評価試
験が実施される。半導体メモリ装置としてのＳＲＡＭ
（Static Random Access Memory）においてもかかるＬ
ＳＩテスタによりその評価試験がなされる。
製造後に、かかる半導体集積装置が良品であるのか不良
品であるのかを判定すべく、ＬＳＩテスタにより評価試
験が実施される。半導体メモリ装置としてのＳＲＡＭ
（Static Random Access Memory）においてもかかるＬ
ＳＩテスタによりその評価試験がなされる。
【０００３】以下に、ＬＳＩテスタにて実施されるＳＲ
ＡＭの評価試験について説明する。かかるＬＳＩテスタ
は、先ず、ＳＲＡＭの各記憶番地に記憶データとして論
理値「１」のデータ信号を書込む。次に、この書き込ま
れたデータ信号を各記憶番地毎に読出して、この読み出
された信号各々の論理値が書き込んだ値、すなわち
「１」となっているか否かを判定する。この際、論理値
「１」のデータ信号を書込んだにも拘らず論理値「０」
のデータ信号が読み出された場合は、このＳＲＡＭ自体
に何らかの故障が生じていることになり、不良品である
と判定される（テスト１）。一方、上述の如く書き込ん
だ論理値「１」のデータ信号が正しく読み出された場合
は、次に、かかるＳＲＡＭの各記憶番地に記憶データと
して論理値「０」のデータ信号を書込む。次に、この書
き込まれたデータ信号を各記憶番地毎に読出して、この
読み出された信号各々の論理値が書き込んだ値、すなわ
ち「０」となっているか否かを判定する。この際、論理
値「０」のデータ信号を書込んだにも拘らず論理値
「１」のデータ信号が読み出された場合は、このＳＲＡ
Ｍ自体に何らかの故障が生じていることになり、不良品
であると判定される（テスト２）。ここで、上述のテス
ト１及び２において、かかる論理値「０」及び「１」の
データ信号各々が正常に読み出された場合は、このＳＲ
ＡＭには故障が生じていないことになり、良品であると
判定されるのである。
ＡＭの評価試験について説明する。かかるＬＳＩテスタ
は、先ず、ＳＲＡＭの各記憶番地に記憶データとして論
理値「１」のデータ信号を書込む。次に、この書き込ま
れたデータ信号を各記憶番地毎に読出して、この読み出
された信号各々の論理値が書き込んだ値、すなわち
「１」となっているか否かを判定する。この際、論理値
「１」のデータ信号を書込んだにも拘らず論理値「０」
のデータ信号が読み出された場合は、このＳＲＡＭ自体
に何らかの故障が生じていることになり、不良品である
と判定される（テスト１）。一方、上述の如く書き込ん
だ論理値「１」のデータ信号が正しく読み出された場合
は、次に、かかるＳＲＡＭの各記憶番地に記憶データと
して論理値「０」のデータ信号を書込む。次に、この書
き込まれたデータ信号を各記憶番地毎に読出して、この
読み出された信号各々の論理値が書き込んだ値、すなわ
ち「０」となっているか否かを判定する。この際、論理
値「０」のデータ信号を書込んだにも拘らず論理値
「１」のデータ信号が読み出された場合は、このＳＲＡ
Ｍ自体に何らかの故障が生じていることになり、不良品
であると判定される（テスト２）。ここで、上述のテス
ト１及び２において、かかる論理値「０」及び「１」の
データ信号各々が正常に読み出された場合は、このＳＲ
ＡＭには故障が生じていないことになり、良品であると
判定されるのである。
【０００４】以上の如く、ＬＳＩテスタは、上述の如き
試験動作手順を記述したテストパターンに従って試験対
象となるＳＲＡＭを実際に動作させてその評価試験を行
うのである。しかしながら、ＳＲＡＭ内部の故障箇所に
よっては、かかる方法でも精度良く故障検出がなされな
い場合があるという問題が発生した。
試験動作手順を記述したテストパターンに従って試験対
象となるＳＲＡＭを実際に動作させてその評価試験を行
うのである。しかしながら、ＳＲＡＭ内部の故障箇所に
よっては、かかる方法でも精度良く故障検出がなされな
い場合があるという問題が発生した。
【０００５】図１は、かかるＳＲＡＭ内部の構成を示す
図である。図１において、アドレスデコーダ１は、アド
レス信号に応じたワード選択信号を生成してこれをワー
ドライン２０を介してメモリブロック１０(0)〜(n)の各
々に供給する。これらメモリブロック１０(0)〜(n)の各
々は、互いに同一構成からなるメモリブロックであり、
データ信号バスＤＢ0〜ｎの各ビット毎に形成されてい
る。
図である。図１において、アドレスデコーダ１は、アド
レス信号に応じたワード選択信号を生成してこれをワー
ドライン２０を介してメモリブロック１０(0)〜(n)の各
々に供給する。これらメモリブロック１０(0)〜(n)の各
々は、互いに同一構成からなるメモリブロックであり、
データ信号バスＤＢ0〜ｎの各ビット毎に形成されてい
る。
【０００６】以下に、図におけるメモリブロック１０
(0)を例にあげてメモリブロックの内部構成について説
明する。メモリブロックには、１ビット分の情報信号を
記憶するメモリセル１００が記憶ワード数ｍ個分だけ設
けられている。これらｍ個のメモリセル１００(1)〜(m)
の内、上述のアドレスデコーダ１から供給された論理値
「１」のワード選択信号が供給されたメモリセルのみが
アクセス状態となる。この際、アクセス状態となったメ
モリセルのみが、現時点において記憶している情報信号
をビットライン２１に送出する。更に、このアクセス状
態となったメモリブロックは、かかる情報信号の論理値
を反転した反転情報信号をビットライン２２に送出す
る。
(0)を例にあげてメモリブロックの内部構成について説
明する。メモリブロックには、１ビット分の情報信号を
記憶するメモリセル１００が記憶ワード数ｍ個分だけ設
けられている。これらｍ個のメモリセル１００(1)〜(m)
の内、上述のアドレスデコーダ１から供給された論理値
「１」のワード選択信号が供給されたメモリセルのみが
アクセス状態となる。この際、アクセス状態となったメ
モリセルのみが、現時点において記憶している情報信号
をビットライン２１に送出する。更に、このアクセス状
態となったメモリブロックは、かかる情報信号の論理値
を反転した反転情報信号をビットライン２２に送出す
る。
【０００７】データ処理回路２００は、各種のメモリ動
作制御信号に応じて、上述のビットライン２１及び２２
なる一対の信号ライン上に送出された情報信号の論理値
判定を行い、この判定した論理値に対応したレベルを有
する信号をデータ信号バスＤＢ0上に送出する（読出し
動作）。又、データ処理回路２００は、データ信号バス
ＤＢ0から供給された１ビット情報信号の論理値に対応
したレベルを有する信号を上記ビットライン２１及び２
２上に送出する（書き込み動作）。
作制御信号に応じて、上述のビットライン２１及び２２
なる一対の信号ライン上に送出された情報信号の論理値
判定を行い、この判定した論理値に対応したレベルを有
する信号をデータ信号バスＤＢ0上に送出する（読出し
動作）。又、データ処理回路２００は、データ信号バス
ＤＢ0から供給された１ビット情報信号の論理値に対応
したレベルを有する信号を上記ビットライン２１及び２
２上に送出する（書き込み動作）。
【０００８】次に、図１におけるメモリセル１００につ
いて述べる。図２は、かかるメモリセル１００の内部構
成を示す図である。図２において、メモリセル１００
は、１ビット分の情報信号を記憶するためのインバータ
１０１及び１０２を有し、更に、ワードライン２０を介
して供給されたワード選択信号に応じてインバータ１０
２の出力をビットライン２１に送出するｎチャネル型の
ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１
０３、及びかかるワード選択信号に応じてインバータ１
０１の出力をビットライン２２に送出するｎチャネル型
のＭＯＳトランジスタ１０４から構成されている。
いて述べる。図２は、かかるメモリセル１００の内部構
成を示す図である。図２において、メモリセル１００
は、１ビット分の情報信号を記憶するためのインバータ
１０１及び１０２を有し、更に、ワードライン２０を介
して供給されたワード選択信号に応じてインバータ１０
２の出力をビットライン２１に送出するｎチャネル型の
ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１
０３、及びかかるワード選択信号に応じてインバータ１
０１の出力をビットライン２２に送出するｎチャネル型
のＭＯＳトランジスタ１０４から構成されている。
【０００９】上記インバータ１０１は、各々そのドレイ
ン端が接続されているｐチャネル型ＭＯＳトランジスタ
１２１及びｎチャネル型ＭＯＳトランジスタ１２２から
構成されている。かかるドレイン端による接続点がイン
バータ１０１としての出力端Ｙとなる。又、トランジス
タ１２１のソース端には高電位電源Ｖｄｄが印加されて
おり、トランジスタ１２２のソース端には低電位電源Ｖ
SSが印加されている。これらトランジスタ１２１及び１
２２のゲート端は互いに接続されており、この接続点が
インバータ１０１としての入力端Ｉとなる。インバータ
１０１は、各々そのドレイン端が接続されているｐチャ
ネル型ＭＯＳトランジスタ１２３及びｎチャネル型ＭＯ
Ｓトランジスタ１２４から構成されている。かかるドレ
イン端による接続点が、インバータ１０２としての出力
端Ｙとなる。又、トランジスタ１２３のソース端には高
電位電源Ｖｄｄが印加されており、トランジスタ１２４
のソース端には低電位電源ＶSSが印加されている。これ
らトランジスタ１２３及び１２４のゲート端は互いに接
続されており、この接続点がインバータ１０２としての
入力端Ｉとなる。
ン端が接続されているｐチャネル型ＭＯＳトランジスタ
１２１及びｎチャネル型ＭＯＳトランジスタ１２２から
構成されている。かかるドレイン端による接続点がイン
バータ１０１としての出力端Ｙとなる。又、トランジス
タ１２１のソース端には高電位電源Ｖｄｄが印加されて
おり、トランジスタ１２２のソース端には低電位電源Ｖ
SSが印加されている。これらトランジスタ１２１及び１
２２のゲート端は互いに接続されており、この接続点が
インバータ１０１としての入力端Ｉとなる。インバータ
１０１は、各々そのドレイン端が接続されているｐチャ
ネル型ＭＯＳトランジスタ１２３及びｎチャネル型ＭＯ
Ｓトランジスタ１２４から構成されている。かかるドレ
イン端による接続点が、インバータ１０２としての出力
端Ｙとなる。又、トランジスタ１２３のソース端には高
電位電源Ｖｄｄが印加されており、トランジスタ１２４
のソース端には低電位電源ＶSSが印加されている。これ
らトランジスタ１２３及び１２４のゲート端は互いに接
続されており、この接続点がインバータ１０２としての
入力端Ｉとなる。
【００１０】ここで、かかるインバータ１０２のトラン
ジスタ１２３のゲート端に結線されるべき信号ラインｍ
が、図２中のＸ印にて示される位置にて断線故障してい
るＳＲＡＭにて実施される評価試験を考える。先ず、前
述したテスト１の実行により、記憶データとして論理値
「１」のデータ信号が、ビットライン２１及びトランジ
スタ１０３を介してインバータ１０１の入力端Ｉに供給
される。よって、インバータ１０１は、かかる論理値
「１」を反転した論理値「０」のデータ信号をその出力
端Ｙから送出して、これをインバータ１０２の入力端Ｉ
に供給する。この際、図２の如く信号ラインｍが断線し
ているのでかかるインバータ１０２のトランジスタ１２
３はオン状態とはならないはずであるが、かかるインバ
ータ１０２のトランジスタ１２３のゲート端が帯電した
状態にあると、例え信号ラインｍが断線故障していたと
してもこのトランジスタ１２３がオン状態固定となるこ
とがある。この際、かかるトランジスタ１２３のゲート
端に論理値「０」のデータ信号が供給されずとも、イン
バータ１０２の出力端Ｙの電圧値は緩やかに論理値
「１」に対応したレベルまで上昇してしまうのである。
よって、かかるメモリセルから記憶データの読出しを行
うと、書き込んだデータ信号と同一論理値である論理値
「１」の信号が読み出されることになる。
ジスタ１２３のゲート端に結線されるべき信号ラインｍ
が、図２中のＸ印にて示される位置にて断線故障してい
るＳＲＡＭにて実施される評価試験を考える。先ず、前
述したテスト１の実行により、記憶データとして論理値
「１」のデータ信号が、ビットライン２１及びトランジ
スタ１０３を介してインバータ１０１の入力端Ｉに供給
される。よって、インバータ１０１は、かかる論理値
「１」を反転した論理値「０」のデータ信号をその出力
端Ｙから送出して、これをインバータ１０２の入力端Ｉ
に供給する。この際、図２の如く信号ラインｍが断線し
ているのでかかるインバータ１０２のトランジスタ１２
３はオン状態とはならないはずであるが、かかるインバ
ータ１０２のトランジスタ１２３のゲート端が帯電した
状態にあると、例え信号ラインｍが断線故障していたと
してもこのトランジスタ１２３がオン状態固定となるこ
とがある。この際、かかるトランジスタ１２３のゲート
端に論理値「０」のデータ信号が供給されずとも、イン
バータ１０２の出力端Ｙの電圧値は緩やかに論理値
「１」に対応したレベルまで上昇してしまうのである。
よって、かかるメモリセルから記憶データの読出しを行
うと、書き込んだデータ信号と同一論理値である論理値
「１」の信号が読み出されることになる。
【００１１】次に、前述したテスト２の実行により、記
憶データとして論理値「０」のデータ信号が、ビットラ
イン２１及びトランジスタ１０３を介してインバータ１
０１の入力端Ｉに供給される。よって、インバータ１０
１は、かかる論理値「０」を反転した論理値「１」のデ
ータ信号をその出力端Ｙから送出して、これをインバー
タ１０２の入力端Ｉに供給する。この際、前述した如
く、トランジスタ１２３のゲート端が帯電した状態にあ
ると、かかるトランジスタ１２３はオン状態固定となる
が、同時に、上述の論理値「１」のデータ信号の入力に
よりトランジスタ１２４もオンとなる。従って、最終的
にインバータ１０２は、論理値「０」のデータ信号をそ
の出力端Ｙから送出することになる。つまり、上記信号
ラインｍが断線故障したことにより生じる、上記インバ
ータ１０２の出力端Ｙにおける電圧値の上昇は、トラン
ジスタ１２４がオンとなることによりマスクされてしま
うのである。よって、かかるメモリセルから記憶データ
の読出しを行うと、書き込んだデータ信号と同一論理値
である論理値「０」の信号が読み出されることになる。
憶データとして論理値「０」のデータ信号が、ビットラ
イン２１及びトランジスタ１０３を介してインバータ１
０１の入力端Ｉに供給される。よって、インバータ１０
１は、かかる論理値「０」を反転した論理値「１」のデ
ータ信号をその出力端Ｙから送出して、これをインバー
タ１０２の入力端Ｉに供給する。この際、前述した如
く、トランジスタ１２３のゲート端が帯電した状態にあ
ると、かかるトランジスタ１２３はオン状態固定となる
が、同時に、上述の論理値「１」のデータ信号の入力に
よりトランジスタ１２４もオンとなる。従って、最終的
にインバータ１０２は、論理値「０」のデータ信号をそ
の出力端Ｙから送出することになる。つまり、上記信号
ラインｍが断線故障したことにより生じる、上記インバ
ータ１０２の出力端Ｙにおける電圧値の上昇は、トラン
ジスタ１２４がオンとなることによりマスクされてしま
うのである。よって、かかるメモリセルから記憶データ
の読出しを行うと、書き込んだデータ信号と同一論理値
である論理値「０」の信号が読み出されることになる。
【００１２】つまり、信号ラインｍが断線故障していて
もトランジスタ１２３のゲート端が帯電していると、上
記テスト１及び２のいずれにおいても良品としての判定
がなされてしまうのである。以上の如く、ＳＲＡＭ内部
のメモリセルを形成しているインバータ内部に断線故障
が生じていると、精度良く故障検出がなされない場合が
あるという問題が発生した。
もトランジスタ１２３のゲート端が帯電していると、上
記テスト１及び２のいずれにおいても良品としての判定
がなされてしまうのである。以上の如く、ＳＲＡＭ内部
のメモリセルを形成しているインバータ内部に断線故障
が生じていると、精度良く故障検出がなされない場合が
あるという問題が発生した。
【００１３】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、その評価試験時にお
いて精度良く故障検出を行うことが出来るＳＲＡＭ装置
を提供することを目的とする。
を解決すべくなされたものであり、その評価試験時にお
いて精度良く故障検出を行うことが出来るＳＲＡＭ装置
を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によるＳＲＡＭ装
置は、ソース端に高電位電源が印加されたｐチャネル型
ＭＯＳトランジスタと、ソース端に低電位電源が印加さ
れたｎチャネル型ＭＯＳトランジスタとからなるインバ
ータの一対がループ接続されたメモリセルを有するＳＲ
ＡＭ装置であって、テスト信号に応じて前記ｎチャネル
型ＭＯＳトランジスタのソース端と前記低電位電源との
接続を遮断して前記ｎチャネル型ＭＯＳトランジスタの
ソース端をフローティング状態にするフローティング手
段を有する。
置は、ソース端に高電位電源が印加されたｐチャネル型
ＭＯＳトランジスタと、ソース端に低電位電源が印加さ
れたｎチャネル型ＭＯＳトランジスタとからなるインバ
ータの一対がループ接続されたメモリセルを有するＳＲ
ＡＭ装置であって、テスト信号に応じて前記ｎチャネル
型ＭＯＳトランジスタのソース端と前記低電位電源との
接続を遮断して前記ｎチャネル型ＭＯＳトランジスタの
ソース端をフローティング状態にするフローティング手
段を有する。
【００１５】又、本発明によるＳＲＡＭ装置の試験方法
は、前記メモリセルに論理値「０」の情報信号を書き込
む書込み行程と、前記テスト信号を前記フローティング
手段に供給するテストモード設定行程と、前記メモリセ
ルから情報信号の読出しを行う読出し行程と、前記読出
し行程にて読み出された情報信号の論理値が「１」の時
に故障有と判定する判定行程とからなる。
は、前記メモリセルに論理値「０」の情報信号を書き込
む書込み行程と、前記テスト信号を前記フローティング
手段に供給するテストモード設定行程と、前記メモリセ
ルから情報信号の読出しを行う読出し行程と、前記読出
し行程にて読み出された情報信号の論理値が「１」の時
に故障有と判定する判定行程とからなる。
【００１６】
【発明の作用】本発明によるＳＲＡＭ装置は、テスト信
号に応じて、メモリセル内に形成されている情報記憶用
のインバータのｎチャネル型ＭＯＳトランジスタに印加
されるべき低電位電源の印加を禁止してフローティング
状態とする。
号に応じて、メモリセル内に形成されている情報記憶用
のインバータのｎチャネル型ＭＯＳトランジスタに印加
されるべき低電位電源の印加を禁止してフローティング
状態とする。
【００１７】
【実施例】図３は、本発明によるＳＲＡＭの構成を示す
図である。図３において、アドレスデコーダ１は、アド
レス信号に応じたワード選択信号を生成してこれをワー
ドライン２０を介してメモリブロック１０(0)〜(n)の各
々に供給する。又、テスト信号は、信号ライン２６を介
してメモリブロック１０(0)〜(n)、及びテスト用データ
出力回路４００の各々に供給される。更に、インバータ
１０５によって論理反転されたテスト信号、すなわち反
転テスト信号は、信号ライン２５を介してデータ処理回
路２００’に供給される。
図である。図３において、アドレスデコーダ１は、アド
レス信号に応じたワード選択信号を生成してこれをワー
ドライン２０を介してメモリブロック１０(0)〜(n)の各
々に供給する。又、テスト信号は、信号ライン２６を介
してメモリブロック１０(0)〜(n)、及びテスト用データ
出力回路４００の各々に供給される。更に、インバータ
１０５によって論理反転されたテスト信号、すなわち反
転テスト信号は、信号ライン２５を介してデータ処理回
路２００’に供給される。
【００１８】上記メモリブロック１０(0)〜(n)の各々
は、互いに同一構成からなるメモリブロックであり、デ
ータ信号バスＤＢ0〜ｎの各ビット毎に形成されてい
る。以下に、図におけるメモリブロック１０(0)を例に
あげてメモリブロックの内部構成について説明する。各
メモリブロックには、１ビット分の情報信号を記憶する
メモリセル１００’が記憶ワード数ｍ個分だけ設けられ
ている。これらｍ個のメモリセル１００’(1)〜(m)の
内、上述のアドレスデコーダ１から供給された論理値
「１」のワード選択信号が供給されたメモリセルのみが
アクセス状態となる。この際、アクセス状態となったメ
モリセルのみが、現時点において記憶している情報信号
をビットライン２１に送出する。更に、このアクセス状
態となったメモリブロックは、かかる情報信号の論理値
を反転した反転情報信号をビットライン２２に送出す
る。これらビットライン２１及び２２上に送出された情
報信号及び反転情報信号の各々は、データ処理回路２０
０’及びテスト用データ出力回路４００に供給される。
尚、上記メモリセル１００’(1)〜(m)の各々は、信号ラ
イン２６を介して供給された論理値「０」のテスト信号
に応じて後述するテストモード状態となる。
は、互いに同一構成からなるメモリブロックであり、デ
ータ信号バスＤＢ0〜ｎの各ビット毎に形成されてい
る。以下に、図におけるメモリブロック１０(0)を例に
あげてメモリブロックの内部構成について説明する。各
メモリブロックには、１ビット分の情報信号を記憶する
メモリセル１００’が記憶ワード数ｍ個分だけ設けられ
ている。これらｍ個のメモリセル１００’(1)〜(m)の
内、上述のアドレスデコーダ１から供給された論理値
「１」のワード選択信号が供給されたメモリセルのみが
アクセス状態となる。この際、アクセス状態となったメ
モリセルのみが、現時点において記憶している情報信号
をビットライン２１に送出する。更に、このアクセス状
態となったメモリブロックは、かかる情報信号の論理値
を反転した反転情報信号をビットライン２２に送出す
る。これらビットライン２１及び２２上に送出された情
報信号及び反転情報信号の各々は、データ処理回路２０
０’及びテスト用データ出力回路４００に供給される。
尚、上記メモリセル１００’(1)〜(m)の各々は、信号ラ
イン２６を介して供給された論理値「０」のテスト信号
に応じて後述するテストモード状態となる。
【００１９】データ処理回路２００’は、各種のメモリ
動作制御信号に応じて、上述のビットライン２１及び２
２なる一対の信号ライン上に送出された情報信号の論理
値判定を行い、この判定した論理値に対応したレベルを
有する信号をデータ信号バスＤＢ0上に送出する（読出
し動作）。又、データ処理回路２００は、データ信号バ
スＤＢ0から供給された１ビットデータ信号の論理値に
対応したレベルを有する信号を上記ビットライン２１及
び２２上に送出する（書き込み動作）。更に、データ処
理回路２００’は、信号ライン２５を介して供給された
論理値「１」の反転テスト信号に応じて後述するテスト
モード状態となる。
動作制御信号に応じて、上述のビットライン２１及び２
２なる一対の信号ライン上に送出された情報信号の論理
値判定を行い、この判定した論理値に対応したレベルを
有する信号をデータ信号バスＤＢ0上に送出する（読出
し動作）。又、データ処理回路２００は、データ信号バ
スＤＢ0から供給された１ビットデータ信号の論理値に
対応したレベルを有する信号を上記ビットライン２１及
び２２上に送出する（書き込み動作）。更に、データ処
理回路２００’は、信号ライン２５を介して供給された
論理値「１」の反転テスト信号に応じて後述するテスト
モード状態となる。
【００２０】図４は、かかるデータ処理回路２００’の
内部構成を示す図である。尚、かかる図４においては、
上述の読出し動作を司るための構成のみを示しており、
書き込み動作を司るための構成は図示していない。図４
において、ｎチャネル型のＭＯＳトランジスタ１１１及
び１１２はプリチャージ回路を構成している。かかるプ
リチャージ回路は、供給されたプリチャージ信号の信号
論理値が「１」の時に動作して、この際、高電位電源Ｖ
ｄｄに応じた電圧をビットライン２１及び２２に印加す
る。ｐチャネル型のＭＯＳトランジスタ１１３、１１４
及び１１９は、センスアンプ５０’を構成している。か
かるセンスアンプ５０’は、信号ライン２５を介して供
給された反転テスト信号の論理値が「０」の場合にビッ
トライン２１及び２２間の電位差を増幅する一方、かか
る反転テスト信号の論理値が「１」の場合には上記増幅
動作を停止する。ｎチャネル型のＭＯＳトランジスタ１
１５及び１１６は、カラムセレクタを構成している。か
かるカラムセレクタは、供給されたカラム選択信号の信
号論理値が「１」の時に動作して、この際、２次ビット
ラインとしてのビットライン２３と上記ビットライン２
１との接続、更に、２次ビットラインとしてのビットラ
イン２４と上記ビットライン２２との接続を夫々行う。
ｐチャネル型のＭＯＳトランジスタ１１７及び１１８
は、センスアンプ６０を構成している。かかるセンスア
ンプ６０は、ビットライン２３及び２４間の電位差を増
幅する。
内部構成を示す図である。尚、かかる図４においては、
上述の読出し動作を司るための構成のみを示しており、
書き込み動作を司るための構成は図示していない。図４
において、ｎチャネル型のＭＯＳトランジスタ１１１及
び１１２はプリチャージ回路を構成している。かかるプ
リチャージ回路は、供給されたプリチャージ信号の信号
論理値が「１」の時に動作して、この際、高電位電源Ｖ
ｄｄに応じた電圧をビットライン２１及び２２に印加す
る。ｐチャネル型のＭＯＳトランジスタ１１３、１１４
及び１１９は、センスアンプ５０’を構成している。か
かるセンスアンプ５０’は、信号ライン２５を介して供
給された反転テスト信号の論理値が「０」の場合にビッ
トライン２１及び２２間の電位差を増幅する一方、かか
る反転テスト信号の論理値が「１」の場合には上記増幅
動作を停止する。ｎチャネル型のＭＯＳトランジスタ１
１５及び１１６は、カラムセレクタを構成している。か
かるカラムセレクタは、供給されたカラム選択信号の信
号論理値が「１」の時に動作して、この際、２次ビット
ラインとしてのビットライン２３と上記ビットライン２
１との接続、更に、２次ビットラインとしてのビットラ
イン２４と上記ビットライン２２との接続を夫々行う。
ｐチャネル型のＭＯＳトランジスタ１１７及び１１８
は、センスアンプ６０を構成している。かかるセンスア
ンプ６０は、ビットライン２３及び２４間の電位差を増
幅する。
【００２１】ナンドゲート３１及び３２からなるＦＦ
（フリップフロップ）３０は、上述のビットライン２３
及び２４の如き一対の信号ラインの信号論理値に基づい
て高速に読出し結果を決定するものである。このＦＦ３
０は、ビットライン２３上の信号論理状態が論理値
「１」であり、かつビットライン２４上の信号論理状態
が論理値「０」である場合は、これに応じて論理値
「０」の情報信号をデータバスドライバ４０に供給す
る。又、ＦＦ３０は、ビットライン２３上の信号論理状
態が論理値「０」であり、かつビットライン２４上の信
号論理状態が論理値「１」である場合は、これに応じて
論理値「１」の情報信号をデータバスドライバ４０に供
給する。尚、ＦＦ３０は、上述の如きプリチャージ回路
の動作により、ビットライン２１及び２２が共に論理値
「１」の状態となっている場合は、かかる状態となる以
前にデータバスドライバ４０に供給していた情報信号の
論理状態を記憶保持しつつこれをデータバスドライバ４
０に供給する。データバスドライバ４０は、論理値
「０」のメモリ読出指令信号がその出力制御端子ａに供
給され、かつインバータ４１にて反転されたメモリ読出
指令信号の論理値が「１」の時のみに出力イネーブル状
態となって、ＦＦ３０に記憶されている情報信号の信号
論理値に応じた電圧を発生してこれをデータ信号バスＤ
Ｂ0に印加する。
（フリップフロップ）３０は、上述のビットライン２３
及び２４の如き一対の信号ラインの信号論理値に基づい
て高速に読出し結果を決定するものである。このＦＦ３
０は、ビットライン２３上の信号論理状態が論理値
「１」であり、かつビットライン２４上の信号論理状態
が論理値「０」である場合は、これに応じて論理値
「０」の情報信号をデータバスドライバ４０に供給す
る。又、ＦＦ３０は、ビットライン２３上の信号論理状
態が論理値「０」であり、かつビットライン２４上の信
号論理状態が論理値「１」である場合は、これに応じて
論理値「１」の情報信号をデータバスドライバ４０に供
給する。尚、ＦＦ３０は、上述の如きプリチャージ回路
の動作により、ビットライン２１及び２２が共に論理値
「１」の状態となっている場合は、かかる状態となる以
前にデータバスドライバ４０に供給していた情報信号の
論理状態を記憶保持しつつこれをデータバスドライバ４
０に供給する。データバスドライバ４０は、論理値
「０」のメモリ読出指令信号がその出力制御端子ａに供
給され、かつインバータ４１にて反転されたメモリ読出
指令信号の論理値が「１」の時のみに出力イネーブル状
態となって、ＦＦ３０に記憶されている情報信号の信号
論理値に応じた電圧を発生してこれをデータ信号バスＤ
Ｂ0に印加する。
【００２２】上述の如く、データ処理回路２００’は、
メモリ動作制御信号としてのメモリ読出し指令信号、カ
ラム選択信号及びプリチャージ信号に応じてそのメモリ
読出し動作を行う。この際、信号ライン２５を介して供
給された反転テスト信号の論理値が「１」の場合には、
センスアンプ５０’の増幅動作が停止してテストモード
状態となる。
メモリ動作制御信号としてのメモリ読出し指令信号、カ
ラム選択信号及びプリチャージ信号に応じてそのメモリ
読出し動作を行う。この際、信号ライン２５を介して供
給された反転テスト信号の論理値が「１」の場合には、
センスアンプ５０’の増幅動作が停止してテストモード
状態となる。
【００２３】次に、メモリセル１００’(1)〜(m)につい
て述べる。図５は、かかるメモリセル１００’(1)〜(m)
の内、１つのメモリセル１００’における内部構成を示
す図である。図５において、メモリセル１００’は、１
ビット分の情報信号を記憶するためのインバータ１０１
及び１０２を有する。ｎチャネル型のＭＯＳトランジス
タ１０３は、ワードライン２０を介して供給された論理
値「１」のワード選択信号に応じてビットライン２１上
の情報信号をインバータ１０１に供給する。この際、イ
ンバータ１０１は、かかる情報信号の論理値を反転した
信号をインバータ１０２に供給する。インバータ１０２
は、この供給された信号の論理値を反転した信号をイン
バータ１０１に供給する。インバータ１０１は、この供
給された信号の論理値を反転した信号を再びインバータ
１０２に供給する。かかるインバータ１０１及び１０２
からなるループ接続回路により、１ビット分の情報信号
が記憶される（書込み動作）。又、ｎチャネル型のＭＯ
Ｓトランジスタ１０３は、ワードライン２０を介して供
給された論理値「１」のワード選択信号に応じてインバ
ータ１０２の出力値、すなわち上述の書込み動作にて記
憶された情報信号をビットライン２１上に送出する。こ
の際、ｎチャネル型のＭＯＳトランジスタ１０４は、か
かる論理値「１」のワード選択信号に応じてインバータ
１０１の出力値、すなわち上述の書込み動作にて記憶さ
れた情報信号の論理値を反転した信号をビットライン２
２上に送出する（読出し動作）。
て述べる。図５は、かかるメモリセル１００’(1)〜(m)
の内、１つのメモリセル１００’における内部構成を示
す図である。図５において、メモリセル１００’は、１
ビット分の情報信号を記憶するためのインバータ１０１
及び１０２を有する。ｎチャネル型のＭＯＳトランジス
タ１０３は、ワードライン２０を介して供給された論理
値「１」のワード選択信号に応じてビットライン２１上
の情報信号をインバータ１０１に供給する。この際、イ
ンバータ１０１は、かかる情報信号の論理値を反転した
信号をインバータ１０２に供給する。インバータ１０２
は、この供給された信号の論理値を反転した信号をイン
バータ１０１に供給する。インバータ１０１は、この供
給された信号の論理値を反転した信号を再びインバータ
１０２に供給する。かかるインバータ１０１及び１０２
からなるループ接続回路により、１ビット分の情報信号
が記憶される（書込み動作）。又、ｎチャネル型のＭＯ
Ｓトランジスタ１０３は、ワードライン２０を介して供
給された論理値「１」のワード選択信号に応じてインバ
ータ１０２の出力値、すなわち上述の書込み動作にて記
憶された情報信号をビットライン２１上に送出する。こ
の際、ｎチャネル型のＭＯＳトランジスタ１０４は、か
かる論理値「１」のワード選択信号に応じてインバータ
１０１の出力値、すなわち上述の書込み動作にて記憶さ
れた情報信号の論理値を反転した信号をビットライン２
２上に送出する（読出し動作）。
【００２４】ここで、上記インバータ１０１は、各々そ
のドレイン端及びゲート端同士が互いに接続されている
ｐチャネル型ＭＯＳトランジスタ１２１及びｎチャネル
型ＭＯＳトランジスタ１２２から構成されている。かか
るソース端による接続点がインバータ１０１としての入
力端Ｉとなり、そのドレイン端による接続点がインバー
タ１０１としての出力端Ｙとなる。かかるトランジスタ
１２１のソース端には高電位電源Ｖｄｄが印加されてい
る。一方、トランジスタ１２２のソース端にはｎチャネ
ル型ＭＯＳトランジスタ１１０のドレイン端が接続され
ている。
のドレイン端及びゲート端同士が互いに接続されている
ｐチャネル型ＭＯＳトランジスタ１２１及びｎチャネル
型ＭＯＳトランジスタ１２２から構成されている。かか
るソース端による接続点がインバータ１０１としての入
力端Ｉとなり、そのドレイン端による接続点がインバー
タ１０１としての出力端Ｙとなる。かかるトランジスタ
１２１のソース端には高電位電源Ｖｄｄが印加されてい
る。一方、トランジスタ１２２のソース端にはｎチャネ
ル型ＭＯＳトランジスタ１１０のドレイン端が接続され
ている。
【００２５】インバータ１０２においても上記インバー
タ１０１と同様に、各々そのドレイン端及びゲート端が
互いに接続されているｐチャネル型ＭＯＳトランジスタ
１２３及びｎチャネル型ＭＯＳトランジスタ１２４から
構成されている。かかるソース端による接続点がインバ
ータ１０２としての入力端Ｉとなり、そのドレイン端に
よる接続点がインバータ１０２としての出力端Ｙとな
る。かかるトランジスタ１２３のソース端には高電位電
源Ｖｄｄが印加されている。一方、トランジスタ１２４
のソース端にはｎチャネル型ＭＯＳトランジスタ１１０
のドレイン端が接続されている。
タ１０１と同様に、各々そのドレイン端及びゲート端が
互いに接続されているｐチャネル型ＭＯＳトランジスタ
１２３及びｎチャネル型ＭＯＳトランジスタ１２４から
構成されている。かかるソース端による接続点がインバ
ータ１０２としての入力端Ｉとなり、そのドレイン端に
よる接続点がインバータ１０２としての出力端Ｙとな
る。かかるトランジスタ１２３のソース端には高電位電
源Ｖｄｄが印加されている。一方、トランジスタ１２４
のソース端にはｎチャネル型ＭＯＳトランジスタ１１０
のドレイン端が接続されている。
【００２６】上述の如く、トランジスタ１１０のドレイ
ン端にはトランジスタ１２２及び１２４夫々のソース端
が接続されている。又、かかるトランジスタ１１０のソ
ース端には低電位電源Ｖｓｓが印加されている。更に、
このトランジスタ１１０のゲート端には信号ライン２６
が接続されている。つまり、前述した如きテスト信号が
かかる信号ライン２６を介してトランジスタ１１０のゲ
ート端に供給されるのである。
ン端にはトランジスタ１２２及び１２４夫々のソース端
が接続されている。又、かかるトランジスタ１１０のソ
ース端には低電位電源Ｖｓｓが印加されている。更に、
このトランジスタ１１０のゲート端には信号ライン２６
が接続されている。つまり、前述した如きテスト信号が
かかる信号ライン２６を介してトランジスタ１１０のゲ
ート端に供給されるのである。
【００２７】ここで、論理値「１」のテスト信号が、か
かるトランジスタ１１０のゲート端に供給されると、ト
ランジスタ１１０はオンとなってトランジスタ１２２及
び１２４夫々のソース端には低電位電源Ｖｓｓが印加さ
れることになる。よって、この際インバータ１０１及び
１０２は共に正常な反転動作を行うことになる。一方、
論理値「０」のテスト信号がかかるトランジスタ１１０
のゲート端に供給されると、トランジスタ１１０はオフ
となりトランジスタ１２２及び１２４夫々のソース端は
フローティング状態となる。よって、この際インバータ
１０１及び１０２は共に、論理値「１」の入力時にハイ
インピーダンス出力を行うが如きテストモード状態とな
るのである。
かるトランジスタ１１０のゲート端に供給されると、ト
ランジスタ１１０はオンとなってトランジスタ１２２及
び１２４夫々のソース端には低電位電源Ｖｓｓが印加さ
れることになる。よって、この際インバータ１０１及び
１０２は共に正常な反転動作を行うことになる。一方、
論理値「０」のテスト信号がかかるトランジスタ１１０
のゲート端に供給されると、トランジスタ１１０はオフ
となりトランジスタ１２２及び１２４夫々のソース端は
フローティング状態となる。よって、この際インバータ
１０１及び１０２は共に、論理値「１」の入力時にハイ
インピーダンス出力を行うが如きテストモード状態とな
るのである。
【００２８】次に、テスト用データ出力回路４００につ
いて述べる。図６は、かかるテスト用データ出力回路４
００の構成の一例を示す図である。図６に示されるが如
く、メモリブロック１０(0)〜(n)各々のビットライン２
１及び２２は、かかるメモリブロック毎に夫々個別に設
けられているｎチャネル型ＭＯＳトランジスタ１３０及
び１３１夫々のゲート端に接続される。かかるトランジ
スタ１３０及び１３１のソース端には低電位電源ＶSSが
印加されている。
いて述べる。図６は、かかるテスト用データ出力回路４
００の構成の一例を示す図である。図６に示されるが如
く、メモリブロック１０(0)〜(n)各々のビットライン２
１及び２２は、かかるメモリブロック毎に夫々個別に設
けられているｎチャネル型ＭＯＳトランジスタ１３０及
び１３１夫々のゲート端に接続される。かかるトランジ
スタ１３０及び１３１のソース端には低電位電源ＶSSが
印加されている。
【００２９】かかるトランジスタ１３０のドレイン端は
夫々信号ライン２７にて接続されており、この信号ライ
ン２７を介して故障検出出力Ｘが得られる。かかる信号
ライン２７には、そのソース端に高電位電源Ｖddが印加
されているｐチャネル型ＭＯＳトランジスタ１３２が抵
抗Ｒ１を介して接続されている。かかるトランジスタ１
３２のゲート端には信号ライン２６を介して上記のテス
ト信号が供給される。この際、論理値「０」のテスト信
号が供給されると上記トランジスタ１３２はオンとな
り、論理値「１」に対応した高電位電源Ｖddを信号ライ
ン２７に印加する。つまり、論理値「０」のテスト信号
の供給に応じて信号ライン２７が、論理値「１」に対応
した電圧値にプルアップされるのである。
夫々信号ライン２７にて接続されており、この信号ライ
ン２７を介して故障検出出力Ｘが得られる。かかる信号
ライン２７には、そのソース端に高電位電源Ｖddが印加
されているｐチャネル型ＭＯＳトランジスタ１３２が抵
抗Ｒ１を介して接続されている。かかるトランジスタ１
３２のゲート端には信号ライン２６を介して上記のテス
ト信号が供給される。この際、論理値「０」のテスト信
号が供給されると上記トランジスタ１３２はオンとな
り、論理値「１」に対応した高電位電源Ｖddを信号ライ
ン２７に印加する。つまり、論理値「０」のテスト信号
の供給に応じて信号ライン２７が、論理値「１」に対応
した電圧値にプルアップされるのである。
【００３０】又、トランジスタ１３１のドレイン端は夫
々信号ライン２８にて接続されており、この信号ライン
２８を介して故障検出出力Ｙが得られる。かかる信号ラ
イン２８には、そのソース端に高電位電源Ｖddが印加さ
れているｐチャネル型ＭＯＳトランジスタ１３３が抵抗
Ｒ２を介して接続されている。かかるトランジスタ１３
３のゲート端には信号ライン２６を介してテスト信号が
供給される。この際、論理値「０」のテスト信号が供給
されると上記トランジスタ１３３はオンとなり、論理値
「１」に対応した高電位電源Ｖddを信号ライン２８に印
加する。つまり、論理値「０」のテスト信号の供給に応
じて信号ライン２８が、論理値「１」に対応した電圧値
にプルアップされるのである。
々信号ライン２８にて接続されており、この信号ライン
２８を介して故障検出出力Ｙが得られる。かかる信号ラ
イン２８には、そのソース端に高電位電源Ｖddが印加さ
れているｐチャネル型ＭＯＳトランジスタ１３３が抵抗
Ｒ２を介して接続されている。かかるトランジスタ１３
３のゲート端には信号ライン２６を介してテスト信号が
供給される。この際、論理値「０」のテスト信号が供給
されると上記トランジスタ１３３はオンとなり、論理値
「１」に対応した高電位電源Ｖddを信号ライン２８に印
加する。つまり、論理値「０」のテスト信号の供給に応
じて信号ライン２８が、論理値「１」に対応した電圧値
にプルアップされるのである。
【００３１】次に、上述の図３〜図６の如き構成からな
るＳＲＡＭを評価試験する際の手順について説明する。
図７は、かかる評価試験の各試験モード中、メモリセル
を形成しているインバータ１０１、１０２の内部に断線
故障が生じているか否かを試験するメモリセル試験モー
ドにて実行されるサブルーチンフローを示す図である。
るＳＲＡＭを評価試験する際の手順について説明する。
図７は、かかる評価試験の各試験モード中、メモリセル
を形成しているインバータ１０１、１０２の内部に断線
故障が生じているか否かを試験するメモリセル試験モー
ドにて実行されるサブルーチンフローを示す図である。
【００３２】先ず、ＬＳＩテスタは、かかるＳＲＡＭを
読出し・書込み動作可能状態とすべくＳＲＡＭ動作設定
サブルーチンを実行する（ステップＳ１）。かかるＳＲ
ＡＭ動作設定サブルーチンの実行により、評価試験対象
となる図３の如きＳＲＡＭには、論理値「１」のテスト
信号、論理値「１」のカラム選択信号、及び所定周期に
て論理値「０」及び「１」の状態を繰り返すプリチャー
ジ信号が供給される。
読出し・書込み動作可能状態とすべくＳＲＡＭ動作設定
サブルーチンを実行する（ステップＳ１）。かかるＳＲ
ＡＭ動作設定サブルーチンの実行により、評価試験対象
となる図３の如きＳＲＡＭには、論理値「１」のテスト
信号、論理値「１」のカラム選択信号、及び所定周期に
て論理値「０」及び「１」の状態を繰り返すプリチャー
ジ信号が供給される。
【００３３】次に、ＬＳＩテスタは、かかるＳＲＡＭの
全メモリセルに論理値「０」の情報信号を書き込ませる
べく、ＳＲＡＭのデータバスＤＢ0-n及びアドレスをア
クセスする（ステップＳ２）。かかるステップＳ２の実
行により、全メモリブロックのビットライン２１が論理
値「０」に対応した電圧値にチャージされ、かつビット
ライン２２が論理値「１」に対応した電圧値にチャージ
される。この際、図５に示されるが如きメモリセル各々
のインバータ１０１には、トランジスタ１０３を介して
論理値「０」の信号が供給され、インバータ１０２に
は、トランジスタ１０４を介して論理値「１」の信号が
供給される。かかる動作により、ステップＳ２にて書き
込まれた論理値「０」の情報信号は、インバータ１０１
及び１０２からなるループ回路に記憶される。
全メモリセルに論理値「０」の情報信号を書き込ませる
べく、ＳＲＡＭのデータバスＤＢ0-n及びアドレスをア
クセスする（ステップＳ２）。かかるステップＳ２の実
行により、全メモリブロックのビットライン２１が論理
値「０」に対応した電圧値にチャージされ、かつビット
ライン２２が論理値「１」に対応した電圧値にチャージ
される。この際、図５に示されるが如きメモリセル各々
のインバータ１０１には、トランジスタ１０３を介して
論理値「０」の信号が供給され、インバータ１０２に
は、トランジスタ１０４を介して論理値「１」の信号が
供給される。かかる動作により、ステップＳ２にて書き
込まれた論理値「０」の情報信号は、インバータ１０１
及び１０２からなるループ回路に記憶される。
【００３４】次に、ＬＳＩテスタは、論理値「０」のテ
スト信号、論理値「０」のカラム選択信号、及び論理値
「０」のプリチャージ信号をかかるＳＲＡＭに供給す
る。（ステップＳ３）。かかるステップＳ３の実行によ
り、図４に示されるが如きデータ処理回路２００’のカ
ラムセレクタ（トランジスタ１１５及び１１６）は、非
選択状態となり、センスアンプ５０’はその増幅動作を
停止する。更に、プリチャージ回路（トランジスタ１１
１及び１１２）もそのプリチャージ動作を停止する。更
に、かかるステップＳ３の実行により、図５に示される
が如きメモリセル各々のトランジスタ１１０のゲート端
には、信号ライン２６を介して論理値「０」のテスト信
号が供給される。よって、トランジスタ１２２及び１２
４夫々のソース端には低電位電源Ｖｓｓが印加されなく
なり、各々フローティング状態となる。これにより、イ
ンバータ１０２の出力端Ｙの論理値は、例え、トランジ
スタ１２４がオン状態となっていても、トランジスタ１
２３のドレイン端における信号論理値のみに依存するこ
とになる。更に、かかるステップＳ３の実行により、図
６に示されるが如きテスト用データ出力回路４００のト
ランジスタ１３２及び１３３各々のゲート端には、信号
ライン２６を介して論理値「０」のテスト信号が供給さ
れる。よって、信号ライン２７及び２８は共に論理値
「１」に対応した電圧値にプルアップされる。従って、
この際、故障検出出力Ｘ及びＹは共に論理値「１」の出
力状態となる。
スト信号、論理値「０」のカラム選択信号、及び論理値
「０」のプリチャージ信号をかかるＳＲＡＭに供給す
る。（ステップＳ３）。かかるステップＳ３の実行によ
り、図４に示されるが如きデータ処理回路２００’のカ
ラムセレクタ（トランジスタ１１５及び１１６）は、非
選択状態となり、センスアンプ５０’はその増幅動作を
停止する。更に、プリチャージ回路（トランジスタ１１
１及び１１２）もそのプリチャージ動作を停止する。更
に、かかるステップＳ３の実行により、図５に示される
が如きメモリセル各々のトランジスタ１１０のゲート端
には、信号ライン２６を介して論理値「０」のテスト信
号が供給される。よって、トランジスタ１２２及び１２
４夫々のソース端には低電位電源Ｖｓｓが印加されなく
なり、各々フローティング状態となる。これにより、イ
ンバータ１０２の出力端Ｙの論理値は、例え、トランジ
スタ１２４がオン状態となっていても、トランジスタ１
２３のドレイン端における信号論理値のみに依存するこ
とになる。更に、かかるステップＳ３の実行により、図
６に示されるが如きテスト用データ出力回路４００のト
ランジスタ１３２及び１３３各々のゲート端には、信号
ライン２６を介して論理値「０」のテスト信号が供給さ
れる。よって、信号ライン２７及び２８は共に論理値
「１」に対応した電圧値にプルアップされる。従って、
この際、故障検出出力Ｘ及びＹは共に論理値「１」の出
力状態となる。
【００３５】次に、ＬＳＩテスタは、ＳＲＡＭ内の各メ
モリセルに供給されているワード選択信号を全て論理値
「１」とすべきアドレスをアドレスデコーダ１に供給す
る（ステップＳ４）。かかるステップＳ４の実行によ
り、図５に示されるが如きメモリセル各々のインバータ
１０２の出力信号がトランジスタ１０３を介してビット
ライン２１上に送出され、更に、インバータ１０１の出
力信号がトランジスタ１０４を介してビットライン２２
上に送出される。
モリセルに供給されているワード選択信号を全て論理値
「１」とすべきアドレスをアドレスデコーダ１に供給す
る（ステップＳ４）。かかるステップＳ４の実行によ
り、図５に示されるが如きメモリセル各々のインバータ
１０２の出力信号がトランジスタ１０３を介してビット
ライン２１上に送出され、更に、インバータ１０１の出
力信号がトランジスタ１０４を介してビットライン２２
上に送出される。
【００３６】この際、全メモリセル各々のいずれのトラ
ンジスタ１２３においても断線故障が生じていない場合
は、ビットライン２１は論理値「０」となる。一方、全
メモリセルの内、少なくとも１つのメモリセル内におい
てトランジスタ１２３が断線故障していると、かかるト
ランジスタ１２３にて帯電している電荷の影響によりイ
ンバータ１０２の出力端Ｙの電圧値は緩やかに論理値
「１」に対応したレベルまで上昇する。よって、この論
理値「１」に対応した信号がトランジスタ１０３を介し
てビットライン２１上に送出されることになる。従っ
て、インバータ１０２のトランジスタ１２３に断線故障
が生じていない場合は、論理値「０」の信号がビットラ
イン２１を介してテスト用データ出力回路４００のトラ
ンジスタ１３０各々のゲート端に供給される。よって、
この際、かかるトランジスタ１３０のいずれもがオフ状
態となるので、故障検出出力Ｘは論理値「１」となる。
一方、全メモリセルの内、少なくとも１つのメモリセル
内においてインバータ１０２のトランジスタ１２３に断
線故障が生じている場合は、論理値「１」の信号がビッ
トライン２１を介してテスト用データ出力回路４００の
トランジスタ１３０のゲート端に供給される。よって、
この際、かかるトランジスタ１３０の内の少なくとも１
つがオン状態となるので、故障検出出力Ｘは論理値
「０」となる。
ンジスタ１２３においても断線故障が生じていない場合
は、ビットライン２１は論理値「０」となる。一方、全
メモリセルの内、少なくとも１つのメモリセル内におい
てトランジスタ１２３が断線故障していると、かかるト
ランジスタ１２３にて帯電している電荷の影響によりイ
ンバータ１０２の出力端Ｙの電圧値は緩やかに論理値
「１」に対応したレベルまで上昇する。よって、この論
理値「１」に対応した信号がトランジスタ１０３を介し
てビットライン２１上に送出されることになる。従っ
て、インバータ１０２のトランジスタ１２３に断線故障
が生じていない場合は、論理値「０」の信号がビットラ
イン２１を介してテスト用データ出力回路４００のトラ
ンジスタ１３０各々のゲート端に供給される。よって、
この際、かかるトランジスタ１３０のいずれもがオフ状
態となるので、故障検出出力Ｘは論理値「１」となる。
一方、全メモリセルの内、少なくとも１つのメモリセル
内においてインバータ１０２のトランジスタ１２３に断
線故障が生じている場合は、論理値「１」の信号がビッ
トライン２１を介してテスト用データ出力回路４００の
トランジスタ１３０のゲート端に供給される。よって、
この際、かかるトランジスタ１３０の内の少なくとも１
つがオン状態となるので、故障検出出力Ｘは論理値
「０」となる。
【００３７】次に、ＬＳＩテスタは、かかる故障検出出
力Ｘが論理値「０」であるか否かを判定する（ステップ
Ｓ５）。かかるステップＳ５において故障検出出力Ｘが
論理値「０」であると判定されると、ＬＳＩテスタは、
試験対象となっているＳＲＡＭ内部に故障が存在してい
る旨を知らせるべくディスプレィ表示を行う（ステップ
Ｓ６）。
力Ｘが論理値「０」であるか否かを判定する（ステップ
Ｓ５）。かかるステップＳ５において故障検出出力Ｘが
論理値「０」であると判定されると、ＬＳＩテスタは、
試験対象となっているＳＲＡＭ内部に故障が存在してい
る旨を知らせるべくディスプレィ表示を行う（ステップ
Ｓ６）。
【００３８】一方、かかるステップＳ５において故障検
出出力Ｘが論理値「０」でないと判定されると、ＬＳＩ
テスタは、かかるＳＲＡＭを読出し・書込み動作可能状
態とすべくＳＲＡＭ動作設定サブルーチンを実行する
（ステップＳ７）。かかるＳＲＡＭ動作設定サブルーチ
ンの実行により、評価試験対象となる図３の如きＳＲＡ
Ｍには、論理値「１」のテスト信号、論理値「１」のカ
ラム選択信号、及び所定周期にて論理値「０」及び
「１」の状態を繰り返すプリチャージ信号が供給され
る。次に、ＬＳＩテスタは、かかるＳＲＡＭの全メモリ
セルに論理値「１」の情報信号を書き込ませるべく、Ｓ
ＲＡＭのデータバスＤＢ0-n及びアドレスをアクセスす
る（ステップＳ８）。かかるステップＳ８の実行によ
り、全メモリブロックのビットライン２１が論理値
「１」に対応した電圧値にチャージされ、かつビットラ
イン２２が論理値「０」に対応した電圧値にチャージさ
れる。この際、図５に示されるが如きメモリセル各々の
インバータ１０１には、トランジスタ１０３を介して論
理値「１」の信号が供給され、インバータ１０２には、
トランジスタ１０４を介して論理値「０」の信号が供給
される。かかる動作により、ステップＳ８にて書き込ま
れた論理値「１」の情報信号は、インバータ１０１及び
１０２からなるループ回路に記憶される。
出出力Ｘが論理値「０」でないと判定されると、ＬＳＩ
テスタは、かかるＳＲＡＭを読出し・書込み動作可能状
態とすべくＳＲＡＭ動作設定サブルーチンを実行する
（ステップＳ７）。かかるＳＲＡＭ動作設定サブルーチ
ンの実行により、評価試験対象となる図３の如きＳＲＡ
Ｍには、論理値「１」のテスト信号、論理値「１」のカ
ラム選択信号、及び所定周期にて論理値「０」及び
「１」の状態を繰り返すプリチャージ信号が供給され
る。次に、ＬＳＩテスタは、かかるＳＲＡＭの全メモリ
セルに論理値「１」の情報信号を書き込ませるべく、Ｓ
ＲＡＭのデータバスＤＢ0-n及びアドレスをアクセスす
る（ステップＳ８）。かかるステップＳ８の実行によ
り、全メモリブロックのビットライン２１が論理値
「１」に対応した電圧値にチャージされ、かつビットラ
イン２２が論理値「０」に対応した電圧値にチャージさ
れる。この際、図５に示されるが如きメモリセル各々の
インバータ１０１には、トランジスタ１０３を介して論
理値「１」の信号が供給され、インバータ１０２には、
トランジスタ１０４を介して論理値「０」の信号が供給
される。かかる動作により、ステップＳ８にて書き込ま
れた論理値「１」の情報信号は、インバータ１０１及び
１０２からなるループ回路に記憶される。
【００３９】次に、ＬＳＩテスタは、論理値「０」のテ
スト信号、論理値「０」のカラム選択信号、及び論理値
「０」のプリチャージ信号をかかるＳＲＡＭに供給する
（ステップＳ９）。かかるステップＳ９の実行により、
図４に示されるが如きデータ処理回路２００’のカラム
セレクタ（トランジスタ１１５及び１１６）は、非選択
状態となり、センスアンプ５０’はその増幅動作を停止
する。更に、プリチャージ回路（トランジスタ１１１及
び１１２）もそのプリチャージ動作を停止する。更に、
かかるステップＳ９の実行により、図５に示されるが如
きメモリセル各々のトランジスタ１１０のゲート端に
は、信号ライン２６を介して論理値「０」のテスト信号
が供給される。よって、トランジスタ１２２及び１２４
夫々のソース端には低電位電源Ｖｓｓが印加されなくな
り、各々フローティング状態となる。これにより、イン
バータ１０１の出力端Ｙの論理値は、例え、トランジス
タ１２２がオン状態となっていても、トランジスタ１２
１のドレイン端における信号論理値のみに依存すること
になる。更に、かかるステップＳ９の実行により、図６
に示されるが如きテスト用データ出力回路４００のトラ
ンジスタ１３２及び１３３各々のゲート端には、信号ラ
イン２６を介して論理値「０」のテスト信号が供給され
る。よって、信号ライン２７及び２８は共に論理値
「１」に対応した電圧値にプルアップされる。従って、
この際、故障検出出力Ｘ及びＹは共に論理値「１」の出
力状態となる。
スト信号、論理値「０」のカラム選択信号、及び論理値
「０」のプリチャージ信号をかかるＳＲＡＭに供給する
（ステップＳ９）。かかるステップＳ９の実行により、
図４に示されるが如きデータ処理回路２００’のカラム
セレクタ（トランジスタ１１５及び１１６）は、非選択
状態となり、センスアンプ５０’はその増幅動作を停止
する。更に、プリチャージ回路（トランジスタ１１１及
び１１２）もそのプリチャージ動作を停止する。更に、
かかるステップＳ９の実行により、図５に示されるが如
きメモリセル各々のトランジスタ１１０のゲート端に
は、信号ライン２６を介して論理値「０」のテスト信号
が供給される。よって、トランジスタ１２２及び１２４
夫々のソース端には低電位電源Ｖｓｓが印加されなくな
り、各々フローティング状態となる。これにより、イン
バータ１０１の出力端Ｙの論理値は、例え、トランジス
タ１２２がオン状態となっていても、トランジスタ１２
１のドレイン端における信号論理値のみに依存すること
になる。更に、かかるステップＳ９の実行により、図６
に示されるが如きテスト用データ出力回路４００のトラ
ンジスタ１３２及び１３３各々のゲート端には、信号ラ
イン２６を介して論理値「０」のテスト信号が供給され
る。よって、信号ライン２７及び２８は共に論理値
「１」に対応した電圧値にプルアップされる。従って、
この際、故障検出出力Ｘ及びＹは共に論理値「１」の出
力状態となる。
【００４０】次に、ＬＳＩテスタは、ＳＲＡＭ内の各メ
モリセルに供給されているワード選択信号を全て論理値
「１」とすべきアドレスをアドレスデコーダ１に供給す
る（ステップＳ１０）。かかるステップＳ１０の実行に
より、図５に示されるが如きメモリセル各々のインバー
タ１０２の出力信号がトランジスタ１０３を介してビッ
トライン２１上に送出され、更に、インバータ１０１の
出力信号がトランジスタ１０４を介してビットライン２
２上に送出される。この際、全メモリセル各々のいずれ
のトランジスタ１２１においても断線故障が生じていな
い場合は、ビットライン２２は論理値「０」となる。一
方、全メモリセルの内、少なくとも１つのメモリセル内
においてトランジスタ１２１が断線故障していると、か
かるトランジスタ１２１にて帯電している電荷の影響に
よりインバータ１０１の出力端Ｙの電圧値は緩やかに論
理値「１」に対応したレベルまで上昇する。よって、こ
の論理値「１」に対応した信号がトランジスタ１０４を
介してビットライン２２上に送出されることになる。
モリセルに供給されているワード選択信号を全て論理値
「１」とすべきアドレスをアドレスデコーダ１に供給す
る（ステップＳ１０）。かかるステップＳ１０の実行に
より、図５に示されるが如きメモリセル各々のインバー
タ１０２の出力信号がトランジスタ１０３を介してビッ
トライン２１上に送出され、更に、インバータ１０１の
出力信号がトランジスタ１０４を介してビットライン２
２上に送出される。この際、全メモリセル各々のいずれ
のトランジスタ１２１においても断線故障が生じていな
い場合は、ビットライン２２は論理値「０」となる。一
方、全メモリセルの内、少なくとも１つのメモリセル内
においてトランジスタ１２１が断線故障していると、か
かるトランジスタ１２１にて帯電している電荷の影響に
よりインバータ１０１の出力端Ｙの電圧値は緩やかに論
理値「１」に対応したレベルまで上昇する。よって、こ
の論理値「１」に対応した信号がトランジスタ１０４を
介してビットライン２２上に送出されることになる。
【００４１】すなわち、インバータ１０１のトランジス
タ１２１に断線故障が生じていない場合は、論理値
「０」の信号がビットライン２２を介してテスト用デー
タ出力回路４００のトランジスタ１３１各々のゲート端
に供給される。よって、この際、かかるトランジスタ１
３１のいずれもがオフ状態となるので、故障検出出力Ｙ
は論理値「１」となる。一方、全メモリセルの内、少な
くとも１つのメモリセル内においてインバータ１０１の
トランジスタ１２１に断線故障が生じている場合は、論
理値「１」の信号がビットライン２２を介してテスト用
データ出力回路４００のトランジスタ１３１のゲート端
に供給される。よって、この際、かかるトランジスタ１
３１の内の少なくとも１つがオン状態となるので、故障
検出出力Ｙは論理値「０」となる。
タ１２１に断線故障が生じていない場合は、論理値
「０」の信号がビットライン２２を介してテスト用デー
タ出力回路４００のトランジスタ１３１各々のゲート端
に供給される。よって、この際、かかるトランジスタ１
３１のいずれもがオフ状態となるので、故障検出出力Ｙ
は論理値「１」となる。一方、全メモリセルの内、少な
くとも１つのメモリセル内においてインバータ１０１の
トランジスタ１２１に断線故障が生じている場合は、論
理値「１」の信号がビットライン２２を介してテスト用
データ出力回路４００のトランジスタ１３１のゲート端
に供給される。よって、この際、かかるトランジスタ１
３１の内の少なくとも１つがオン状態となるので、故障
検出出力Ｙは論理値「０」となる。
【００４２】次に、ＬＳＩテスタは、かかる故障検出出
力Ｙが論理値「０」であるか否かを判定する（ステップ
Ｓ１１）。かかるステップＳ１１において故障検出出力
Ｙが論理値「０」であると判定されると、ＬＳＩテスタ
は、前述した如きステップＳ６の実行を行う。一方、か
かるステップＳ１１において故障検出出力Ｙが論理値
「０」でないと判定されると、ＬＳＩテスタは、かかる
メモリセル試験モードによるＳＲＡＭの故障は認められ
なかった旨を知らせるべくディスプレイ表示を行う（ス
テップＳ１２）。
力Ｙが論理値「０」であるか否かを判定する（ステップ
Ｓ１１）。かかるステップＳ１１において故障検出出力
Ｙが論理値「０」であると判定されると、ＬＳＩテスタ
は、前述した如きステップＳ６の実行を行う。一方、か
かるステップＳ１１において故障検出出力Ｙが論理値
「０」でないと判定されると、ＬＳＩテスタは、かかる
メモリセル試験モードによるＳＲＡＭの故障は認められ
なかった旨を知らせるべくディスプレイ表示を行う（ス
テップＳ１２）。
【００４３】上記ステップＳ６もしくはステップＳ１２
の実行後、上述の如きメモリセル試験モードを抜ける。
以上の如く、図７におけるステップＳ１〜Ｓ５の実行に
より、ＳＲＡＭ内部の各メモリセル内に形成されている
インバータ１０２のトランジスタ１２３に、断線故障が
生じているか否かを検出出来る。更に、ステップＳ７〜
Ｓ５の実行により、ＳＲＡＭ内部の各メモリセル内に形
成されているインバータ１０１のトランジスタ１２２
に、断線故障が生じているか否かを検出出来るのであ
る。
の実行後、上述の如きメモリセル試験モードを抜ける。
以上の如く、図７におけるステップＳ１〜Ｓ５の実行に
より、ＳＲＡＭ内部の各メモリセル内に形成されている
インバータ１０２のトランジスタ１２３に、断線故障が
生じているか否かを検出出来る。更に、ステップＳ７〜
Ｓ５の実行により、ＳＲＡＭ内部の各メモリセル内に形
成されているインバータ１０１のトランジスタ１２２
に、断線故障が生じているか否かを検出出来るのであ
る。
【００４４】尚、上記図５の実施例においては、テスト
信号に応じてトランジスタ１２２及び１２４のソース端
を強制的にフローティング状態とすべく、各メモリセル
毎に、フローティング手段としてのトランジスタ１１０
を設ける構成としているが、かかる構成に限定されるも
のではない。例えば、図３におけるデータ処理回路２０
０’に低電位電源Ｖｓｓを供給するためのＶｓｓバスラ
イン１と、各メモリセル１００’に低電位電源Ｖｓｓを
供給するためのＶｓｓバスライン２とを別々に設ける構
成とし、テスト信号に応じてかかるＶｓｓバスライン２
に対する低電位電源Ｖｓｓの供給を禁止してフローティ
ング状態とするようなフローティング手段を設ける構成
としても良いのである。
信号に応じてトランジスタ１２２及び１２４のソース端
を強制的にフローティング状態とすべく、各メモリセル
毎に、フローティング手段としてのトランジスタ１１０
を設ける構成としているが、かかる構成に限定されるも
のではない。例えば、図３におけるデータ処理回路２０
０’に低電位電源Ｖｓｓを供給するためのＶｓｓバスラ
イン１と、各メモリセル１００’に低電位電源Ｖｓｓを
供給するためのＶｓｓバスライン２とを別々に設ける構
成とし、テスト信号に応じてかかるＶｓｓバスライン２
に対する低電位電源Ｖｓｓの供給を禁止してフローティ
ング状態とするようなフローティング手段を設ける構成
としても良いのである。
【００４５】要するに、テスト信号に応じて、メモリセ
ル内に形成されている情報記憶用のインバータのｎチャ
ネル型ＭＯＳトランジスタに印加されるべき低電位電源
Ｖｓｓの印加を禁止してフローティング状態とするよう
なフローティング手段を備えた構成となっていれば良い
のである。
ル内に形成されている情報記憶用のインバータのｎチャ
ネル型ＭＯＳトランジスタに印加されるべき低電位電源
Ｖｓｓの印加を禁止してフローティング状態とするよう
なフローティング手段を備えた構成となっていれば良い
のである。
【００４６】
【発明の効果】上記したことから明らかな如く、本発明
によるＳＲＡＭ装置は、テスト信号に応じて、メモリセ
ル内に形成されている情報記憶用のインバータのｎチャ
ネル型ＭＯＳトランジスタに印加されるべき低電位電源
の印加を禁止してフローティング状態とする構成として
いる。
によるＳＲＡＭ装置は、テスト信号に応じて、メモリセ
ル内に形成されている情報記憶用のインバータのｎチャ
ネル型ＭＯＳトランジスタに印加されるべき低電位電源
の印加を禁止してフローティング状態とする構成として
いる。
【００４７】よって、かかるインバータを形成している
ｐチャネル型ＭＯＳトランジスタのゲート端が帯電した
状態のまま断線故障していても、この帯電の影響による
電圧値の上昇がマスクされることなく、これを故障とし
て検出することが可能となるのである。従って、本発明
によるＳＲＡＭ装置によれば、その評価試験時、特に、
メモリセルを形成しているインバータの内部に断線故障
が生じているか否かを試験するメモリセル試験モードに
て精度良くかかる断線故障検出を行うことが出来て好ま
しいのである。
ｐチャネル型ＭＯＳトランジスタのゲート端が帯電した
状態のまま断線故障していても、この帯電の影響による
電圧値の上昇がマスクされることなく、これを故障とし
て検出することが可能となるのである。従って、本発明
によるＳＲＡＭ装置によれば、その評価試験時、特に、
メモリセルを形成しているインバータの内部に断線故障
が生じているか否かを試験するメモリセル試験モードに
て精度良くかかる断線故障検出を行うことが出来て好ま
しいのである。
【図１】従来のＳＲＡＭの構成の一例を示す図である。
【図２】従来のメモリセル１００の構成を示す図であ
る。
る。
【図３】本発明によるＳＲＡＭの構成を示す図である。
【図４】データ処理回路２００’の構成を示す図であ
る。
る。
【図５】メモリセル１００’の構成を示す図である。
【図６】テスト用データ出力回路４００の構成を示す図
である。
である。
【図７】本発明によるＳＲＡＭ装置にて実施される評価
試験手順を示すフロー図である。
試験手順を示すフロー図である。
１００’ メモリセル １０１、１０２ インバータ ４００ テスト用データ出力回路４００
Claims (3)
- 【請求項１】 ソース端に高電位電源が印加されたｐチ
ャネル型ＭＯＳトランジスタと、ソース端に低電位電源
が印加されたｎチャネル型ＭＯＳトランジスタとからな
るインバータの一対がループ接続されたメモリセルを有
するＳＲＡＭ装置であって、 テスト信号に応じて前記ｎチャネル型ＭＯＳトランジス
タのソース端と前記低電位電源との接続を遮断して前記
ｎチャネル型ＭＯＳトランジスタのソース端をフローテ
ィング状態にするフローティング手段を有することを特
徴とするＳＲＡＭ装置。 - 【請求項２】 前記フローティング手段は、前記テスト
信号が論理値「１」の時にオンとなって前記低電位電源
を前記ｎチャネル型ＭＯＳトランジスタのソース端に印
加する一方、前記テスト信号が論理値「０」の時にオフ
となって前記ｎチャネル型ＭＯＳトランジスタのソース
端をフローティング状態にするｎチャネル型ＭＯＳトラ
ンジスタであることを特徴とする請求項１記載のＳＲＡ
Ｍ装置。 - 【請求項３】 前記メモリセルに論理値「０」の情報信
号を書き込む書込み行程と、 前記テスト信号を前記フローティング手段に供給するテ
ストモード設定行程と、 前記メモリセルから情報信号の読出しを行う読出し行程
と、 前記読出し行程にて読み出された情報信号の論理値が
「１」の時に故障有と判定する判定行程とからなること
を特徴とするＳＲＡＭ装置の試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215039A JP2873301B2 (ja) | 1994-09-08 | 1994-09-08 | Ｓｒａｍ装置及びその試験方法 |
| KR1019950029355A KR960012518A (ko) | 1994-09-08 | 1995-09-07 | 스태틱 랜덤 액세스 메모리 및 그 시험 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6215039A JP2873301B2 (ja) | 1994-09-08 | 1994-09-08 | Ｓｒａｍ装置及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877798A JPH0877798A (ja) | 1996-03-22 |
| JP2873301B2 true JP2873301B2 (ja) | 1999-03-24 |
Family
ID=16665750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6215039A Expired - Lifetime JP2873301B2 (ja) | 1994-09-08 | 1994-09-08 | Ｓｒａｍ装置及びその試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2873301B2 (ja) |
| KR (1) | KR960012518A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831896A (en) * | 1996-12-17 | 1998-11-03 | International Business Machines Corporation | Memory cell |
| WO2008023334A2 (en) * | 2006-08-22 | 2008-02-28 | Nxp B.V. | Method for testing a static random access memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143992A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体記憶装置 |
-
1994
- 1994-09-08 JP JP6215039A patent/JP2873301B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-07 KR KR1019950029355A patent/KR960012518A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012518A (ko) | 1996-04-20 |
| JPH0877798A (ja) | 1996-03-22 |
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