JPH05282862A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05282862A JPH05282862A JP4105504A JP10550492A JPH05282862A JP H05282862 A JPH05282862 A JP H05282862A JP 4105504 A JP4105504 A JP 4105504A JP 10550492 A JP10550492 A JP 10550492A JP H05282862 A JPH05282862 A JP H05282862A
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- JP
- Japan
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- data
- turned
- memory
- power
- transistor
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Abstract
(57)【要約】
【目的】 電源投入時などに、特定ブロック又は全メモ
リ素子のデータを同時に書き込むことのできる半導体記
憶装置を提供する。 【構成】 メモリ素子のトランスファーゲート４とキャ
パシタ３の間にＭＯＳ型トランジスタ６を設け、電源投
入時のリセット信号８によりＭＯＳ型トランジスタ６を
ＯＮさせて、このトランジスタ６により電源電圧71又は
ＧＮＤ電位72のデータが書き込めるようにする。また、
画像メモリのデータレジスタ内またはスタティックＲＡ
Ｍの単位記憶素子に対し、並列的にＭＯＳトランジスタ
を設置し、電源投入時のリセット信号によりデータを書
き込めるようにした。 【効果】 メモリ素子のリセットが高速に行えるように
なる。
リ素子のデータを同時に書き込むことのできる半導体記
憶装置を提供する。 【構成】 メモリ素子のトランスファーゲート４とキャ
パシタ３の間にＭＯＳ型トランジスタ６を設け、電源投
入時のリセット信号８によりＭＯＳ型トランジスタ６を
ＯＮさせて、このトランジスタ６により電源電圧71又は
ＧＮＤ電位72のデータが書き込めるようにする。また、
画像メモリのデータレジスタ内またはスタティックＲＡ
Ｍの単位記憶素子に対し、並列的にＭＯＳトランジスタ
を設置し、電源投入時のリセット信号によりデータを書
き込めるようにした。 【効果】 メモリ素子のリセットが高速に行えるように
なる。
Description
【０００１】
【産業上の利用分野】この発明は、特定又は全メモリセ
ル内の単位記憶素子に対して、高速に書き込み動作が可
能なダイナミックＲＡＭ及びその他の半導体記憶装置に
関する。
ル内の単位記憶素子に対して、高速に書き込み動作が可
能なダイナミックＲＡＭ及びその他の半導体記憶装置に
関する。
【０００２】
【従来の技術】図１０は従来のダイナミックＲＡＭ(Ran
dam Access Memory)のメモリ素子構成を示した回路図で
ある。図において、１はワード線、２はビット線、３は
データを記憶するキャパシタ、４はビット線２のデータ
をキャパシタ３に伝えるためのトランスファーゲート、
５はセルプレート電圧である。
dam Access Memory)のメモリ素子構成を示した回路図で
ある。図において、１はワード線、２はビット線、３は
データを記憶するキャパシタ、４はビット線２のデータ
をキャパシタ３に伝えるためのトランスファーゲート、
５はセルプレート電圧である。
【０００３】次に、動作について説明すると、ワード線
１が“Ｈ”になることにより、トランスファーゲート４
がＯＮして、キャパシタ３とビット線２が接続され、ビ
ット線２のデータがキャパシタ３に書き込まれる。
１が“Ｈ”になることにより、トランスファーゲート４
がＯＮして、キャパシタ３とビット線２が接続され、ビ
ット線２のデータがキャパシタ３に書き込まれる。
【０００４】
【発明が解決しようとする課題】従来のダイナミックＲ
ＡＭは以上のように構成されているので、電源電圧を投
入した直後では、メモリ素子のデータは未定のままであ
った。このため、例えば動作チェック(簡単な試験レベ
ル)の際、電源電圧を投入した直後にメモリ素子にデー
タを書き込む動作が必要とされていた。また、ワード線
を選択しなければメモリ素子のデータを書くことができ
ないので、全メモリ素子を同時に書き込むことができな
かった。
ＡＭは以上のように構成されているので、電源電圧を投
入した直後では、メモリ素子のデータは未定のままであ
った。このため、例えば動作チェック(簡単な試験レベ
ル)の際、電源電圧を投入した直後にメモリ素子にデー
タを書き込む動作が必要とされていた。また、ワード線
を選択しなければメモリ素子のデータを書くことができ
ないので、全メモリ素子を同時に書き込むことができな
かった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、電源投入時などに、特定又は
全メモリ素子のデータを同時に書き込むことのできる半
導体記憶装置を提供することを目的とする。
るためになされたもので、電源投入時などに、特定又は
全メモリ素子のデータを同時に書き込むことのできる半
導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリ素子のキャパシタ(単位記憶素子)と並
列に、電源投入時のリセット信号がゲートに入力されて
いるＭＯＳ型トランジスタが設けられていて、電源電圧
が投入されると、データがＭＯＳ型トランジスタを介し
て全メモリ素子に書き込めるようにしたものである。
憶装置は、メモリ素子のキャパシタ(単位記憶素子)と並
列に、電源投入時のリセット信号がゲートに入力されて
いるＭＯＳ型トランジスタが設けられていて、電源電圧
が投入されると、データがＭＯＳ型トランジスタを介し
て全メモリ素子に書き込めるようにしたものである。
【０００７】また、アドレスキーモードを利用して、特
定ブロックのメモリ素子にデータを書き込めるようにし
た。
定ブロックのメモリ素子にデータを書き込めるようにし
た。
【０００８】また、画像メモリのデータレジスタ内の単
位記憶素子に対し、並列的にＭＯＳトランジスタを設置
し、電源投入時のリセット信号によりデータを書き込め
るようにした。
位記憶素子に対し、並列的にＭＯＳトランジスタを設置
し、電源投入時のリセット信号によりデータを書き込め
るようにした。
【０００９】
【作用】この発明における半導体記憶装置は、電源投入
時のリセット信号又はアドレスキーのアドレス信号の組
合せ等所定信号に応答して、全メモリセル又は特定ブロ
ックのメモリ素子に対し、同時にデータが書き込みでき
るようになる。
時のリセット信号又はアドレスキーのアドレス信号の組
合せ等所定信号に応答して、全メモリセル又は特定ブロ
ックのメモリ素子に対し、同時にデータが書き込みでき
るようになる。
【００１０】
実施例１．図１はこの発明の一実施例に係る半導体記憶
装置(ダイナミックＲＡＭ)を示す回路構成図である。図
において、１はワード線、２はビット線、３はデータを
記憶するキャパシタ、４はビット線２のデータをキャパ
シタ３に伝えるためのトランスファーゲート、５はセル
プレート電圧であり、これらの構成は図１０に示した従
来例と同様である。本実施例において、６はＭＯＳ型ト
ランジスタ(薄膜トランジスタ)であり、ソースには電源
電圧(“Ｈ”レベル)７１、又はＧＮＤ電位(“Ｌ”レベ
ル)７２が印加されている。また、ＭＯＳ型トランジス
タ６のドレインはトランスファーゲート４とキャパシタ
３の間に接続されており、更にそのゲートには電源投入
時のリセット信号８が入力されるよう構成されている。
装置(ダイナミックＲＡＭ)を示す回路構成図である。図
において、１はワード線、２はビット線、３はデータを
記憶するキャパシタ、４はビット線２のデータをキャパ
シタ３に伝えるためのトランスファーゲート、５はセル
プレート電圧であり、これらの構成は図１０に示した従
来例と同様である。本実施例において、６はＭＯＳ型ト
ランジスタ(薄膜トランジスタ)であり、ソースには電源
電圧(“Ｈ”レベル)７１、又はＧＮＤ電位(“Ｌ”レベ
ル)７２が印加されている。また、ＭＯＳ型トランジス
タ６のドレインはトランスファーゲート４とキャパシタ
３の間に接続されており、更にそのゲートには電源投入
時のリセット信号８が入力されるよう構成されている。
【００１１】図３は上記実施例１の素子構造の一例を示
す断面図であり、トランスファーゲート側のポリシリコ
ン電極(ワード線１)の上に薄膜のＭＯＳ型トランジスタ
６を形成している。この薄膜トランジスタ６のゲート２
４には、電源投入時のリセット信号８が入力され、また
ソース２５には電源電圧７１又はＧＮＤ電位７２が印加
される。そしてドレイン側はキャパシタ電極２３とつな
がっている。上記薄膜素子構造によれば、メモリ素子全
体を集積して作成できる効果がある。
す断面図であり、トランスファーゲート側のポリシリコ
ン電極(ワード線１)の上に薄膜のＭＯＳ型トランジスタ
６を形成している。この薄膜トランジスタ６のゲート２
４には、電源投入時のリセット信号８が入力され、また
ソース２５には電源電圧７１又はＧＮＤ電位７２が印加
される。そしてドレイン側はキャパシタ電極２３とつな
がっている。上記薄膜素子構造によれば、メモリ素子全
体を集積して作成できる効果がある。
【００１２】次に、上記実施例１の動作を図２により説
明する。電源電圧が投入されて電圧が上がると、電源投
入時のリセット信号８が“Ｈ”になり、ＭＯＳトランジ
スタ６のゲートに加わり、トランジスタ６はＯＮしてド
レイン側７の電圧レベル(電源電圧又はＧＮＤ電位)がキ
ャパシタ９に伝わり、メモリ素子に書き込まれる。その
後、電源電圧が安定すると電源投入時のリセット信号８
は“Ｌ”になり、ＭＯＳトランジスタ６はＯＦＦする。
このように、全メモリセルに上記ＭＯＳトランジスタ６
が接続されているので、電源投入時にメモリ素子にデー
タが書き込める。
明する。電源電圧が投入されて電圧が上がると、電源投
入時のリセット信号８が“Ｈ”になり、ＭＯＳトランジ
スタ６のゲートに加わり、トランジスタ６はＯＮしてド
レイン側７の電圧レベル(電源電圧又はＧＮＤ電位)がキ
ャパシタ９に伝わり、メモリ素子に書き込まれる。その
後、電源電圧が安定すると電源投入時のリセット信号８
は“Ｌ”になり、ＭＯＳトランジスタ６はＯＦＦする。
このように、全メモリセルに上記ＭＯＳトランジスタ６
が接続されているので、電源投入時にメモリ素子にデー
タが書き込める。
【００１３】実施例２．上記実施例では、ＭＯＳトラン
ジスタ６を介して“Ｌ”か“Ｈ”かどちらかのデータし
かメモリ素子内に書き込めないが、図４に示すように、
“Ｌ”書き込み用トランジスタ１１と、“Ｈ”書き込み
用トランジスタ１２の２組のトランジスタを用いて、
“Ｌ”か“Ｈ”の選択をアドレスのレベルでできるよう
にしても良い。図５はこの実施例２のタイミング図を示
したもので、電源投入時に、あるアドレスピンが“Ｌ”
ならばそのアドレスピンに関する信号９のみが“Ｈ”に
なり(実線)、トランジスタ１１がＯＮして、キャパシタ
３にＧＮＤ電位７２の“Ｌ”レベルのデータが書き込ま
れる。なお、この時のアドレスの信号１０は“Ｌ”レベ
ルの状態を保っている。また、アドレスピンが“Ｈ”な
らば信号１０のみが“Ｈ”になり(波線)、トランジスタ
１２がＯＮして、キャパシタ３に電源電位７１の“Ｈ”
レベルのデータが書き込まれる。このようにして、アド
レスピンの状態によって、“Ｌ”か“Ｈ”かのデータを
書き込むことができる。
ジスタ６を介して“Ｌ”か“Ｈ”かどちらかのデータし
かメモリ素子内に書き込めないが、図４に示すように、
“Ｌ”書き込み用トランジスタ１１と、“Ｈ”書き込み
用トランジスタ１２の２組のトランジスタを用いて、
“Ｌ”か“Ｈ”の選択をアドレスのレベルでできるよう
にしても良い。図５はこの実施例２のタイミング図を示
したもので、電源投入時に、あるアドレスピンが“Ｌ”
ならばそのアドレスピンに関する信号９のみが“Ｈ”に
なり(実線)、トランジスタ１１がＯＮして、キャパシタ
３にＧＮＤ電位７２の“Ｌ”レベルのデータが書き込ま
れる。なお、この時のアドレスの信号１０は“Ｌ”レベ
ルの状態を保っている。また、アドレスピンが“Ｈ”な
らば信号１０のみが“Ｈ”になり(波線)、トランジスタ
１２がＯＮして、キャパシタ３に電源電位７１の“Ｈ”
レベルのデータが書き込まれる。このようにして、アド
レスピンの状態によって、“Ｌ”か“Ｈ”かのデータを
書き込むことができる。
【００１４】実施例３．上記実施例では電源投入時のみ
書き込めるようにしているが、アドレスキーを利用して
実施例２(図４)の書き込み用のトランジスタ１１,１２
をＯＮできるように構成してデータを書き込んでも良
い。ここに、アドレスキーとは４ＭＤＲＡＭ等に内蔵し
たオプション機能を指し、図６に示すように、／ＲＡＳ
(行アドレスストローブ信号)に先立って、／ＣＡＳ(列
アドレスストローブ信号)及び／ＷＥ(書き込み指定信
号)を立ち下げる時に、例えばＡ10ピン(４ＭＤＲＡＭの
場合)を電源電圧(Ｖcc＋α)にして、その他のアドレス
ピンＡ0〜Ａ9の組み合せによりモード(ページモード、
ニブルモード、スタティックカラムモード)を切換える
機能をいう。
書き込めるようにしているが、アドレスキーを利用して
実施例２(図４)の書き込み用のトランジスタ１１,１２
をＯＮできるように構成してデータを書き込んでも良
い。ここに、アドレスキーとは４ＭＤＲＡＭ等に内蔵し
たオプション機能を指し、図６に示すように、／ＲＡＳ
(行アドレスストローブ信号)に先立って、／ＣＡＳ(列
アドレスストローブ信号)及び／ＷＥ(書き込み指定信
号)を立ち下げる時に、例えばＡ10ピン(４ＭＤＲＡＭの
場合)を電源電圧(Ｖcc＋α)にして、その他のアドレス
ピンＡ0〜Ａ9の組み合せによりモード(ページモード、
ニブルモード、スタティックカラムモード)を切換える
機能をいう。
【００１５】実施例４．また、上記実施例３において、
アドレスキーのアドレスの組み合わせにより、特定ブロ
ックのメモリ素子だけを書き込めるよう構成しても良
い。
アドレスキーのアドレスの組み合わせにより、特定ブロ
ックのメモリ素子だけを書き込めるよう構成しても良
い。
【００１６】実施例５．また、上記実施例ではキャパシ
タとトランジスタで構成されたメモリ素子について説明
したが、画像メモリのデータレジスタに同様の回路を用
いても同様の効果を奏する。図７はグラフィック用のデ
ュアルポートＲＡＭの全体構成を示すブロック図であ
り、通常のＤＲＡＭに内蔵されている回路の他に、１行
分のデータレジスタ３１とそのデータレジスタ３１の中
の１ビットを指定し選択するためのアドレスポインタ３
３とシリアルデータセレクタ３２を含んでいる(現在は
４ビット単位でアクセスする素子が中心)。そして、ラ
ンダムポート(A-Port)からは通常のＤＲＡＭと同様、ア
ドレス，／ＲＡＳ，／ＣＡＳ，／ＯＥ(／ＤＴ／／ＯＥ)
によってアクセスの制御を行い、シリアルポート(B-Por
t)からのリードは、まずアドレス，／ＲＡＳ，／ＣＡ
Ｓ，／ＤＴ／／ＯＥの制御により１行分のデータをデー
タレジスタ３１に転送する。この時ＣＡＳによってスト
ローブされた列アドレスがアドレスポインタ３３にロー
ドされ、それによって指定されるビット(４ビット)がシ
リアルポートに出力される最初のビットになる。その
後、ＳＣ(シリアルコントロール)信号をトグルする
(“Ｈ”,“Ｌ”を繰り返す)と、ＳＣ信号が“Ｈ”にな
る度にアドレスポインタ３３がインクリメントされデー
タレジスタ３１の内容が順にシリアルポートに現れる構
成となっている。図８は上記デュアルポートＲＡＭのデ
ータレジスタに本発明を適用した回路図であり、データ
レジスタの単位記憶素子であるフリップフロップに対
し、トランジスタ４１を設け、電源投入時のリセット信
号８により電源電圧又はＧＮＤ電位レベルのデータを書
き込むように構成した。
タとトランジスタで構成されたメモリ素子について説明
したが、画像メモリのデータレジスタに同様の回路を用
いても同様の効果を奏する。図７はグラフィック用のデ
ュアルポートＲＡＭの全体構成を示すブロック図であ
り、通常のＤＲＡＭに内蔵されている回路の他に、１行
分のデータレジスタ３１とそのデータレジスタ３１の中
の１ビットを指定し選択するためのアドレスポインタ３
３とシリアルデータセレクタ３２を含んでいる(現在は
４ビット単位でアクセスする素子が中心)。そして、ラ
ンダムポート(A-Port)からは通常のＤＲＡＭと同様、ア
ドレス，／ＲＡＳ，／ＣＡＳ，／ＯＥ(／ＤＴ／／ＯＥ)
によってアクセスの制御を行い、シリアルポート(B-Por
t)からのリードは、まずアドレス，／ＲＡＳ，／ＣＡ
Ｓ，／ＤＴ／／ＯＥの制御により１行分のデータをデー
タレジスタ３１に転送する。この時ＣＡＳによってスト
ローブされた列アドレスがアドレスポインタ３３にロー
ドされ、それによって指定されるビット(４ビット)がシ
リアルポートに出力される最初のビットになる。その
後、ＳＣ(シリアルコントロール)信号をトグルする
(“Ｈ”,“Ｌ”を繰り返す)と、ＳＣ信号が“Ｈ”にな
る度にアドレスポインタ３３がインクリメントされデー
タレジスタ３１の内容が順にシリアルポートに現れる構
成となっている。図８は上記デュアルポートＲＡＭのデ
ータレジスタに本発明を適用した回路図であり、データ
レジスタの単位記憶素子であるフリップフロップに対
し、トランジスタ４１を設け、電源投入時のリセット信
号８により電源電圧又はＧＮＤ電位レベルのデータを書
き込むように構成した。
【００１７】実施例６．更に、図９に示すようにスタテ
ィックＲＡＭの単位記憶素子(フリップフロップ)に適用
しても同様の効果が得られる。
ィックＲＡＭの単位記憶素子(フリップフロップ)に適用
しても同様の効果が得られる。
【００１８】
【発明の効果】以上のように、この発明によればメモリ
内のそれぞれの単位記憶素子に対してリセット信号等の
特定信号に応答してデータを同時に書き込める手段を設
けたので、メモリデータのリセットが高速に行なわれる
効果がある。
内のそれぞれの単位記憶素子に対してリセット信号等の
特定信号に応答してデータを同時に書き込める手段を設
けたので、メモリデータのリセットが高速に行なわれる
効果がある。
【図１】この発明の実施例１に係るメモリセル構造を示
す回路図である。
す回路図である。
【図２】上記実施例の電源投入時のリセット信号のタイ
ミング図である。
ミング図である。
【図３】上記実施例のメモリ素子構造を示す断面図であ
る。
る。
【図４】実施例２に係るメモリセル構造を示す回路図で
ある。
ある。
【図５】実施例２のメモリセルの書き込みタイミング図
である。
である。
【図６】実施例３のアドレスキーを説明するためのタイ
ミング図である。
ミング図である。
【図７】デュアルポートＲＡＭの全体構成を示す図であ
る。
る。
【図８】実施例５のデータレジスタ部を示す図である。
【図９】実施例６のメモリセル構造を示す回路図であ
る。
る。
【図１０】従来のメモリセル構造を示す回路図である。
１ ワード線 ２ ビット線 ３ キャパシタ ４ トランスファーゲート ５ セルプレート電圧 ６ ＭＯＳ型トランジスタ 8,9,10 電源投入時のリセット信号 11,12 ＭＯＳ型トランジスタ 24 ゲート 25 ソース 26 Ｐ+活性化領域 30 ＤＲＡＭメモリアレイ 31 データレジスタ 32 シリアルデータセレクタ 33 アドレスポインタ 50 ＭＯＳトランジスタ 71 電源電圧 72 ＧＮＤ電位
Claims (2)
- 【請求項１】 メモリ内の単位記憶素子に対して、電源
投入時のリセット信号又は所定信号に応答して、データ
を書き込むことのできる手段を設けたことを特徴とする
半導体記憶装置。 - 【請求項２】 メモリ素子のキャパシタと並列的にＭＯ
Ｓ型トランジスタを設置し、電源投入時のリセット信号
又は所定信号に応答して、前記ＭＯＳ型トランジスタを
介しメモリ素子内にデータを書き込むことができる半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105504A JPH05282862A (ja) | 1992-03-30 | 1992-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105504A JPH05282862A (ja) | 1992-03-30 | 1992-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282862A true JPH05282862A (ja) | 1993-10-29 |
Family
ID=14409436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105504A Pending JPH05282862A (ja) | 1992-03-30 | 1992-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282862A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012730A (ja) * | 2011-06-01 | 2013-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014197444A (ja) * | 2013-03-08 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-03-30 JP JP4105504A patent/JPH05282862A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012730A (ja) * | 2011-06-01 | 2013-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10504920B2 (en) | 2011-06-01 | 2019-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2014197444A (ja) * | 2013-03-08 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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