JPH10228768A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源投入直後における消費電流を低減する。 【解決手段】 初期化回路（２０）は電源投入に応答し
てセルフリフレッシュ制御信号発生回路（３０）を活性
化する。電源投入後セルフリフレッシュモードに半導体
記憶装置が入り、外部ロウアドレスストローブ信号／Ｒ
ＡＳの論理状態にかかわらず、電源投入後ＲＡＳ系制御
回路（１０ｂ）は初期状態にあり、消費電流は、スタン
バイ電流程度とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に内部で周期的にメモリセルのデータがリフレ
ッシュされるセルフリフレッシュモード動作が可能なダ
イナミック型半導体記憶装置に関する。より特定的に
は、この半導体記憶装置における電源投入直後における
消費電流を低減するための構成に関する。

【０００２】

【従来の技術】図２３は、従来のダイナミック型半導体
記憶装置の全体の構成を概略的に示す図である。図２３
において、従来の半導体記憶装置は、行列状に配列され
る複数のメモリセルＭＣを有するメモリセルアレイ１
と、外部からのアドレス信号Ａｄを取込み内部行アドレ
ス信号および内部列アドレス信号を生成するアドレスバ
ッファ２と、活性化時このアドレスバッファ２から与え
られる内部行アドレス信号をデコードし、該デコード結
果に従ってメモリセルアレイ１の対応の行を選択状態へ
駆動する行選択回路４と、活性化時、メモリセルアレイ
１のメモリセル列（ビット線対ＢＬ，／ＢＬ）のデータ
を検知し増幅しかつラッチするセンスアンプ帯６と、活
性化時アドレスバッファ２から与えられる列アドレス信
号をデコードし、メモリセルアレイ１のアドレス指定さ
れた列を選択して内部データバスへ接続する列選択回路
８を含む。

【０００３】メモリセルアレイ１においては、メモリセ
ルの行それぞれに対応してワード線ＷＬが配置され、ま
たメモリセル列それぞれに対応してビット線対ＢＬおよ
び／ＢＬが配置される。図２３においては、１つのワー
ド線ＷＬおよび１本のビット線ＢＬを代表的に示す。メ
モリセルＭＣは、情報を格納するキャパシタＣと、対応
のワード線が選択状態となったとき、キャパシタＣを対
応のビット線ＢＬ（または／ＢＬ）へ接続するアクセス
トランジスタＴを含む。

【０００４】行選択回路４は、アドレスバッファ２から
の内部行アドレス信号をデコードするロウデコード回路
およびこのロウデコード回路の出力信号に従ってアドレ
ス指定された行に対応して配置されたワード線ＷＬを選
択状態へ駆動するワード線ドライブ回路を含む。センス
アンプ帯６は、このビット線対それぞれに対応して設け
られるセンスアンプ回路を含む。通常、ビット線ＢＬお
よび／ＢＬはスタンバイ状態においては、たとえば中間
電圧レベルにプリチャージされており、対をなすビット
線ＢＬおよび／ＢＬの一方にメモリセルのデータがアク
ティブサイクルにおいて読出される。センスアンプ回路
は、各対応のビット線対の電位を差動的に増幅してラッ
チする。

【０００５】列選択回路８は、アドレスバッファ２から
の内部列アドレス信号をデコードする列デコード回路
と、この列デコード回路の出力する列選択信号に従って
メモリセルアレイ１の対応の列を内部データ線に接続す
るＩＯゲートを含む。

【０００６】半導体記憶装置は、さらに、外部から与え
られるロウアドレスストローブ信号／ＲＡＳ、コラムア
ドレスストローブ信号／ＣＡＳおよびライトイネーブル
信号／ＷＥに従って必要とされる内部制御信号を発生す
る内部制御信号発生回路１０と、この内部制御信号発生
回路１０の制御の下に列選択回路８により選択されたメ
モリセルと外部との間でデータの入出力を行なう入出力
回路１２を含む。

【０００７】ロウアドレスストローブ信号／ＲＡＳは、
メモリサイクルを規定する信号であり、スタンバイサイ
クルおよびアクティブサイクルを規定する。このロウア
ドレスストローブ信号／ＲＡＳが活性状態のＬレベルと
なると、この半導体記憶装置においてメモリセル選択動
作が開始される。コラムアドレスストローブ信号／ＣＡ
Ｓは列選択動作の開始タイミングを与える信号である。
ライトイネーブル信号／ＷＥは、データの書込／読出モ
ードを指定する信号である。データの読出タイミング
は、コラムアドレスストローブ信号／ＣＡＳにより決定
され、選択メモリセルへのデータの書込を行なうタイミ
ングは、コラムアドレスストローブ信号／ＣＡＳおよび
ライトイネーブル信号／ＷＥ両者の活性化により決定さ
れる。次にこの図２３に示す半導体記憶装置の動作を図
２４に示す波形図を参照して説明する。

【０００８】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルのときには、この半導体記憶装置はスタンバイサ
イクルにあり、各内部回路はプリチャージ状態にある。
このスタンバイサイクルにおいて、内部回路がプリチャ
ージ状態におかれるときの電位レベルは、予め定められ
ている。

【０００９】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がると、アクティブサイクルが始まり、メ
モリセル選択動作が始まる。このロウアドレスストロー
ブ信号／ＲＡＳの立下がりに応答して、アドレスバッフ
ァ２は、外部から与えられるアドレス信号Ａｄを取込み
内部行アドレス信号を形成して行選択回路４へ与える。
行選択回路４は、この与えられた内部行アドレス信号に
従ってメモリセルアレイ１のアドレス指定された行に対
応するワード線を選択状態へ駆動する。この選択状態と
されたワード線ＷＬの電位がＨレベルに立上がる。この
選択されたワード線ＷＬに接続されるメモリセルＭＣに
おいては、アクセストランジスタＴが導通し、キャパシ
タＣに格納された電荷が対応のビット線ＢＬまたは／Ｂ
Ｌに読出される。対をなすビット線において他方のビッ
ト線はプリチャージ電位レベルを保持する。図２４にお
いては、メモリセルにＬレベルのデータが格納されてい
るときのビット線ＢＬおよび／ＢＬの電位変化を示す。
ワード線が選択状態へ駆動され、ビット線対の電位差が
拡大されると、センスアンプ帯６が活性化され、各ビッ
ト線対の電位が差動的に増幅されてラッチされる。

【００１０】一方、コラムアドレスストローブ信号／Ｃ
ＡＳがＨレベルからＬレベルに立下がると、アドレスバ
ッファ２が、外部から与えられるアドレス信号Ａｄに従
って、内部列アドレス信号を生成して列選択回路８へ与
える。列選択回路８は、このアドレス指定された列に対
応するビット線対を選択して内部データバスに接続す
る。入出力回路１２が、読出モードに指定されている場
合には、この列選択回路８により選択された列上のメモ
リセルのデータが出力データＱとして出力される。

【００１１】１つのメモリサイクルが完了すると、ロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳがＨレベルへ立上がり、内部回
路はそれぞれ所定の初期状態に復帰する。すなわち、選
択ワード線ＷＬが非選択状態の接地電位レベルへ低下
し、またビット線ＢＬおよび／ＢＬはそれぞれ所定の中
間電位レベルへプリチャージされる。

【００１２】上述のように、ダイナミック型半導体記憶
装置においては、内部信号線／ノードを所定の電位レベ
ルにプリチャージした状態でアクティブサイクルが始ま
る。また、通常動作モードにおいては、ロウアドレスス
トローブ信号／ＲＡＳをＬレベルに立下げた後に、コラ
ムアドレスストローブ信号／ＣＡＳがＬレベルに立下げ
られる。コラムアドレスストローブ信号／ＣＡＳをロウ
アドレスストローブ信号／ＲＡＳよりも先にＬレベルに
立上げると、後に説明するセルフリフレッシュモードの
ような特殊モードが実行される。

【００１３】図２５は、図２３に示す内部制御信号発生
回路１０に含まれる、ロウアドレスストローブ信号／Ｒ
ＡＳに関連する部分の構成を概略的に示す図である。図
２５において、内部制御信号発生回路１０は、ロウアド
レスストローブ信号／ＲＡＳと電源投入検出信号／ＰＯ
Ｒを受け、この電源投入検出信号／ＰＯＲの活性状態
（Ｈレベル）のときにロウアドレスストローブ信号／Ｒ
ＡＳに従って内部ロウアドレスストローブ信号を生成す
るＲＡＳバッファ１０ａと、このＲＡＳバッファ１０ａ
からの内部ロウアドレスストローブ信号に従ってロウア
ドレスストローブ信号／ＲＡＳに関連する回路部分（Ｒ
ＡＳ系回路）の動作を制御する制御信号を発生するＲＡ
Ｓ系制御回路１０ｂを含む。

【００１４】ＲＡＳバッファ１０ａは、電源投入検出信
号／ＰＯＲがＨレベルの活性状態にありかつロウアドレ
スストローブ信号／ＲＡＳがＬレベルのときに、内部ロ
ウアドレスストローブ信号をＬレベルの活性状態へ駆動
するゲート回路１０ａａを含む。電源投入検出信号／Ｐ
ＯＲは、外部からの電源電圧が与えられ、この外部電源
電圧が一定電圧レベルまたは定常状態で安定したときに
活性状態のＨレベルとなる。

【００１５】ＲＡＳ系制御回路１０ｂは、このロウアド
レスストローブ信号／ＲＡＳに関連する回路部分、すな
わち行選択動作に関連する部分の回路を制御する制御信
号を発生する。図２５においては、ロウアドレスバッフ
ァへ与えられる外部アドレス信号をロウアドレス信号と
してラッチするためのロウアドレスラッチ指示信号ＲＡ
Ｌと、メモリセルアレイにおいて選択ワード線を選択状
態へ駆動するタイミングを与えるワード線駆動信号ＲＸ
と、センスアンプ帯を活性化するためのセンスアンプ活
性化信号ＳＡを代表的に示す。このＲＡＳ系制御回路１
０ｂから、さらに、ビット線を所定電位にプリチャージ
／イコライズするためのビット線イコライズ／プリチャ
ージ信号、行選択回路に含まれるロウデコーダを活性化
するためのロウデコーダイネーブル信号なども出力され
る。このＲＡＳ系制御回路１０ｂの制御の下に、内部ロ
ウアドレスストローブ信号の活性化時、行選択回路４お
よびセンスアンプ帯６が動作し、選択ワード線に接続さ
れるメモリセルの検知増幅およびラッチ動作までが行な
われる。次にこの図２５に示す内部制御信号発生回路の
動作を図２６および図２７を参照して説明する。

【００１６】まず、図２６を参照して、ロウアドレスス
トローブ信号／ＲＡＳがＨレベルに設定された状態で、
この半導体記憶装置に対して電源投入が行なわれるとき
の動作について説明する。時刻ｔ１において、ロウアド
レスストローブ信号／ＲＡＳがＨレベルに設定された状
態で、電源投入が行なわれ、外部電源電圧ＥＸＴＶｃｃ
の電圧レベルが上昇する。このとき、まだ電源投入時に
おいては、電源投入検出信号／ＰＯＲはＬレベルであ
り、ＲＡＳバッファ１０ａからの内部ロウアドレススト
ローブ信号はＨレベルにある。この状態においては、半
導体記憶装置の各内部回路は初期状態にされ、各内部信
号線を初期状態にプリチャージするために少し大きな電
流Ｉｃが消費される。各内部信号線および内部ノードが
初期状態に設定された後は、各内部信号線は外部電源電
圧ＥＸＴＶｃｃの電圧レベルの上昇に従って所定電位レ
ベルに駆動される。この状態においては、小さなスタン
バイ電流のみが流れる。

【００１７】時刻ｔ２において、外部電源電圧ＥＸＴＶ
ｃｃが所定電圧レベルに到達する（または一定の電圧レ
ベルで安定状態に到達する）と、電源投入検出信号／Ｐ
ＯＲがＨレベルとなる。ＲＡＳバッファ１０ａにおいて
は、ロウアドレスストローブ信号／ＲＡＳはＨレベルで
あり、したがってゲート回路１０ａａの出力する内部ロ
ウアドレスストローブ信号はＨレベルの非活性状態にあ
り、内部回路はスタンバイ状態を維持する。

【００１８】時刻ｔ３において、たとえばダミーサイク
ルを行なうために、ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルに立下げられると、ＲＡＳバッファ１０ａ
からの内部ロウアドレスストローブ信号がＬレベルに低
下し、ＲＡＳ系制御回路１０ｂからの制御信号が活性状
態へ駆動される。図２６において、ロウアドレスストロ
ーブ信号／ＲＡＳに関連するＲＡＳ系回路を制御するた
めの信号をＲＡＳ系制御信号φＲＡＳとして代表的に示
す。このＲＡＳ系制御信号φＲＡＳの活性化に従って、
内部回路が動作し、大きな動作電流Ｉｃが流れ、センス
アンプ６（図２３参照）が動作してメモリセルデータの
検知増幅動作が行なわれた後には、電流Ｉｃは一定の電
流レベルで安定化する。

【００１９】したがって、外部から与えられるロウアド
レスストローブ信号／ＲＡＳを、メモリコントローラの
制御の下にＨレベルに設定した状態で、この半導体記憶
装置に対し電源投入を行なった場合には、内部回路を初
期状態に保持して各内部ノードを低消費電流でプリチャ
ージすることができる。

【００２０】ＲＡＳバッファ９１０ａに対してのみ電源
投入検出信号／ＰＯＲが与えられる。コラムアドレスス
トローブ信号／ＣＡＳを受けるＣＡＳバッファには、電
源投入検出信号／ＰＯＲは与えられない。これは、内部
でのコラムアドレスストローブ信号の活性化は、内部ロ
ウアドレスストローブ信号が活性状態とされた後に行な
われるためである。

【００２１】

【発明が解決しようとする課題】上述のように、ロウア
ドレスストローブ信号／ＲＡＳをＨレベルに設定した状
態で電源投入を行なった場合、半導体記憶装置内部にお
いては、ＲＡＳバッファの出力する内部ロウアドレスス
トローブ信号は非活性状態にあり、内部回路はスタンバ
イ状態から電流を供給されて、初期状態に設定される。
したがって、電源投入時の消費電流は電源投入直後少し
大きくなるだけであり、十分小さくすることができる。
通常、スタンバイ時における半導体記憶装置において流
れる電流は、数十μＡないし数μＡである。

【００２２】しかしながら、たとえばシステム電源立上
げ時などにおいて、メモリコントローラが誤動作し、ロ
ウアドレスストローブ信号／ＲＡＳをＬレベルに設定し
た状態で、この半導体記憶装置への電源投入が行なわれ
ることがある。この状態について次に図２７を参照して
説明する。

【００２３】時刻ｔ１において、ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに設定された状態で、電源投
入が行なわれる。時刻ｔ１から外部電源電圧ＥＸＴＶｃ
ｃの電圧レベルが上昇する。このときまだ電源投入検出
信号／ＰＯＲはＬレベルであり、ＲＡＳバッファ１０ａ
からの内部ロウアドレスストローブ信号が非活性状態に
あり、内部回路はスタンバイ状態で電流を供給されて、
所定電位にプリチャージされる。したがって、この期間
においても、時刻ｔ１において電源投入時においてのみ
内部信号線および内部ノードの充電のために少し大きな
電流が流れ、次いで安定状態となって、その内部信号線
および内部ノードが所定電位にプリチャージされる。

【００２４】時刻ｔ２において外部電源電圧ＥＸＴＶｃ
ｃが所定電圧レベルに到達するかまたは一定電圧レベル
で安定化すると、電源投入検出信号／ＰＯＲがＨレベル
に立上がる。電源投入検出信号／ＰＯＲの立上がりに応
答して、ゲート回路１０ａａが出力する内部ロウアドレ
スストローブ信号がＬレベルとなり、ＲＡＳ系制御回路
１０ｂが活性化される。これにより、ＲＡＳ系制御信号
φＲＡＳが活性状態となり、内部回路が動作し、大きな
電流が流れ、次いでセンスアンプ動作完了後、比較的大
きな電流で安定化する。

【００２５】したがって、ロウアドレスストローブ信号
／ＲＡＳをＬレベルに設定した状態で電源投入を行なっ
た場合、電源投入検出信号／ＰＯＲの立上がりに応答し
て、内部回路が動作し、大きな動作電流が流れ、次いで
比較的大きな電流が流れた状態で安定化する。したがっ
て、電源投入後の消費電流が大きくなるという問題が生
じる。

【００２６】それゆえ、この発明の目的は、動作サイク
ル規定信号であるロウアドレスストローブ信号／ＲＡＳ
の論理レベルにかかわらず、電源投入直後の消費電流を
低減することのできる半導体記憶装置を提供することで
ある。

【００２７】この発明の他の目的は、電源投入後から外
部からの動作サイクル規定信号であるロウアドレススト
ローブ信号に従って内部回路が動作されるまでの期間の
消費電流を低減することのできる半導体記憶装置を提供
することである。

【００２８】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、タイマを含み、活性化時このタイマの出力信
号に従ってメモリセルの記憶データを所定の時間間隔で
リフレッシュするための制御信号を発生するセルフリフ
レッシュ制御回路と、電源投入に応答してこのセルフリ
フレッシュ制御回路を活性化する初期化回路を備える。

【００２９】請求項２に係る半導体記憶装置は、請求項
１の初期化回路が、外部からの動作サイクル指示信号に
従って、この内部回路を初期化するためのダミーサイク
ルが指定されたことを検出するためのダミーサイクル検
出回路と、ダミーサイクル検出回路からのダミーサイク
ル検出信号の活性化に応答してセルフリフレッシュ制御
回路を非活性化する回路を備える。

【００３０】請求項３に係る半導体記憶装置は、請求項
１または２の初期化回路が、外部電源電圧を受ける外部
電源ノードに結合され、この外部電源ノードへの電源電
圧に従って半導体記憶装置への電源投入を検出し、該電
源投入検出時セルフリフレッシュ制御回路を活性化する
電源投入検出回路を含む。

【００３１】請求項４に係る半導体記憶装置は、請求項
１または２の初期化回路が、外部電源電圧を受ける電源
ノードに結合され、この外部電源ノードへの電源電圧に
従って電源投入を検出し、該電源投入検出時、電源投入
検出信号を活性化する電源投入検出回路と、この電源投
入検出回路からの電源投入検出信号を遅延してセルフリ
フレッシュ制御回路へ与えて、この遅延された電源投入
検出信号の活性化に従ってセルフリフレッシュ制御回路
を活性化するための遅延回路を含む。

【００３２】請求項５に係る半導体記憶装置は、請求項
１ないし４のいずれかの初期化回路は、外部から与えら
れる動作サイクル規定信号の活性状態に応答して活性化
されて、前記電源投入に従ってセルフリフレッシュ制御
回路を活性化する手段を含む。

【００３３】請求項６に係る半導体記憶装置は、請求項
１の初期化回路は、電源投入に応答してイネーブルさ
れ、外部からの第１の動作サイクル規定信号を通過させ
る第１のゲート回路と、この第１の動作サイクル規定信
号に応答して半導体記憶装置の内部回路を初期状態にお
くためのダミーサイクルが指定されたことを検出し、該
検出時ダミーサイクル検出信号を活性化するダミーサイ
クル検出手段と、このダミーサイクル検出手段からのダ
ミーサイクル検出信号の非活性状態に応答して第２の動
作サイクル規定信号を非活性状態に保持しかつダミーサ
イクル検出信号の活性化に応答してこの第２の動作サイ
クル規定信号を通過させる第２のゲート回路と、これら
第１および第２のゲート回路の出力信号を受け、該受け
た出力信号が所定のタイミング条件を満たすとき、セル
フリフレッシュ制御回路を活性化するタイミング検出回
路を備える。

【００３４】請求項７に係る半導体記憶装置は、活性化
時外部電源電圧を降圧して内部電源電圧を発生する内部
降圧回路をさらに含む。この内部降圧回路は、リフレッ
シュ制御回路から発生されるメモリセル行を選択状態へ
駆動するための行選択指示信号の活性化時活性化され
る。

【００３５】電源投入時、半導体記憶装置をセルフリフ
レッシュモードに設定することにより、半導体記憶装置
内部で、タイマに従って内部で所定の時間間隔でセルフ
リフレッシュが行なわれる。したがって、内部回路、特
にＲＡＳ系回路は、スタンバイ状態にあるかまたは間欠
的に動作するだけであり、常時動作状態に置かれること
はなく、電源投入後の平均消費電流を低減することがで
きる。

【００３６】また、セルフリフレッシュモードに設定す
ることにより、セルフリフレッシュが行なわれるまで、
半導体記憶装置の内部回路を初期状態に設定することが
でき、回路が動作せず、消費電流を低減することができ
る。

【００３７】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体記憶装置は、従来と同様、複
数のメモリセルＭＣを有するメモリセルアレイ１と、外
部からのアドレス信号を受けて内部アドレス信号を生成
するアドレスバッファ２と、与えられたアドレス信号に
従ってアドレス指定された行を選択状態へ駆動する行選
択回路４と、メモリセルアレイ１の選択メモリセルのデ
ータの検知、増幅およびラッチを行なうセンスアンプ帯
６と、メモリセルアレイ１の列を選択する列選択回路８
と、装置外部とデータの入出力を行なう入出力回路１２
を含む。

【００３８】この半導体記憶装置は、さらに、外部から
のロウアドレスストローブ信号／ＲＡＳを受けて、内部
ロウアドレスストローブ信号を生成するＲＡＳバッファ
１５と、電源投入時この半導体記憶装置をセルフリフレ
ッシュモードに設定する初期化回路２０と、初期化回路
２０の制御の下にセルフリフレッシュ動作に必要な制御
信号を発生するセルフリフレッシュ制御信号発生回路３
０を含む。

【００３９】ＲＡＳバッファ１５は、外部からのロウア
ドレスストローブ信号／ＲＡＳを受ける２段の縦続接続
されたインバータ１５ａおよび１５ｂを含む。初期化回
路２０は、電源ノード２１に結合され、この電源ノード
に電源電圧Ｖｃｃが投入されたことを検出すると電源投
入検出信号／ＰＯＲを活性状態へ駆動する電源投入検出
回路２２と、この電源投入検出回路２２の出力信号に従
って初期化されかつ活性化され、外部からのロウアドレ
スストローブ信号／ＲＡＳに従ってダミーサイクルが指
定されたことを検出するとダミーサイクル検出信号／Ｐ
ＯＲ８を活性状態へ駆動するダミーサイクル検出回路２
４と、電源投入検出信号／ＰＯＲおよびダミーサイクル
検出信号／ＰＯＲ８に従ってセルフリフレッシュ指示信
号ＳＥＬＦを出力するゲート回路２６を含む。

【００４０】電源投入検出回路２２は、この電源ノード
２１上の電源電圧Ｖｃｃが所定の電圧レベルに到達する
かまたは一定の電圧レベルで安定化すると、この電源投
入検出信号／ＰＯＲを活性状態と駆動する。ダミーサイ
クル検出回路２４は、電源投入検出信号／ＰＯＲが活性
状態にあり、かつロウアドレスストローブ信号／ＲＡＳ
が活性化されると、ダミーサイクルが指定されたことを
検出して、ダミーサイクル検出信号／ＰＯＲ８を活性状
態とする。このダミーサイクルは、半導体記憶装置の内
部回路を確実に初期状態に設定するために行なわれる。
ゲート回路２６は、排他的論理和回路で構成され、電源
投入検出信号／ＰＯＲおよびダミーサイクル検出信号／
ＰＯＲ８が同じ論理レベルのときには、セルフリフレッ
シュ指示信号ＳＥＬＦを非活性状態に保持する。すなわ
ち、セルフリフレッシュ指示信号ＳＥＬＦは、電源投入
検出信号／ＰＯＲが活性状態にありかつダミーサイクル
が指定されるまでの間活性状態とされる。

【００４１】セルフリフレッシュ制御信号発生回路３０
は、活性化時、所定の時間間隔でセルフリフレッシュ要
求信号を出力するタイマ回路３２と、初期化回路２０か
らのセルフリフレッシュ指示信号ＳＥＬＦの活性化に応
答してタイマ回路３２を起動しかつこのタイマ回路３２
からのセルフリフレッシュ要求信号に従ってリフレッシ
ュ活性化信号ＲＲＡＳを出力するセルフリフレッシュ制
御回路３４と、ＲＡＳバッファ１５からの内部ロウアド
レスストローブ信号とセルフリフレッシュ指示信号ＳＥ
ＬＦを受けるＯＲ回路３６と、ＯＲ回路３６の出力信号
とリフレッシュ活性化信号ＲＲＡＳを受けるＡＮＤ回路
３８を含む。

【００４２】このＡＮＤ回路３８の出力信号はＲＡＳ系
制御回路１０ｂへ与えられる。このＲＡＳ系制御回路１
０ｂは、従来と同様の構成を備え、信号／ＲＡＳに関連
する回路、すなわち行選択動作に関連する部分の動作を
制御する。図１においては、このＲＡＳ系制御回路１０
ｂの出力信号として、行選択回路４へ与えられるワード
線活性化タイミング信号ＲＸおよびセンスアンプ帯６へ
与えられるセンスアンプ活性化信号ＳＡを代表的に示
す。

【００４３】この半導体記憶装置は、さらに、セルフリ
フレッシュ制御回路３４の制御の下に活性化され、セル
フリフレッシュが行なわれるごとにそのカウント値を１
増分または減分するリフレッシュアドレスカウンタ４０
と、セルフリフレッシュ制御回路３４からの切換制御信
号ＭＸに従ってリフレッシュアドレスカウンタ４０およ
びアドレスバッファ２からのアドレスの一方を選択して
行選択回路４へ与える切換回路４２を備える。切換回路
４２は、セルフリフレッシュモード時においては、この
切換制御信号ＭＸに従ってリフレッシュアドレスカウン
タ４０からのリフレッシュアドレスを選択して行選択回
路４へ与える。次に、この実施の形態１に従う半導体記
憶装置の動作について図２および図３に示す波形図を参
照して説明する。

【００４４】まず、図２を参照して、ロウアドレススト
ローブ信号／ＲＡＳをＨレベルに設定した状態で電源投
入が行なわれた場合の動作について説明する。時刻ｔ０
において、ロウアドレスストローブ信号／ＲＡＳをＨレ
ベルに設定した状態で電源投入が行なわれ、電源電圧Ｖ
ｃｃの電圧レベルが徐々に上昇する。この状態におい
て、ＲＡＳバッファ１５の出力する内部ロウアドレスス
トローブ信号はＨレベルであり、したがって半導体記憶
装置はスタンバイ状態にあり、電源投入直後小さなピー
ク電流が流れた後、微少電流で安定化する。

【００４５】時刻ｔ１において、電源電圧Ｖｃｃの電圧
レベルが所定の電圧レベルに到達するかまたは一定電圧
レベルで安定化すると、電源投入検出回路２２からの電
源投入検出信号／ＰＯＲがＨレベルに立上がる。まだダ
ミーサイクルが指示されていないため、ダミーサイクル
検出信号／ＰＯＲ８は、Ｌレベルにある。したがって、
このゲート回路２６からのセルフリフレッシュ指示信号
ＳＥＬＦがＨレベルに立上がり、セルフリフレッシュ制
御回路３４が活性化される。このセルフリフレッシュ指
示信号ＳＥＬＦのＨレベルの立上がりに応答して、ＯＲ
回路３６の出力信号がＨレベルとなり、外部からのロウ
アドレスストローブ信号／ＲＡＳに従うＲＡＳ系制御回
路１０ｂの制御は停止され、セルフリフレッシュ制御回
路３４の制御の下に、ＲＡＳ系制御回路１０ｂが制御さ
れる。

【００４６】セルフリフレッシュ指示信号ＳＥＬＦが所
定時間以上（たとえば１００μｓ）活性状態とされると
セルフリフレッシュが行なわれ、所定時間間隔でリフレ
ッシュ活性化信号ＲＲＡＳが活性状態のＬレベルに設定
される。図２においては、セルフリフレッシュ指示信号
ＳＥＬＦが活性状態とされたとき、内部で実際のセルフ
リフレッシュ動作は行なわれていないときの動作波形を
示す。このセルフリフレッシュ動作については後に詳細
に説明する。したがって、この期間、半導体記憶装置は
スタンバイ状態にあり、その消費電流Ｉｃは微少な電流
である（数μＡ程度）。

【００４７】時刻ｔ２において、ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに立下げられると、ダミーサ
イクル検出回路２４がダミーサイクルが指定されたこと
を検出し、ダミーサイクル検出信号／ＰＯＲ８をＨレベ
ルに立上げる。ゲート回路２６は、電源投入検出信号／
ＰＯＲ８およびダミーサイクル検出信号／ＰＯＲ８がと
もにＨレベルとなるため、セルフリフレッシュ指示信号
ＳＥＬＦをＬレベルの非活性状態とする。これにより、
セルフリフレッシュ制御回路３４は、セルフリフレッシ
ュ動作を停止する。ＯＲ回路３６は、ＲＡＳバッファ１
５からの内部ロウアドレスストローブ信号を通過させ
る。これにより、ＲＡＳ系制御回路１０ｂが外部からの
ロウアドレスストローブ信号／ＲＡＳの活性化に従って
活性化され、ダミーサイクル時において大きな動作電流
（たとえば数十ｍＡ）が流れる。このダミーサイクル
は、通常８回行なわれる（ロウアドレスストローブ信号
／ＲＡＳを８回活性状態のＬレベルにする）。内部回路
の活性状態／プリチャージ状態を繰返すことにより、各
内部信号線および内部ノードを初期状態に設定すること
ができる。

【００４８】したがって、このロウアドレスストローブ
信号／ＲＡＳがＨレベルの状態で電源投入を行なった場
合、従来と同程度の大きさの電流が消費されるだけであ
る。

【００４９】次に、図３を参照して、ロウアドレススト
ローブ信号／ＲＡＳをＬレベルの状態で電源投入を行な
った場合の動作について説明する。時刻ｔ０において、
ロウアドレスストローブ信号／ＲＡＳがＬレベルの状態
で電源投入を行なう。この電源投入に従って、電源電圧
Ｖｃｃの電圧レベルが上昇する。このとき、ＲＡＳバッ
ファ１５の出力する内部ロウアドレスストローブ信号が
Ｌレベルであり、応じてＯＲ回路３６の出力信号もＬレ
ベルであり、ＡＮＤ回路３８を介してＲＡＳ系制御回路
１０ｂが活性状態とされる。したがって、この電源投入
直後においては、半導体記憶装置が活性状態でその内部
電源電圧のレベルが上昇するため、動作電流Ｉｃも、こ
の電圧上昇に従って上昇する（活性状態にある回路（行
選択回路およびセンスアンプ帯）において電流が消費さ
れるため）。

【００５０】時刻ｔ１において、電源電圧Ｖｃｃが所定
電圧レベルに到達するかまたは一定電圧レベルで安定化
すると、電源投入検出信号／ＰＯＲがＨレベルの活性状
態となる。この電源投入検出信号／ＰＯＲの活性化に応
答して、ゲート回路２６からのセルフリフレッシュ指示
信号ＳＥＬＦがＨレベルの活性状態となり、ＯＲ回路３
６の出力信号がＨレベルとなり、ＲＡＳ系制御回路１０
ｂは、選択状態の回路をスタンバイ状態へ復帰させる。
これにより、半導体記憶装置内部における消費電流は、
スタンバイ時の電流レベルとなる。

【００５１】時刻ｔ３において、ダミーサイクルを行な
うために、一旦ロウアドレスストローブ信号／ＲＡＳを
Ｈレベルに立上げた後、時刻ｔ２においてロウアドレス
ストローブ信号／ＲＡＳをＬレベルに立下げる。このロ
ウアドレスストローブ信号／ＲＡＳの立下がりに応答し
て、ダミーサイクル検出回路２４がダミーサイクルが指
定されたことを検出し、ダミーサイクル検出信号／ＰＯ
Ｒ８をＨレベルの活性状態とする。ゲート回路２６は、
電源投入検出信号／ＰＯＲおよびダミーサイクル検出信
号／ＰＯＲ８がともにＨレベルとなるため、セルフリフ
レッシュ指示信号ＳＥＬＦをＬレベルの非活性状態とす
る。これにより、セルフリフレッシュ制御回路３４は、
セルフリフレッシュモードを解除し、スタンバイ状態に
復帰する。一方、ＲＡＳ系制御回路１０ｂは、ＲＡＳバ
ッファ１５、ＯＲ回路３６およびＡＮＤ回路３８を介し
て与えられる内部ロウアドレスストローブ信号に従って
行選択に関連する回路部分（ＲＡＳ系回路）を活性化す
る。これにより、大きな動作電流が流れる。

【００５２】図３に見られるように、ロウアドレススト
ローブ信号／ＲＡＳをＬレベルに設定した状態で電源投
入を行なった場合、電源投入直後は大きな電流が流れ
る。しかしながら、時刻ｔ１から時刻ｔ２の間において
は、半導体記憶装置がスタンバイ状態にあり（リフレッ
シュは行なわれないと仮定する）、この半導体記憶装置
において消費される電流は、たとえば数μＡ程度と極め
て少ない。したがってダミーサイクルが行なわれるまで
の期間における消費電流を従来よりも大幅に低減するこ
とができる。この電源投入直後の比較的大きな電流によ
り、内部信号線が、所定のレベルにプリチャージされて
いないことが考えられるが、しかしながら時刻ｔ１にお
いて、セルフリフレッシュ指示信号ＳＥＬＦの活性化に
従って、半導体記憶装置をスタンバイ状態に設定するこ
とにより、各内部信号線および内部ノードが所定のスタ
ンバイ状態にプリチャージされる。この後に行なわれる
ダミーサイクルにより、確実に各信号線および内部ノー
ドは、所定電位レベルにプリチャージされる。

【００５３】［変更例］図４は、この発明の実施の形態
１の変更例の構成を示す図である。図４においては、リ
フレッシュ制御部の構成のみを示す。この図４に示す構
成は、図１に示す構成とＲＡＳバッファ１５の構成が異
なっているだけである。ＲＡＳバッファ１５は、ロウア
ドレスストローブ信号／ＲＡＳと電源投入検出信号／Ｐ
ＯＲを受けるゲート回路１５ｃを含む。このゲート回路
１５ｃの出力信号がＯＲ回路３６の一方入力へ与えられ
る。他の構成は、図１に示す構成と同じであり、対応す
る部分には同一参照番号を付しその説明は省略する。

【００５４】ゲート回路１５ｃは、電源投入検出信号／
ＰＯＲがＨレベルにありかつロウアドレスストローブ信
号／ＲＡＳがＬレベルのときにＬレベルの信号を出力す
る。したがって、このＲＡＳバッファ１５は、従来と同
様、電源投入が行なわれ、電源電圧Ｖｃｃが安定化した
後に、外部からのロウアドレスストローブ信号／ＲＡＳ
に従って内部ロウアドレスストローブ信号を生成する。
次にこの図４に示す構成の動作を図５に示す波形図を参
照して説明する。

【００５５】時刻ｔ０において電源投入が行なわれ、電
源電圧Ｖｃｃの電圧レベルが上昇する。ロウアドレスス
トローブ信号／ＲＡＳのＨレベルおよびＬレベルにかか
わらず、電源投入検出信号／ＰＯＲはＬレベルであるた
め、ＲＡＳバッファ１５からの出力信号はＨレベルであ
り、半導体記憶装置の内部回路はスタンバイ状態にあ
る。したがって、時刻ｔ０において内部ノードの所定電
位へのプリチャージのためのピーク電流が流れた後、微
小なスタンバイ電流Ｉｃが流れるだけである。

【００５６】時刻ｔ１において、電源電圧Ｖｃｃが所定
電圧レベルに到達するかまたは一定電圧レベルで安定化
すると、電源投入検出信号／ＰＯＲがＨレベルに立上が
り、応じてセルフリフレッシュ指示信号ＳＥＬＦが活性
状態のＨレベルとされる。ロウアドレスストローブ信号
／ＲＡＳがＬレベルに設定されているとき、ＲＡＳバッ
ファ１５からの出力信号が、この電源投入検出信号／Ｐ
ＯＲのＨレベルへの立上がりに応答して、Ｌレベルに立
下がる。しかしながら、ＯＲ回路３６は、このセルフリ
フレッシュ指示信号ＳＥＬＦに従って、その出力信号を
Ｈレベルとしており、したがって、この半導体記憶装置
はスタンバイ状態を維持する。

【００５７】時刻ｔ２においてダミーサイクルが行なわ
れると、ダミーサイクル検出信号／ＰＯＲ８がＨレベル
に立上がり、応じてセルフリフレッシュ指示信号ＳＥＬ
ＦがＬレベルとなり、ＲＡＳ系制御回路１０ｂは、外部
からのロウアドレスストローブ信号／ＲＡＳに従って動
作して、ＲＡＳ系回路を活性／非活性化して、ダミーサ
イクルを行なって、内部信号線および内部ノードを所定
電位レベルにプリチャージする。

【００５８】この図５に示す波形図から明らかなよう
に、ＲＡＳバッファとして、電源投入検出信号／ＰＯＲ
とロウアドレスストローブ信号／ＲＡＳを受けるゲート
回路１５ｃを用いることにより、ロウアドレスストロー
ブ信号／ＲＡＳのＨレベルおよびＬレベルの電圧レベル
にかかわらず、電源投入直後から電源投入検出信号／Ｐ
ＯＲがＨレベルに立上がるまでの期間の電流を少なくす
ることができ、応じて電源投入からダミーサイクルが行
なわれるまでの期間の消費電流を低減することができ
る。次に各部の構成について説明する。

【００５９】［電源投入検出回路］図６（Ａ）は、図１
および図４に示す電源投入検出回路２２の構成の一例を
示す図である。図６（Ａ）において、電源投入検出回路
２２は、電源ノード２１と内部ノード２２ｂの間に接続
される抵抗素子２２ａと、内部ノード２１ｂと接地ノー
ドの間に接続される容量素子２２ｃと、内部ノード２２
ｂの電圧信号を反転するインバータ２２ｄと、インバー
タ２２ｄの出力信号を反転するインバータ２２ｅを含
む。このインバータ２２ｅから電源投入検出信号／ＰＯ
Ｒが出力される。次に、この図６（Ａ）に示す電源投入
検出回路の動作を、その動作波形図である図６（Ｂ）を
参照して説明する。

【００６０】時刻Ｔ０において電源投入が行なわれ、電
源ノード２１の電源電圧Ｖｃｃの電圧レベルが上昇す
る。この電源投入に従って、内部ノード２２ｂの電位
は、抵抗素子２２ａの抵抗値および容量素子２２ｃの容
量値により決定される時定数で緩やかに立上がる。時刻
Ｔ１において、このノード２２ｂの電位が、インバータ
２２ｄの入力論理しきい値を超えると、インバータ２２
ｄの出力信号がＬレベルとなり、応じてインバータ２２
ｅからの電源投入検出信号／ＰＯＲがＨレベルに立上が
る。この抵抗素子２２ａの抵抗値および容量素子２２ｃ
の容量値により決定される時定数が大きい場合には、図
６（Ｂ）において一点鎖線で示すように、時刻Ｔ２にお
いてノード２２ｂの電位レベルが、インバータ２２ｄの
入力論理しきい値よりも高くなり、電源投入検出信号／
ＰＯＲがＨレベルに立上がる。この時刻Ｔ２において電
源投入検出信号／ＰＯＲをＨレベルに立上げる場合、電
源電圧Ｖｃｃの電圧レベルが所定の電圧レベルに到達し
かつその所定電圧レベルで安定になったときに、電源投
入検出信号／ＰＯＲが活性化される。いずれのタイミン
グで電源投入検出信号／ＰＯＲが活性化されてもよい。

【００６１】［ダミーサイクル検出回路］図７は、ダミ
ーサイクル検出回路２４の構成の一例を示す図である。
図７において、ダミーサイクル検出回路２４は、電源投
入検出信号／ＰＯＲの立上がりに応答してワンショット
のパルス信号を出力するワンショットパルス発生回路２
４ａと、ダミーサイクル検出信号／ＰＯＲ８の非活性化
時活性化され、ロウアドレスストローブ信号／ＲＡＳの
立下がりに応答してワンショットのパルス信号を出力す
るワンショットパルス発生回路２４ｂと、電源投入検出
信号／ＰＯＲとワンショットパルス発生回路２４ｂの出
力信号とを受けるＡＮＤ回路２４ｃと、ＡＮＤ回路２４
ｃの出力信号に従ってセットされかつワンショットパル
ス発生回路２４ａの出力信号に従ってリセットされるセ
ット／リセットフリップフロップ２４ｄを含む。このセ
ット／リセットフリップフロップ２４ｄの出力Ｑからダ
ミーサイクル検出信号／ＰＯＲ８が出力される。

【００６２】ワンショットパルス発生回路２４ａは、電
源投入検出信号／ＰＯＲを受ける３段の縦続接続される
インバータ２４ａａ，２４ａｂおよび２４ａｃと、電源
投入検出信号／ＰＯＲとインバータ２４ａｃの出力信号
を受けるＡＮＤ回路２４ａｄを含む。このインバータ２
４ａａ〜２４ａｃの数は、奇数であれば任意である。

【００６３】ワンショットパルス発生回路２４ｂ、ロウ
アドレスストローブ信号／ＲＡＳとインバータ２４ｅを
介して与えられるダミーサイクル検出信号／ＰＯＲ８を
受けるＮＡＮＤ回路２４ｂａと、ＮＡＮＤ回路２４ｂａ
の出力信号を受けるインバータ２４ｂｂと、インバータ
２４ｂｂの出力信号を受けるインバータ２４ｂｃと、ロ
ウアドレスストローブ信号／ＲＡＳとインバータ２４ｂ
ｃの出力信号を受けるＮＯＲ回路２４ｂｄを含む。次に
動作について簡単に説明する。

【００６４】電源投入検出信号／ＰＯＲがＬレベルのと
きには、ＡＮＤ回路２４ａｄの出力信号はＬレベルであ
る。このとき、インバータ２４ａｃの出力信号はＨレベ
ルとなる。電源投入検出信号／ＰＯＲがＨレベルに立上
がると、出力信号はまだＨレベルであり、ＡＮＤ回路２
４ａｄの出力信号がＨレベルに立上がる。インバータ２
４ａａ、２４ａｂおよび２４ａｃの有する遅延時間が経
過すると、インバータ２４ａｃの出力信号がＬレベルと
なり、ＡＮＤ回路２４ａｂの出力信号がＬレベルとな
る。このワンショットパルス発生回路２４ａからのパル
ス信号により、セット／リセットフリップフロップ２４
ｄがリセットされ、ダミーサイクル検出信号／ＰＯＲ８
はＬレベルにリセットされる。また、この電源投入検出
信号／ＰＯＲがＨレベルに立上がると、ＡＮＤ回路２４
ｃがイネーブルされ、ワンショットパルス発生回路２４
ｂの出力信号を通過させる。

【００６５】ダミーサイクルが行なわれる前は、ダミー
サイクル検出信号／ＰＯＲ８はＬレベルであり、インバ
ータ２４ｅの出力信号はＨレベルである。ロウアドレス
ストローブ信号／ＲＡＳがＬレベルの状態に設定されて
いるときには、ＮＡＮＤ回路２４ｂａの出力信号はＨレ
ベルであり、応じてインバータ２４ｂｃの出力信号もＨ
レベルであり、ＮＯＲ回路２４ｂｂの出力信号はＬレベ
ルである。ロウアドレスストローブ信号／ＲＡＳがＨレ
ベルに設定されるとき、ＮＯＲ回路２４ｂｄの出力信号
はＬレベルである。したがってインバータ２４ｅの出力
信号がＨレベルの間、ＮＡＮＤ回路２４ｂａはインバー
タとして動作する。ロウアドレスストローブ信号／ＲＡ
ＳがＨレベルからＬレベルに立下がると、インバータ２
４ｂｃの出力信号はまだＬレベルであり、ＮＯＲ回路２
４ｂｄの出力信号がＨレベルに立上がる。ＮＡＮＤ回路
２４ｂａ、インバータ２４ｂｂおよび２４ｂｃに有する
遅延時間が経過すると、このインバータ２４ｂｃの出力
信号がＨレベルに立上がり、応じてＮＯＲ回路２４ｂｄ
の出力信号がＬレベルに立下がる。ワンショットパルス
発生回路２４ａのパルス信号のパルス幅は、インバータ
２４ａａ〜２４ａｃの有する遅延時間により決定され、
一方、ワンショットパルス発生回路２４ｂの出力するワ
ンショットパルス信号のパルス幅はＮＡＮＤ回路２４ｂ
ａおよびインバータ２４ｂｂ、２４ｂｃの有する遅延時
間により決定される。

【００６６】このワンショットパルス発生回路２４ｂの
出力信号がＨレベルとなると、ＡＮＤ回路２４ｃの出力
信号がＨレベルに立上がり、セット／リセットフリップ
フロップ２４ｄがセットされ、ダミーサイクル検出信号
／ＰＯＲ８がＨレベルに立上がる。このダミーサイクル
検出信号／ＰＯＲ８がＨレベルに立上がると、インバー
タ２４ｅの出力信号はＬレベルに駆動され、応じてＮＡ
ＮＤ回路２４ｂａの出力信号がＨレベルに固定される。
したがって、このダミーサイクル検出信号／ＰＯＲ８が
Ｈレベルの活性状態となった後、インバータ２４ｅ、Ｎ
ＡＮＤ回路２４ｂａ、およびインバータ２４ｂｂ、２４
ｂｃの有する遅延時間が経過すると、ＮＯＲ回路２４ｂ
ｄの出力信号はＬレベルに固定される。これにより、以
後のダミーサイクルおよび通常アクセス時におけるこの
ワンショットパルス発生回路２４ｂの動作を停止させ、
その消費電流を低減する。

【００６７】［セルフリフレッシュ制御信号発生回路］
図８は、セルフリフレッシュ制御信号発生回路３０の構
成を概略的に示す図である。図８において、タイマ回路
３２は、セルフリフレッシュ指示信号ＳＥＬＦの活性化
に応答して活性化され、たとえば１００μｓの期間をカ
ウントするタイマ３２ａと、タイマ３２ａのカウントア
ップ信号に応答して活性化され、所定のリフレッシュ周
期（たとえば１６μｓ）でカウントし、カウントアップ
時にカウントアップ信号を出力するタイマ３２ｂを含
む。タイマ３２ａは、セルフリフレッシュ指示信号ＳＥ
ＬＦの活性状態の間活性化され、そのカウントアップ完
了後その出力信号を活性状態に保持する。タイマ３２ｂ
は、タイマ３２ａの出力信号の活性状態の間活性化さ
れ、カウントアップ動作を繰返し、カウントアップごと
にカウントアップ指示信号を出力する。

【００６８】セルフリフレッシュ制御回路３４は、タイ
マ３２ａの出力信号の活性化に応答して所定のパルス幅
を有するワンショットのパルス信号を発生するワンショ
ットパルス発生回路３４ａと、タイマ３２ｂの出力信号
の立上がりに応答して所定のパルス幅を有するワンショ
ットパルス信号を発生するワンショットパルス発生回路
３４ｂと、ワンショットパルス発生回路３４ａおよび３
４ｂの出力信号を受けるＯＲ回路３４ｃと、ＯＲ回路３
４ｃの出力信号を受けるインバータ３４ｄを含む。回路
３４ａおよび３４ｂは、それぞれ、メモリセルアレイ１
において、ワード線の選択から選択ワード線に接続され
るメモリセルのデータの検知、増幅およびラッチが完了
するまでの期間Ｈレベルの活性状態とされるパルス信号
を出力する。

【００６９】これらのワンショットパルス発生回路３４
ａおよび３４ｂは、セルフリフレッシュ指示信号ＳＥＬ
Ｆの活性状態のときに活性化されてワンショットパルス
発生動作を実行する。これらのワンショットパルス発生
回路３４ａおよび３４ｂの構成としては、図７に示すワ
ンショットパルス発生回路２４ａまたは２４ｂの構成を
利用することができる。この構成に代えて、セット／リ
セットフリップフロップおよび遅延回路を用いてこれら
のワンショットパルス発生回路３４ａおよび３４ｂが構
成されてもよい。すなわち、タイマ３２ａまたは３２ｂ
の出力信号が活性化されるとセットされ、遅延回路に有
する遅延時間後リセットされる構成が用いられてもよ
い。

【００７０】この図８に示すセルフリフレッシュ制御信
号発生回路の動作を図９に示す波形図を参照して説明す
る。時刻Ｔにおいて、セルフリフレッシュ指示信号ＳＥ
ＬＦが活性状態のＨレベルに立上がると、タイマ３２ａ
が活性化されてカウント動作を実行する。タイマ３２ａ
は、このセルフリフレッシュ指示信号ＳＥＬＦが所定の
期間（たとえば１００μｓ）活性状態に保持されると、
カウントアップ信号を出力する。これにより、ワンショ
ットパルス回路３４ａがワンショットのパルス信号を出
力し、応じてリフレッシュ活性化信号ＲＲＡＳが所定期
間Ｌレベルとなり、内部で行選択動作が実行される。次
いでタイマ３２ｂが活性化され、所定の周期（１６μ
ｓ）ごとにカウントアップ信号を出力し、応じてリフレ
ッシュ活性化信号ＲＲＡＳがＬレベルの活性状態とされ
る。したがって、時刻Ｔにおいて、セルフリフレッシュ
指示信号ＳＥＬＦが活性状態のＨレベルに駆動され、１
００μｓの所定時間が経過するまで、この半導体記憶装
置は内部ではスタンバイ状態を維持する。１００μｓが
経過すると、セルフリフレッシュサイクルが始まり、所
定の周期でメモリセルデータのリフレッシュが実行され
る。

【００７１】したがって、この電源投入検出信号／ＰＯ
ＲがＨレベルの活性状態となってから１００μｓの間
は、ダミーサイクルが行なわれない限り、半導体記憶装
置はスタンバイ状態を維持することができる。セルフリ
フレッシュサイクルに入ってからダミーサイクルが実行
される場合、内部でセルフリフレッシュサイクルが実行
される。しかしながら、このセルフリフレッシュは、た
とえば１６μｓと比較的長い周期で実行される。したが
って、電源投入検出信号／ＰＯＲが活性状態とされてか
らダミーサイクルが行なわれるまでの時間が長い場合に
おいても、セルフリフレッシュにより動作電流は消費さ
れるものの、この間の平均消費電流は小さくすることが
できる。すなわちロウアドレスストローブ信号／ＲＡＳ
がＬレベルで固定されている場合、半導体記憶装置の内
部回路は、活性状態で安定化しており、スタンバイ状態
時よりも遙かに大きな電流を流す。したがって、この活
性状態における定常電流の総和に比べて、セルフリフレ
ッシュにより消費される動作電流の時間平均は小さくな
る。これにより、電源投入後ダミーサイクルが行なわれ
るまでの消費電流を低減することができる。

【００７２】［セルフリフレッシュ制御信号発生回路３
０の第２の構成］図１０は、セルフリフレッシュ制御信
号発生回路３０の他の構成を示す図である。図１０にお
いて、セルフリフレッシュ制御信号発生回路３０は、図
８に示すセルフリフレッシュ制御信号発生回路３０の構
成に加えてさらに以下の構成を備える。すなわち、この
セルフリフレッシュ制御信号発生回路３０は、ＲＡＳバ
ッファ１５から与えられる内部ロウアドレスストローブ
信号／ＲＡＳｉと図示しないＣＡＳバッファから与えら
れる内部コラムアドレスストローブ信号／ＣＡＳｉに従
ってＣＢＲ（ＣＡＳビフォーＲＡＳ）条件が満足された
ことを検出するＣＢＲ検出回路３４ｅと、ＣＢＲ検出回
路３４ｅのＣＢＲ検出に応答してセットされかつ内部ロ
ウアドレスストローブ信号／ＲＡＳｉの立上がりに応答
してリセットされるセット／リセットフリップフロップ
３４ｆと、このセット／リセットフリップフロップ３４
ｆの出力信号の立上がりに応答してワンショットのパル
スを発生するワンショットパルス発生回路３４ｇと、セ
ット／リセットフリップフロップ３４ｆの出力信号とセ
ルフリフレッシュリフレッシュ指示信号ＳＥＬＦを受け
るＯＲ回路３４ｈを含む。

【００７３】このＯＲ回路３４ｈの出力信号の活性化
時、タイマ３２ａが活性化されて所定の時間をカウント
する。タイマ３２ａは、ＯＲ回路３４ｈの出力信号が活
性状態の間、カウント動作を行ないカウント動作完了後
カウントアップ信号を活性状態に保持する。このタイマ
３２ａの出力信号はワンショットパルス発生回路３４ａ
およびタイマ３２ｂに与えられる。タイマ３２ｂは、こ
のタイマ３２ａの出力信号の活性状態の間カウント動作
を行ない、所定の時間間隔でカウントアップ信号を出力
する。

【００７４】ワンショットパルス発生回路３４ａ、３４
ｂおよび３４ｅの出力信号はＯＲ回路３４ｃへ与えられ
る。

【００７５】外部からのロウアドレスストローブ信号を
無効化するための経路において、ＯＲ回路３６は、ＲＡ
Ｓバッファ１５の出力する内部ロウアドレスストローブ
信号／ＲＡＳｉとＯＲ回路３４ｈの出力信号を受けてＡ
ＮＤ回路３８の一方入力へ与える。ＡＮＤ回路３８は他
方入力に、ＯＲ回路３４ｃの出力信号を受けるインバー
タ３４ｄが出力するリフレッシュ活性化信号ＲＲＡＳを
受ける。ＡＮＤ回路３８の出力信号はＲＡＳ系制御回路
へ与えられる。

【００７６】この図１０に示すセルフリフレッシュ制御
信号発生回路は、従来から用いられているＣＢＲリフレ
ッシュモードで動作可能な半導体記憶装置のリフレッシ
ュ制御信号発生回路を利用している。通常動作モード時
においては、コラムアドレスストローブ信号／ＣＡＳを
ロウアドレスストローブ信号／ＲＡＳよりも早くＬレベ
ルに立下げると、ＣＢＲ検出回路３４ｅの出力信号がＨ
レベルに立上がり、セット／リセットフリップフロップ
３４ｆがセットされる。これにより、まず最初に、ＣＢ
Ｒ検出に従ってＣＢＲリフレッシュが行なわれ、次い
で、通常の先に説明したセルフリフレッシュが行なわれ
る。

【００７７】この図１０に示す構成に従えば、従来のＣ
ＢＲセルフリフレッシュ制御回路の構成において、セル
フリフレッシュ指示信号ＳＥＬＦを、セット／リセット
フリップフロップ３４ｆの出力信号を受けるＯＲ回路３
４ｈへ与えることにより、余分の専用のセルフリフレッ
シュ制御回路を設けることなく、電源投入後ダミーサイ
クルが行なわれるまで半導体記憶装置をセルフリフレッ
シュモードに設定することができる。

【００７８】なお、このセルフリフレッシュ制御信号発
生回路において、リフレッシュアドレスカウンタの動作
を制御する回路部分およびリフレッシュアドレスを選択
するための切換制御信号を発生する部分の構成は示して
いない。リフレッシュ活性化信号ＲＲＡＳの立上がりに
応答して、リフレッシュアドレスカウンタのカウント値
が更新されればよく、またＯＲ回路３４ｈの出力信号に
従って切換回路がリフレッシュアドレスカウンタの出力
信号を選択する構成が用いられればよい。

【００７９】以上のように、この発明の実施の形態１に
従えば、電源投入後ダミーサイクルが行なわれるまで、
半導体記憶装置をセルフリフレッシュモードに設定して
いるため、この電源投入直後からダミーサイクルが行な
われるまでの消費電流をロウアドレスストローブ信号／
ＲＡＳの論理レベルにかかわらず低減することができ
る。

【００８０】［実施の形態２］図１１は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１１においては、初期化回路２０の構成を示
す。他の構成は図１または図４に示す構成と同じであ
る。図１１において、初期化回路２０は、電源ノード２
１に接続され、電源電圧Ｖｃｃの電圧レベルに従って電
源投入を検出する電源投入検出回路２２と、この電源投
入検出回路２２の出力する電源投入検出信号／ＰＯＲに
従って初期化され、かつ外部からのロウアドレスストロ
ーブ信号／ＲＡＳに従ってダミーサイクルが指定された
ことを検出するダミーサイクル検出回路２４と、電源投
入検出信号／ＰＯＲを所定時間遅延する遅延回路４３
と、この遅延回路４３の出力する遅延電源投入検出信号
／ＰＯＲＤとダミーサイクル検出回路２４からのダミー
サイクル検出信号／ＰＯＲ８を受ける検出回路４４を含
む。このゲート回路４４から、セルフリフレッシュ指示
信号ＳＥＬＦが出力され、セルフリフレッシュ制御信号
発生回路へ与えられる。セルフリフレッシュ制御信号発
生回路の構成は、図８および図１０に示す構成のいずれ
であってもよい。ゲート回路４４は、遅延電源投入検出
信号／ＰＯＲＤがＨレベルにありかつダミーサイクル検
出信号／ＰＯＲ８がＬレベルのときにセルフリフレッシ
ュ指示信号ＳＥＬＦを活性状態のＨレベルへ駆動する。
次に、この図１１に示す初期化回路の動作を図１２に示
す波形図を参照して説明する。

【００８１】時刻ｔ０において、電源投入が行なわれ、
電源電圧Ｖｃｃの電圧レベルが上昇する。この電源電圧
Ｖｃｃが所定の電圧レベルに到達するかまたは一定電圧
レベルで安定化すると、時刻ｔ１において、電源投入検
出信号／ＰＯＲがＨレベルの活性状態となる。遅延回路
４３の出力する遅延電源投入検出信号／ＰＯＲＤはＬレ
ベルを維持している。

【００８２】遅延回路４３が有する遅延時間Ｔｄが経過
すると、時刻ｔ２において、遅延電源投入検出信号／Ｐ
ＯＲＤがＨレベルに立上がる。まだダミーサイクルが行
なわれていないときには、ダミーサイクル検出信号／Ｐ
ＯＲ８はＬレベルであり、ゲート回路４４からのセルフ
リフレッシュ指示信号ＳＥＬＦがＨレベルの活性状態に
立上がる。

【００８３】時刻ｔ３において、ダミーサイクルが実行
されると、ダミーサイクル検出信号／ＰＯＲ８がＨレベ
ルに立上がり、セルフリフレッシュ指示信号ＳＥＬＦが
Ｌレベルに低下する。

【００８４】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルにセットされた状態で電源投入が行なわれた場
合、電源投入が行なわれる時刻ｔ０から遅延電源投入検
出信号／ＰＯＲＤが立上がる時刻ｔ２までの間、従来と
同様の電流が消費される。しかしながら、時刻ｔ２まで
の間にダミーサイクルが行なわれていない場合には、こ
の遅延電源投入検出信号／ＰＯＲＤに従ってセルフリフ
レッシュ指示信号ＳＥＬＦが活性状態のＨレベルとな
り、半導体記憶装置の内部が初期状態に設定される。し
たがって、この時刻ｔ２から時刻ｔ３の間半導体記憶装
置の消費電流は、たとえば数μＡ程度のスタンバイ電流
に低減することができ、従来よりも消費電流を低減する
ことができる。また、この時刻ｔ２からｔ３の間に、セ
ルフリフレッシュ動作が実行されても、そのセルフリフ
レッシュは、たとえば１６μｓ間隔で行なわれる。した
がって平均電流としては少なく、その時刻ｔ２から時刻
ｔ３までの間の消費電流を従来よりも低減することがで
きる。

【００８５】遅延回路４３の有する遅延時間の経過前に
ダミーサイクルが行なわれる場合には、セルフリフレッ
シュモードには入らない。したがって、ダミーサイクル
の実行が、この遅延回路３４の有する遅延時間Ｔｄで規
定する時間よりも遅れているときに、この実施の形態２
に従って消費電流を低減することができる。

【００８６】以上のように、この発明の実施の形態２に
従えば、ダミーサイクル実行が所定時間よりも遅れたと
きに、半導体記憶装置をセルフリフレッシュモードに設
定しているため、この半導体記憶装置の消費電流を低減
することができる。

【００８７】［実施の形態３］図１３は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を示す図
である。図１３においては、初期化回路２０の構成を示
す。この図１３において、初期化回路２０は、ダミーサ
イクル検出回路２４からのダミーサイクル検出信号／Ｐ
ＯＲ８と外部からのロウアドレスストローブ信号／ＲＡ
Ｓを受けるＮＯＲ回路４６を含む。このＮＯＲ回路４６
からセルフリフレッシュ指示信号ＳＥＬＦが出力され
る。電源投入検出信号／ＰＯＲはセルフリフレッシュ動
作を制御するためには用いられない。単にダミーサイク
ル検出回路２４を初期化および活性化するためにこの電
源投入検出信号／ＰＯＲが用いられる。次に、この図１
３に示す初期化回路の動作を図１４および図１５を参照
して説明する。

【００８８】まず、図１４において、時刻ｔ０において
ロウアドレスストローブ信号／ＲＡＳをＨレベルに設定
した状態で電源投入が行なわれ、電源電圧Ｖｃｃの電圧
レベルが上昇する。電源電圧Ｖｃｃの電圧レベルが所定
電圧レベル以上に到達するかまたは一定レベルで安定化
すると、時刻ｔ１において、電源投入検出信号／ＰＯＲ
がＨレベルに立下がる。ロウアドレスストローブ信号／
ＲＡＳはＨレベルに保持されているため、ＮＯＲ回路４
６からのセルフリフレッシュ指示信号ＳＥＬＦはＬレベ
ルに固定されている。

【００８９】時刻ｔ２においてロウアドレスストローブ
信号／ＲＡＳがＬレベルに立下がりダミーサイクルが開
始される。このダミーサイクル実行に従ってダミーサイ
クル検出回路２４からのダミーサイクル検出信号／ＰＯ
Ｒ８がＨレベルに立上がる。この状態においても、セル
フリフレッシュ指示信号ＳＥＬＦはＬレベルを維持す
る。

【００９０】この図１３に示す初期化回路の構成におい
ては、ロウアドレスストローブ信号／ＲＡＳがＨレベル
の状態で電源投入が行なわれた場合は、この半導体記憶
装置のセルフリフレッシュモードへの設定は行なわれな
い。ロウアドレスストローブ信号／ＲＡＳはＨレベルで
あり、半導体記憶装置の内部回路は初期状態にあり、電
源投入直後に、少しのピーク電流が流れるものの、ほと
んどの期間スタンバイ電流が流れるだけであり、極めて
微小である。

【００９１】次に、図１５に示すように、時刻ｔ０にお
いて、ロウアドレスストローブ信号／ＲＡＳをＬレベル
に設定した状態で電源投入を行なう。この電源投入に従
って、ＯＲ回路４６の動作電源電圧が上昇すると、ダミ
ーサイクル検出信号／ＰＯＲ８およびロウアドレススト
ローブ信号／ＲＡＳがともにＬレベルであるため、セル
フリフレッシュ指示信号ＳＥＬＦがＨレベルとなり、そ
の電圧レベルが電源電圧Ｖｃｃの電圧の上昇に従って上
昇する。

【００９２】時刻ｔ１において、電源投入検出信号／Ｐ
ＯＲがＨレベルに立上がる。この状態においては、セル
フリフレッシュ指示信号ＳＥＬＦはＨレベルにあり、半
導体記憶装置はリフレッシュモードに入っている。した
がって、この構成においては、電源投入が行なわれる時
刻ｔ０から内部ロウアドレスストローブ信号はＨレベル
の非活性状態に保持されるため、内部回路は単にスタン
バイ状態に保持される。したがって、電源投入直後か
ら、この半導体記憶装置の消費電流を低減することがで
きる。

【００９３】時刻ｔ２において、その前に、一旦Ｈレベ
ルに立上げられていたロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルに立下がり、ダミーサイクルが開始され
る。このダミーサイクル実行に従って、ダミーサイクル
検出信号／ＰＯＲ８がＨレベルの活性状態となり、セル
フリフレッシュ指示信号ＳＥＬＦが非活性状態のＬレベ
ルに立下がる。これにより、外部からのロウアドレスス
トローブ信号／ＲＡＳに従ってＲＡＳ系制御回路が動作
し、内部回路の初期化が行なわれる。

【００９４】電源投入直後の消費電流が増大するのは、
ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定
された状態で電源投入が行なわれたときである。したが
って、ロウアドレスストローブ信号／ＲＡＳがＬレベル
で電源投入が行なわれたときに、半導体記憶装置をセル
フリフレッシュモードに設定することにより、ＲＡＳ系
制御回路へ与えられる内部ロウアドレスストローブ信号
をＨレベルの非活性状態として、内部回路を初期状態に
保持することができる。したがって、ロウアドレススト
ローブ信号／ＲＡＳがＬレベルで電源投入が行なわれて
も、ロウアドレスストローブ信号／ＲＡＳがＨレベルで
電源投入が行なわれたときと同程度にまで消費電流を低
減することができる（セルフリフレッシュ動作が行なわ
れないとき）。

【００９５】時刻ｔ１から時刻ｔ２の間に、内部でセル
フリフレッシュが行なわれたとしても、セルフリフレッ
シュはたとえば１６μｓの周期で行なわれる。したがっ
て、この間の平均電流は小さく、常時内部回路を活性状
態に保持して、活性状態での定常電流が流れる場合に比
べて、その消費電流を低減することができる。

【００９６】以上のように、この発明の実施の形態３に
従えば、電源投入時、ロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルのときにはセルフリフレッシュモードが
設定されるように構成しているため、電源投入直後から
ダミーサイクルが行なわれるまでの間、ロウアドレスス
トローブ信号／ＲＡＳの論理レベルにかかわらず、内部
回路をスタンバイ状態に設定することができ、消費電流
を低減することができる。また、セルフリフレッシュが
行なわれても、その平均消費電流は小さく、同様消費電
流低減の効果は得られる。

【００９７】［実施の形態４］図１６は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１６において、半導体記憶装置は、
電源投入検出回路２２からの電源投入検出信号／ＰＯＲ
と外部からのロウアドレスストローブ信号／ＲＡＳとを
受けて内部ロウアドレスストローブ信号／ＲＡＳｉを出
力するＲＡＳバッファ１５と、ダミーサイクル検出回路
２４からのダミーサイクル検出信号／ＰＯＲ８と外部か
らのコラムアドレスストローブ信号／ＣＡＳとを受けて
内部コラムアドレスストローブ信号／ＣＡＳｉを生成す
るＣＡＳバッファ４８と、内部ロウアドレスストローブ
信号／ＲＡＳｉと内部コラムアドレスストローブ信号／
ＣＡＳｉとを受けて、セルフリフレッシュモードが指定
されたときにセルフリフレッシュに必要とされる制御信
号をＲＡＳ系制御回路へ与えるＣＢＲセルフリフレッシ
ュ制御回路５０を含む。

【００９８】電源投入検出回路２２およびダミーサイク
ル検出回路２４は、先の実施の形態１ないし３に示す構
成と同じである。ＲＡＳバッファ１５は、電源投入検出
信号／ＰＯＲがＨレベルにありかつ外部からのロウアド
レスストローブ信号／ＲＡＳがＬレベルのときに内部ロ
ウアドレスストローブ信号／ＲＡＳｉをＬレベルに駆動
するゲート回路１５ｃを含む。ＣＡＳバッファ４８は、
外部からのコラムアドレスストローブ信号／ＣＡＳおよ
びダミーサイクル検出信号／ＰＯＲ８がともにＨレベル
のときに内部コラムアドレスストローブ信号／ＣＡＳｉ
をＨレベルに設定するＡＮＤ回路４８ａを含む。

【００９９】ＣＢＲセルフリフレッシュ制御回路５０
は、この内部ロウアドレスストローブ信号／ＲＡＳｉの
立下がりよりも早く内部コラムアドレスストローブ信号
／ＣＡＳｉがＬレベルに立下げられているときには、セ
ルフリフレッシュモードが指定されたと判定して、セル
フリフレッシュに必要な制御信号を生成してＲＡＳ系制
御回路へ与える。

【０１００】図１７は、図１６に示すＣＢＲセルフリフ
レッシュ制御回路５０の構成を概略的に示す図である。
図１７において、ＣＢＲセルフリフレッシュ制御回路５
０は、内部ロウアドレスストローブ信号／ＲＡＳｉと内
部コラムアドレスストローブ信号／ＣＡＳｉとを受け
て、ＣＢＲ条件が満足されたことを検出するＣＢＲ検出
回路５０ａと、このＣＢＲ検出回路５０ａからのＣＢＲ
条件検出指示に応答してセットされ、かつ内部ロウアド
レスストローブ信号／ＲＡＳｉの立上がりに応答してリ
セットされるセット／リセットフリップフロップ５０ｂ
と、セット／リセットフリップフロップ５０ｂからのセ
ルフリフレッシュ指示信号φＣＢＲの活性化時活性化さ
れ、タイマ回路５０ｃを起動して所定の時間間隔でリフ
レッシュ活性化信号ＲＲＡＳを出力するリフレッシュ制
御回路５０ｄと、セルフリフレッシュ指示信号φＣＢＲ
と内部ロウアドレスストローブ信号／ＲＡＳｉを受ける
ＯＲ回路５０ｅと、リフレッシュ制御回路５０ｄからの
リフレッシュ活性化信号ＲＲＡＳとＯＲ回路５０ｅの出
力信号を受けるＡＮＤ回路５０ｆを含む。ＡＮＤ回路５
０ｆからＲＡＳ系制御回路へ内部動作活性化信号が与え
られる。

【０１０１】ＣＢＲ検出回路５０ａおよびセット／リセ
ットフリップフロップ５０ｂの構成は、たとえば特開平
３−２７２０８８号公報に示されているように周知であ
り、内部コラムアドレスストローブ信号／ＣＡＳｉが内
部ロウアドレスストローブ信号／ＲＡＳｉよりも早いタ
イミングで立下がるとセルフリフレッシュ指示信号φＣ
ＢＲがＨレベルの活性状態とされる。タイマ回路５０ｃ
およびリフレッシュ制御回路５０ｄの構成は、先の図１
０に示す構成と同じであり、図１０に示す構成から、Ｏ
Ｒ回路３０ｈが除去され、セット／リセットフリップフ
ロップ３４ｆの出力信号がタイマ３２ａへ直接与えられ
る。次に、図１８を参照して、通常動作時のこのＣＢＲ
セルフリフレッシュ制御回路の動作について説明する。

【０１０２】図１８において、時刻ｔ１０において外部
コラムアドレスストローブ信号／ＣＡＳがＬレベルに立
下げられ、次いで時刻ｔ１１において外部ロウアドレス
ストローブ信号／ＲＡＳがＬレベルに立下げられる。こ
の条件では、ＣＢＲ条件が条件が満たされており、ＣＢ
Ｒ検出回路５０ａがＣＢＲ検出指示信号を出力し、応じ
てセット／リセットフリップフロップ５０ｂがセットさ
れて、セルフリフレッシュ指示信号φＣＢＲがＨレベル
の活性状態となる。

【０１０３】このセルフリフレッシュ指示信号φＣＢＲ
の立上がりに応答して、リフレッシュ制御回路５０ｄ
は、所定の時間幅を有するリフレッシュ活性化信号ＲＲ
ＡＳを出力する。このセルフリフレッシュ指示信号φＣ
ＢＲの立上がりに応答して行なわれるセルフリフレッシ
ュ動作は、通常、「ＣＢＲリフレッシュ」と呼ばれてい
る。ロウアドレスストローブ信号／ＲＡＳおよび外部コ
ラムアドレスストローブ信号／ＣＡＳをともにＬレベル
に保持した状態が所定時間（たとえば１００μｓ）維持
されると、セルフリフレッシュサイクルに入り、時刻ｔ
１２から所定の時間間隔（たとえば１６μｓ）でリフレ
ッシュ活性化信号ＲＲＡＳが所定時間Ｌレベルに立下げ
られて行選択動作およびメモリセルデータの検知増幅お
よび再書込が行なわれる。図１８においては、時刻ｔ１
２および時刻ｔ１３において行なわれるリフレッシュ動
作を示すが、時刻ｔ１４において外部ロウアドレススト
ローブ信号／ＲＡＳがＨレベルに立上げられるまで内部
で周期的にリフレッシュ動作が繰返し実行される。

【０１０４】時刻ｔ１４においてロウアドレスストロー
ブ信号／ＲＡＳがＨレベルに立上げられると、セット／
リセットフリップフロップ５０ｂがリセットされてセル
フリフレッシュ指示信号φＣＢＲはＬレベルの非活性状
態となり、リフレッシュ動作が完了する。

【０１０５】この図１８に示すように、ＣＢＲセルフリ
フレッシュモードにおいては、外部ロウアドレスストロ
ーブ信号／ＲＡＳの立下がりに同期してＣＢＲリフレッ
シュが行なわれた後、時刻ｔ１２までの間、この半導体
記憶装置はスタンバイ状態となる。次に、図１９を参照
して、図１６に示す初期化回路の動作について説明す
る。

【０１０６】外部ロウアドレスストローブ信号／ＲＡＳ
をＬレベルに設定した状態で時刻ｔ０において電源投入
が行なわれ、電源電圧Ｖｃｃの電圧レベルが上昇する。
この電源投入時、外部コラムアドレスストローブ信号／
ＣＡＳの論理レベルがＨレベルおよびＬレベルいずれに
かかわらず、ダミーサイクル検出信号／ＰＯＲ８はＬレ
ベルであるため、内部コラムアドレスストローブ信号／
ＣＡＳｉはＬレベルに設定されている（図１６のＣＡＳ
バッファ４８参照）。

【０１０７】一方、図１６に示すように、ロウアドレス
ストローブ信号／ＲＡＳがＬレベルであると、電源投入
時、電源投入検出信号／ＰＯＲはＬレベルであるため、
ＲＡＳバッファ１５からの外部ロウアドレスストローブ
信号／ＲＡＳｉはＨレベルである。したがって、この電
源投入に従って内部ロウアドレスストローブ信号／ＲＡ
Ｓｉの電圧レベルが上昇する。この電源電圧Ｖｃｃが所
定電圧レベルに到達するかまたは一定電圧レベルで安定
化すると、電源投入検出信号／ＰＯＲがＨレベルに立上
がる。このとき、内部ロウアドレスストローブ信号／Ｒ
ＡＳｉも所定のＨレベルに到達している。電源投入検出
信号／ＰＯＲがＨレベルに立上がると、図１６に示すよ
うに、ＲＡＳバッファ１５からの内部ロウアドレススト
ローブ信号／ＲＡＳｉがＬレベルに立下がる。したがっ
て、ＣＢＲセルフリフレッシュ制御回路５０へは、ＣＢ
Ｒ条件で内部ロウアドレスストローブ信号／ＲＡＳｉお
よび内部コラムアドレスストローブ信号／ＣＡＳｉが与
えられる。これにより、セルフリフレッシュ指示信号φ
ＣＢＲがＨレベルとなり、この半導体記憶装置がセルフ
リフレッシュモードに入る。

【０１０８】時刻ｔ３において、外部ロウアドレススト
ローブ信号／ＲＡＳをＨレベルに立上げて、ダミーサイ
クルに備える。この外部ロウアドレスストローブ信号／
ＲＡＳの立上がりに応答して、内部ロウアドレスストロ
ーブ信号／ＲＡＳｉもＨレベルに立上がり、ＣＢＲセル
フリフレッシュ制御回路５０はセルフリフレッシュモー
ドを解除する。このセルフリフレッシュモードの解除に
より、半導体記憶装置は、スタンバイ状態にある（内部
ロウアドレスストローブ信号／ＲＡＳｉがＨレベルにあ
る）。

【０１０９】次いで、時刻ｔ２において、ダミーサイク
ルを行なうために、外部ロウアドレスストローブ信号／
ＲＡＳをＬレベルに立下げると、ダミーサイクル検出回
路２４からのダミーサイクル検出信号／ＰＯＲ８がＨレ
ベルに立上がる。これにより、ＣＡＳバッファ４８は、
外部から与えられるコラムアドレスストローブ信号／Ｃ
ＡＳに従った内部コラムアドレスストローブ信号／ＣＡ
Ｓｉを生成する（図１９においては、コラムアドレスス
トローブ信号／ＣＡＳｉがＨレベルに設定される状態を
示す）。内部でのコラムアドレスストローブ信号／ＣＡ
Ｓｉに関連して動作する回路部分は、内部ロウアドレス
ストローブ信号／ＲＡＳｉが活性状態のときに動作が可
能である。したがって、時刻ｔ３から時刻ｔ２の間、内
部ロウアドレスストローブ信号／ＲＡＳｉがＨレベルに
立上がっていて内部コラムアドレスストローブ信号／Ｃ
ＡＳｉがＬレベルであっても何ら問題はなく、内部回路
はスタンバイ状態にある。これは、電源投入時における
ＣＡＳ系回路の動作について同様である。したがって電
源投入時、外部ロウアドレスストローブ信号／ＲＡＳが
Ｌレベルに設定されていても、半導体記憶装置はスタン
バイ状態で電源投入が行なわれることになり、初期電流
は極めて小さい。

【０１１０】また、時刻ｔ１において、セルフリフレッ
シュ指示信号φＣＢＲがＨレベルに立上がると、内部で
ＣＢＲリフレッシュが行なわれ、大きな動作電流が流れ
る。この動作電流としては、従来の、外部ロウアドレス
ストローブ信号／ＲＡＳをＬレベルに設定して電源投入
を行なったときと同様の電流が流れる。しかしながら、
このＣＢＲリフレッシュが完了すると半導体記憶装置は
スタンバイ状態に復帰するため、次のセルフリフレッシ
ュが行なわれるまで、極めて小さなスタンバイ電流しか
流れない。一方、従来においては、内部ロウアドレスス
トローブ信号／ＲＡＳｉがＬレベルに保持されるため、
大きなアクティブ時における安定電流が流れる。したが
って平均として、内部で、セルフリフレッシュモードに
入っていれば、消費電流を従来よりも低減することがで
きる。

【０１１１】このダミーサイクル検出信号／ＰＯＲ８が
Ｌレベルの間、ＣＢＲリフレッシュが禁止される構成が
用いられてもよい。このときには、より消費電流を低減
することができる。ダミーサイクル開始信号／ＰＯＲ８
がＬレベルのときに、ＣＢＲリフレッシュを禁止する構
成は、リフレッシュ制御回路５０ｄにおいて、セルフリ
フレッシュ指示信号φＣＢＲの立上がりに応答してワン
ショットパルスを発生する回路（図１２の回路３４ｇ参
照）をダミーサイクル検出信号／ＰＯＲ８がＨレベルと
なったときにのみワンショットパルスを発生するように
構成すればよい。

【０１１２】時刻ｔ１から時刻ｔ３までの時間が長けれ
ば、内部でセルフリフレッシュが行なわれる。このセル
フリフレッシュは所定の時間間隔ごとに行なわれる。し
たがってセルフリフレッシュ時に比較的大きな動作電流
が流れても、平均として見れば、従来の、活性状態に保
持した状態での安定電流の総和よりも小さく、消費電流
を低減することができる。

【０１１３】なお、電源投入時外部ロウアドレスストロ
ーブ信号／ＲＡＳをＨレベルに設定しているときには、
内部ロウアドレスストローブ信号／ＲＡＳｉもＨレベル
に設定されるため、図１９に、一点鎖線で示すように、
ＣＢＲ条件は満たされないため、セルフリフレッシュ指
示信号φＣＢＲはＬレベルにある。したがって半導体記
憶装置が、常時スタンバイ状態にあり、小さなスタンバ
イ電流のみを消費する。

【０１１４】ダミーサイクルが始まるときに、内部ロウ
アドレスストローブ信号／ＲＡＳｉが外部ロウアドレス
ストローブ信号／ＲＡＳに従ってＬレベルに立下がる
が、そのときには、内部コラムアドレスストローブ信号
／ＣＡＳｉがＨレベルに立上がっており、この最初のダ
ミーサイクルでＣＢＲ条件が満たされることはなく、確
実にダミーサイクルが外部からのロウアドレスストロー
ブ信号／ＲＡＳに従って実行される。

【０１１５】以上のように、この発明の実施の形態４に
従えば、外部からのロウアドレスストローブ信号／ＲＡ
ＳがＬレベルで電源投入が行なわれたときには、内部で
セルフリフレッシュモードに入るように構成しているた
め、ダミーサイクルが行なわれるまでの半導体記憶装置
における消費電流を従来よりも低減することができる。

【０１１６】［実施の形態５］図２０は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を示す図
である。図２０においては、ＲＡＳ系制御回路により制
御される回路部分を示す。図２０において、半導体記憶
装置は、外部電源ノード６１ａと一方動作電源電圧とし
て動作し、基準電圧Ｖｒｅｆと内部電源線７４上の内部
電源ＩｎＶｃｃとを比較する比較器７０と、この比較器
７０の出力信号に従って外部電源ノード６１ｂから内部
電源線７４へ電流を供給するｐチャネルＭＯＳトランジ
スタで構成されるドライブトランジスタ７２を含む。比
較器７０は、活性化時この基準電圧Ｖｒｅｆと内部電源
線７４上の内部電源電圧ＩｎＶｃｃとを比較する比較回
路７０ａと、活性制御信号ＡＣＴの活性化時、比較器７
０ａに対する電流経路を形成する電流源トランジスタ７
０ｂを含む。この活性制御信号ＡＣＴは、先の実施の形
態１ないし４において示したＲＡＳ系制御回路から内部
ロウアドレスストローブ信号に同期して発生される。

【０１１７】内部電源線７４には、内部回路７６が結合
され、内部回路７６はこの内部電源線７４上の内部電源
電圧ＩｎＶｃｃを一方動作電源電圧として動作する。こ
の内部回路７６は、ロウアドレスストローブ信号／ＲＡ
Ｓに同期して動作するＲＡＳ系回路を含み、たとえば行
選択回路およびセンスアンプ帯を含む。

【０１１８】比較器７０は、活性制御信号ＡＣＴが非活
性状態のＬレベルのときには、非活性化され、その出力
信号を外部電源電圧ＥｘＶｃｃレベルに立上げ、ドライ
ブトランジスタ７２をオフ状態に維持する。この活性制
御信号ＡＣＴがＨレベルの活性状態となると、比較器７
０は活性化され、比較回路７０ａが基準電圧Ｖｒｅｆと
内部電源電圧ＩｎＶｃｃとの比較動作を行なう。内部電
源電圧ＩｎＶｃｃが基準電圧Ｖｒｅｆよりも高い場合に
は、比較回路７０ａの出力信号はＨレベルであり、ドラ
イブトランジスタ７２は非導通状態にある。一方、内部
電源電圧ＩｎＶｃｃが基準電圧Ｖｒｅｆよりも低い場合
には、この比較回路７０ａの出力信号がＨレベルから低
下し、ドライブトランジスタ７２がそのコンダクタンス
に従って電源ノード６１ｂから内部電源線７４へ電流を
供給し、内部電源電圧ＩｎＶｃｃの電圧レベルを上昇さ
せる。したがって、この内部電源電圧ＩｎＶｃｃは基準
電圧Ｖｒｅｆのレベルに維持される。内部電源電圧Ｉｎ
Ｖｃｃが低下する可能性があるのは、内部回路７６が動
作し、内部電源線７４に大きな動作電流が流れるときで
ある。この内部回路７６が動作するときに合わせて活性
制御信号ＡＣＴを活性状態とする。これにより、内部回
路７６の動作時における大きな動作電流に起因する内部
電源電圧ＩｎＶｃｃの低下を補償する。内部回路７６の
スタンバイ状態時においては、内部電源線７４において
極めて小さなリーク電流のみが流れる。したがって、こ
の状態において活性制御信号ＡＣＴは非活性状態のＬレ
ベルとされ、比較器７０における消費電流を低減する。

【０１１９】この比較器７０が、内部回路７６の動作時
に生じる大きな動作電流を補償するために、比較的高速
応答が要求され、またドライブトランジスタ７２も大き
な電流駆動力を有している。したがって、この比較器７
０は、動作時、たとえば数ｍＡ程度の比較的大きな動作
電流を消費する。

【０１２０】図２１は、活性制御信号ＡＣＴの発生シー
ケンスを示す図である。図２１に示すように、ノーマル
モードにおいては、活性制御信号ＡＣＴは内部ロウアド
レスストローブ信号／ＲＡＳｉの立下がりおよび立上が
りに同期して活性／非活性化される。セルフリフレッシ
ュモードにおいては、この活性制御信号ＡＣＴはリフレ
ッシュ活性化信号ＲＲＡＳの活性化に同期して活性化さ
れる。したがって、この図２０に示すような比較器７０
とドライブトランジスタ７２で構成される内部降圧回路
の構成に対し先の実施の形態１ないし４の構成を適用す
れば、電源投入時において、外部ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに設定されても、活性制御信
号ＡＣＴはスタンバイ状態のＬレベルとなり、この比較
器７０において常時数ｍＡ程度の電源が流れるのを防止
することができ、電源投入直後の消費電流を低減するこ
とができる。電源投入直後セルフリフレッシュモードに
半導体記憶装置が入った場合、活性制御信号は、リフレ
ッシュ活性化信号ＲＲＡＳに同期して活性化／非活性化
されるためである。ロウアドレスストローブ信号／ＲＡ
ＳがＨレベルで電源投入が行なわれた場合には、その活
性制御信号ＡＣＴは先の実施の形態１ないし４の説明か
ら明らかなように、非活性状態のＬレベルを維持する。

【０１２１】図２２は、活性制御信号ＡＣＴ発生部の構
成の一例を概略的に示す図である。図２２において、こ
の活性制御信号ＡＣＴはＲＡＳ系制御回路から発生され
る。活性制御信号発生部は、リフレッシュ活性化信号Ｒ
ＲＡＳを一方入力に受けるＡＮＤ回路８０と、このＡＮ
Ｄ回路８０の出力信号を反転するインバータ８２を含
む。ＡＮＤ回路８０の他方入力へは、セルフリフレッシ
ュ指示信号（ＳＥＬＦまたはφＣＢＲ）とＲＡＳバッフ
ァからの内部ロウアドレスストローブ信号を受けるＯＲ
回路の出力信号が与えられる。このＡＮＤ回路８０は、
したがって図４に示すＡＮＤ回路３８または図７に示す
ＡＮＤ回路５０ｆに対応する。インバータ８２がＲＡＳ
系制御回路に含まれ、内部ＲＡＳ系回路活性化時に、活
性制御信号ＡＣＴを活性化する。

【０１２２】以上のように、この発明の実施の形態５に
従えば、外部電源電圧から内部電源電圧を生成する内部
降圧回路の活性／非活性を、内部ロウアドレスストロー
ブ信号に同期して行なっており、電源投入直後、ロウア
ドレスストローブ信号／ＲＡＳの論理レベルにかかわら
ず、この内部降圧回路における消費電流を低減すること
ができる。

【０１２３】なお上記実施の形態１ないし５において
は、信号／ＲＡＳに関連する回路として、行選択回路、
センスアンプ帯、およびビット線／イコライズ回路なら
びに、内部降圧回路を示している。しかしながら、信号
／ＲＡＳに応答して動作して、電流を消費する回路は、
すべてこのＲＡＳ系制御回路により制御される。

【０１２４】

【発明の効果】以上のように、この発明に従えば、電源
投入直後、半導体記憶装置はセルフリフレッシュモード
に設定しているため、電源投入直後半導体記憶装置がス
タンバイ状態にある時間を長くすることができ、消費電
流を低減することができる。

【０１２５】請求項１に係る発明に従えば、電源投入に
応答してセルフリフレッシュ制御回路を活性化している
ため、電源投入直後、半導体記憶装置がスタンバイ状態
にある期間を長くすることができ、消費電流を低減する
ことができる。

【０１２６】請求項２に係る発明に従えば、ダミーサイ
クル検出時においては、このセルフリフレッシュ制御回
路を非活性化しているため、確実に外部からのダミーサ
イクル指示信号に従ってダミーサイクルを実行すること
ができる。

【０１２７】請求項３に係る発明に従えば、電源投入検
出直後に、セルフリフレッシュ制御回路を活性化してい
るため、早いタイミングで半導体記憶装置をスタンバイ
状態に設定することができ、消費電流を低減することが
できる。

【０１２８】請求項４に係る発明に従えば、電源投入か
ら所定時間経過後に、セルフリフレッシュ制御回路を活
性化しているため、ダミーサイクルに入るまでの時間が
長くなったときに、消費電流を低減することができる。

【０１２９】請求項５に係る発明に従えば、外部からの
動作サイクル規定信号が活性状態のときのみセルフリフ
レッシュ制御回路を活性化しているため、この外部から
の動作サイクル規定信号に従って内部回路が活性状態に
移行するのを防止することができ、消費電流を低減する
ことができる。

【０１３０】請求項６に係る発明に従えば、第１の動作
サイクル規定信号と第２の動作サイクル規定信号の電源
投入時におけるタイミングに従ってセルフリフレッシュ
制御回路を活性化しているため、通常のセルフリフレッ
シュ制御回路を用いることができ、容易に構成要素数を
増加させることなく、内部回路が活性状態に入る可能性
のあるときに電源投入後セルフリフレッシュモードを設
定できる。

【０１３１】請求項７に係る発明に従えば、セルフリフ
レッシュ制御回路が、行選択指示信号を発生する回路を
含み、この行選択指示信号に従って内部降圧回路の活性
／非活性化を制御しているため、電源投入直後この内部
降圧回路を確実にスタンバイ状態におくことができ、内
部降圧回路における消費電流を低減することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 この実施の形態１における半導体記憶装置の
電源投入直後の動作を示す波形図である。

【図３】 この発明の実施の形態１における半導体記憶
装置の電源投入直後における動作を示す波形図である。

【図４】 この発明の実施の形態１の変更例の構成を概
略的に示す図である。

【図５】 図４に示す半導体記憶装置の動作を示す信号
波形図である。

【図６】 （Ａ）は、図１に示す電源投入検出回路の構
成の一例を示し、（Ｂ）は、（Ａ）に示す電源投入検出
回路の動作を示す波形図である。

【図７】 図１に示すダミーサイクル検出回路の構成の
一例を示す図である。

【図８】 図１に示すセルフリフレッシュ制御信号発生
回路の構成を概略的に示す図である。

【図９】 図８に示すセルフリフレッシュ制御信号発生
回路の動作を示す波形図である。

【図１０】 図１に示すセルフリフレッシュ制御信号発
生回路の他の構成を示す図である。

【図１１】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１２】 図１１に示す初期化回路の動作を示す信号
波形図である。

【図１３】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１４】 図１３に示す初期化回路の動作を示す信号
波形図である。

【図１５】 図１３に示す初期化回路の電源投入直後の
動作を示す信号波形図である。

【図１６】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１７】 図１６に示すＣＢＲセルフリフレッシュ制
御回路の構成を概略的に示す図である。

【図１８】 図１７に示すＣＢＲセルフリフレッシュ制
御回路の動作を示す信号波形図である。

【図１９】 図１６に示す回路の動作を示す信号波形図
である。

【図２０】 この発明の実施の形態５における内部降圧
回路の構成を概略的に示す図である。

【図２１】 図２０に示す活性制御信号と内部ロウアド
レスストローブ信号とのタイミング関係を示す図であ
る。

【図２２】 図２０に示す活性制御信号発生部の構成を
概略的に示す図である。

【図２３】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。

【図２４】 図２３に示す半導体記憶装置の動作を示す
信号波形図である。

【図２５】 図２３に示す内部制御信号発生回路の構成
を概略的に示す図である。

【図２６】 図２５に示す回路の電源投入直後の動作を
示す波形図である。

【図２７】 図２５に示す回路の電源投入直後の動作を
示す波形図である。

【符号の説明】

１ メモリセルアレイ、２ アドレスバッファ、４ 行
選択回路、６ センスアンプ帯、８ 列選択回路、１５
ＲＡＳバッファ、２０ 初期化回路、２２電源投入検
出回路、２４ ダミーサイクル検出回路、２６ ゲート
回路、３０セルフリフレッシュ制御信号発生回路、３２
タイマ回路、３４ セルフリフレッシュ制御回路、３
６ ＯＲ回路、３８ ＡＮＤ回路、１０ｂ ＲＡＳ系制
御回路、４３ 遅延回路、４４ ゲート回路、４６ Ｎ
ＯＲ回路、４８ ＣＡＳバッファ、５０ ＣＢＲセルフ
リフレッシュ制御回路、７０ 比較器、７２ ドライブ
トランジスタ、７４ 内部電源線、７６ 内部回路、８
０ ＡＮＤ回路、８２インバータ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有する半導体記憶装
   置であって、 タイマを含み、活性化時前記タイマの出力信号に従って
   前記複数のメモリセルの記憶データを所定の時間間隔で
   リフレッシュするための制御信号を発生するセルフリフ
   レッシュ制御回路、および外部からの電源電圧の前記半
   導体記憶装置への投入に応答して、前記セルフリフレッ
   シュ制御回路を活性化する初期化回路を備える、半導体
   記憶装置。
2. 【請求項２】 前記初期化回路はさらに、 外部から与えられる動作サイクル指示信号に従って、前
   記半導体記憶装置の内部回路を初期化するためのダミー
   サイクルが指定されたことを検出するためのダミーサイ
   クル検出回路と、 前記ダミーサイクル検出回路からのダミーサイクル検出
   信号の活性化に応答して前記セルフリフレッシュ制御回
   路を非活性化する回路とを備える、請求項１記載の半導
   体記憶装置。
3. 【請求項３】 前記初期化回路は、 外部からの電源電圧を受ける外部電源ノードに結合さ
   れ、前記外部電源ノードの電源電圧に従って前記半導体
   記憶装置への電源投入を検出し、該電源投入検出時、前
   記セルフリフレッシュ制御回路を活性化する電源投入検
   出回路を含む、請求項１または２記載の半導体記憶装
   置。
4. 【請求項４】 前記初期化回路は、 外部電源電圧を受ける外部電源ノードに結合され、前記
   外部電源ノードの電源電圧に従って前記半導体記憶装置
   への電源投入を検出し、該電源投入検出時、電源投入検
   出信号を活性化する電源投入検出回路と、 前記電源投入検出回路からの電源投入検出信号を遅延し
   て前記セルフリフレッシュ制御回路へ与えて前記セルフ
   リフレッシュ制御回路を活性化するための遅延回路とを
   備える、請求項１または２記載の半導体記憶装置。
5. 【請求項５】 前記初期化回路は、 外部からの動作サイクル規定信号の活性状態に応答して
   活性化され、前記電源投入に応答して前記セルフリフレ
   ッシュ制御回路を活性化する回路を含む、請求項１ない
   し４のいずれかに記載の半導体記憶装置。
6. 【請求項６】 前記初期化回路は、 前記電源投入に応答してイネーブルされ、外部から与え
   られる第１の動作サイクル規定信号を通過させる第１の
   ゲート回路と、 前記第１の動作サイクル規定信号に応答して前記半導体
   記憶装置の内部回路を初期状態におくためのダミーサイ
   クルが指定されたことを検出し、該検出時ダミーサイク
   ル検出信号を活性化するダミーサイクル検出手段と、 前記ダミーサイクル検出手段からのダミーサイクル検出
   信号の非活性状態に応答して、第２の動作サイクル規定
   信号を非活性状態に保持しかつ前記ダミーサイクル検出
   信号の活性状態に応答して前記第２の動作サイクル規定
   信号を通過させる第２のゲート回路と、 前記第１および第２のゲート回路の出力信号を受け、該
   受けた出力信号が所定のタイミング条件を満たすとき前
   記セルフリフレッシュ制御回路を活性化するタイミング
   検出回路とを備える、請求項１記載の半導体記憶装置。
7. 【請求項７】 活性化時前記外部からの電源電圧を降圧
   して内部電源電圧を発生する内部降圧回路をさらに備
   え、 前記複数のメモリセルは行列状に配列され、 前記セルフリフレッシュ制御回路は、活性化時前記複数
   のメモリセルの行を選択状態へ駆動するための行選択指
   示信号を発生する手段を含み、 前記行選択指示信号の活性化時前記内部降圧回路が活性
   化される、請求項１ないし６のいずれかに記載の半導体
   記憶装置。