JPH04252489A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特に、電源投入後または動作モード変更後において最
初に行なわれる内部回路を初期化（リセット）するため
のダミーサイクルを実行するための回路構成に関する。

【０００２】

【従来の技術】図１０は、従来のダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭと称す）の全体
の構成を示すブロック図である。図１０において、ＤＲ
ＡＭ１００は、行および列からなるマトリクス状に配列
された複数のダイナミック型メモリセルＭＣからなるメ
モリセルアレイ１と、アドレスバッファ１０からの内部
行アドレス３ａに従ってメモリセルアレイ１の１行のメ
モリセルを選択するローデコーダ８と、アドレスバッフ
ァ１０からの内部列アドレス３ｂに従ってメモリセルア
レイ１の列を選択するコラムデコーダ９を含む。ＤＲＡ
Ｍ１００が、データの入出力を１ビット単位で行なう場
合、コラムデコーダ９はメモリセルアレイ１の１列を選
択する。ＤＲＡＭ１００がデータの入出力をたとえば４
ビットのように複数ビット単位で行なう場合、コラムデ
コーダ９はメモリセルアレイ１の複数列を選択する。

【０００３】アドレスバッファ１０はアドレス入力端子
２へ与えられる外部アドレスＡ０〜Ａｎを受けて内部ア
ドレス３を発生する。

【０００４】ＤＲＡＭ１００は、さらに、クロック入力
端子７へ与えられる制御信号＊ＲＡＳ、＊ＣＡＳおよび
＊ＷＥに応答して各種内部制御信号を発生するクロック
発生器１１と、データ入力端子４へ与えられる外部書込
データＤｉｎを受けて内部書込データ６ａを発生する入
力バッファ１２と、内部データバス６上の信号６ｂを受
けて外部読出データＤｏｕｔを生成してデータ出力端子
５へ与える出力バッファ１３を含む。

【０００５】制御信号＊ＲＡＳはＤＲＡＭ１００のメモ
リサイクルを指定するとともに、アドレスバッファ１０
の行アドレスを取込むタイミングを与えるローアドレス
ストローブ信号である。制御信号＊ＣＡＳは、アドレス
バッファ１０における列アドレスを取込むタイミングを
与えるコラムアドレスストローブ信号である。制御信号
＊ＷＥは、ＤＲＡＭ１００のデータ書込／読出を指定す
る信号である。各制御信号＊ＲＡＳ、＊ＣＡＳおよび＊
ＷＥの前に付されている「＊」は各制御信号が負論理の
信号であることを示している。

【０００６】次に簡単に動作について説明する。クロッ
ク入力端子７へ与えられる制御信号＊ＲＡＳが活性状態
の“Ｌ”へ立下がると、ＤＲＡＭ１００はメモリサイク
ルに入る。このとき、メモリセルアレイ１においては、
各列は所定のプリチャージ電位にあり、このプリチャー
ジ電位でフローティング状態とされる。

【０００７】アドレスバッファ１０は、この制御信号＊
ＲＡＳの立下がりに応答して、アドレス入力端子２へ与
えられた外部アドレスＡ０〜Ａｎを行アドレスとして取
込み内部行アドレス３ａを発生してローデコーダ８へ与
える。ローデコーダ８は、同様に制御信号＊ＲＡＳに応
答して動作し、この内部行アドレス３ａをデコードして
メモリセルアレイ１の１行を選択状態に設定する。

【０００８】ローデコーダ８からの行選択信号より選択
行の電位が“Ｈ”に立上ると、この１行のメモリセルＭ
Ｃのデータが対応の列上へ伝達される。各列上に伝達さ
れたメモリセルデータは図示しない各列対応に設けられ
たセンスアンプにより増幅される。このセンスアンプの
活性化は、外部からの制御信号＊ＲＡＳが立下がってか
ら所定時間経過した後に行なわれる。

【０００９】次に、クロック入力端子７へ与えられる制
御信号＊ＣＡＳが“Ｌ”の活性状態へ移行する。アドレ
スバッファ１０は、この制御信号＊ＣＡＳの立下がりに
応答してクロック発生器１１から発生される内部クロッ
ク信号に応答して、アドレス入力端子２へ与えられる外
部アドレスＡ０〜Ａｎを列アドレスとして取込み、内部
列アドレス３ｂを生成してコラムデコーダ９へ与える。 コラムデコーダ９は、外部制御信号＊ＣＡＳの立下がり
に応答してクロック発生器１１から発生される内部制御
信号に応答して活性化されこの内部列アドレスをデコー
ドし、メモリセルアレイ１内の対応の列を選択する信号
を発生する。これにより、選択された列が内部データバ
ス６に接続される。

【００１０】データ書込時においては内部制御信号＊Ｗ
Ｅが“Ｌ”となる。入力バッファ１２は、この外部制御
信号＊ＣＡＳと内部制御信号＊ＷＥがともに“Ｌ”とな
ったときにクロック発生器１１から発生される内部制御
信号に応答して活性化され、データ入力端子４へ与えら
れる外部書込データＤｉｎから内部書込データ６ａを生
成して内部共通データバス６へ伝達する。この内部共通
データバス６上へ伝達された内部書込データは選択列を
介してこの選択行と選択列との交点に位置するメモリセ
ルＭＣへ書込まれる。データの書込タイミング、すなわ
ち入力バッファ１２が内部書込データ６ａを生成するタ
イミングは、内部制御信号＊ＣＡＳおよび＊ＷＥの遅い
方の立下がりのタイミングで与えられる。

【００１１】データ読出時においては、外部制御信号＊
ＷＥは“Ｈ”にある。このときには、クロック発生器１
１から外部制御信号＊ＣＡＳの立下がりに応答して発生
される内部制御信号に応答して出力バッファ１３が活性
化され、内部データバス６上の内部信号６ｂから外部読
出データＤｏｕｔを生成して外部出力端子５へ与える。

【００１２】以上が従来のＤＲＡＭの一般的な動作であ
る。上述のようにＤＲＡＭ１００は、外部制御信号＊Ｒ
ＡＳに応答して駆動される回路と、外部制御信号＊ＣＡ
Ｓに応答して駆動される回路とを含む。以下、この外部
制御信号＊ＲＡＳに応答して駆動される回路をＲＡＳ系
回路と称し、外部制御信号＊ＣＡＳに応答して駆動され
る回路をＣＡＳ系回路と称す。

【００１３】ＤＲＡＭにおいては、メモリセルアレイ１
のみならず周辺回路もダイナミック動作をしている。こ
のダイナミック動作においては各信号線は所定のプリチ
ャージ電位にプリチャージされ、次いでフローティング
状態とされる。このようなダイナミック動作を行なう回
路（以下、ダイナミック回路と称す）を初期設定するた
めに「ダミーサイクル」と呼ばれる動作が行なわれる。

【００１４】図１１は電源投入直後のダミーサイクルの
動作を示す信号波形図である。図１１において、電源電
圧ＶＤＤをＤＲＡＭに供給した後、外部からの制御信号
＊ＲＡＳが所定回数（通常８回）トグルされる。このと
き外部制御信号＊ＣＡＳは不活性状態の“Ｈ”に維持さ
れる。この外部制御信号＊ＲＡＳをトグルすれば、制御
信号＊ＲＡＳの各活性状態に応じてＲＡＳ系回路が駆動
される。たとえば、メモリセルアレイ１においては、ワ
ード線（任意のアドレス）の選択が行なわれ、メモリセ
ルデータの列（ビット線）上への読出しが行なわれる。 次いで、センスアンプによる各列上のデータの検知増幅
が行なわれる。続いて、このセンスアンプにより検知増
幅されたメモリセルデータのリストア動作が行なわれた
後、ワード線が非選択状態となりセンスアンプも不活性
状態となる。次いで制御信号＊ＲＡＳを不活性状態に応
答して各列が所定のプリチャージ電位にプリチャージさ
れる。この動作を所定回数繰返すことにより、メモリセ
ルアレイ１における各ビット線は確実に所定の電位にプ
リチャージされる。また、通常ＤＲＡＭの各列は１対の
ビット線から構成されており、各ビット線の電位もイコ
ライズされる。また同様に、ＲＡＳ系回路の信号線も所
定電位にプリチャージされた状態となる。

【００１５】このようなダミーサイクルを電源電圧投入
後に行なうことにより、ＤＲＡＭの初期設定を確実に行
なうことができ、その後続いて行なわれるデータ書込を
確実に行なうことができる。

【００１６】図１０に示すＤＲＡＭはデータの書込とデ
ータの読出とを同時に行なうことはできない。このよう
なＤＲＡＭを画像処理システムにおけるフレームバッフ
ァとして用いた場合、ＤＲＡＭから画像表示装置へのデ
ータの転送中は、ＣＰＵ（中央演算処理装置）はＤＲＡ
Ｍへアクセスすることはできない。ＣＰＵのＤＲＡＭへ
のアクセスは、たとえば水平帰線期間中などのような短
い期間に制限される。これは、画像処理システムの処理
速度を低下させる。そこで、画像処理システムにおいて
は、画像表示装置へのデータ転送とＣＰＵからのアクセ
スとを同時に行なうことのできるデュアルポート・ラン
ダム・アクセス・メモリ（またはビデオ・ランダム・ア
クセス・メモリ：以下ＶＲＡＭと称す）と呼ばれる記憶
装置がフレームバッファとして用いられることが多い。

【００１７】図１２は従来のＶＲＡＭの全体の構成を示
すブロック図である。図１２においてＶＲＡＭ２００は
、ＤＲＡＭメモリセルアレイ１、ローデコーダ８、コラ
ムデコーダ９、アドレスバッファ１０およびＲＡＭ入出
力回路５５からなるＲＡＭポートを含む。このＲＡＭポ
ートの構成は図１０に示すＤＲＡＭと同様であり、対応
する部分には同一の参照番号を付している。ＲＡＭ入出
力回路５５は、図１０に示す入力バッファ１２と出力バ
ッファ１３を含む。このＲＡＭ入出力回路５５はＲＡＭ
データ入出力端子５０を介して装置外部と複数ビット単
位でデータの授受を行なう。そのため内部データバス６
０は複数本設けられる。

【００１８】ＶＲＡＭ２００はさらに、ＤＲＡＭメモリ
セルアレイ１の１行分のデータを格納することのできる
シリアルレジスタ１４と、シリアルレジスタ１４とＤＲ
ＡＭメモリセルアレイ１の選択された１行との間のデー
タの転送を行なうための転送回路１５と、シリアルレジ
スタ１４に含まれるレジスタ回路を順次ＳＡＭ内部デー
タバス２１へ接続するためのシリアルセレクタ１６と、
シリアルセレクタ１６の選択動作タイミングおよび選択
動作速度を決定する内部クロック信号を発生するＳＣバ
ッファ１９を含む。

【００１９】ＳＣバッファ１９は、クロック入力端子１
７へ与えられる外部クロック信号ＳＣに応答して内部ク
ロック信号を発生する。シリアルセレクタ１６は、この
外部制御信号＊ＣＡＳの立下がりに応答してクロック発
生器１１０から発生される内部クロックに応答してアド
レスバッファ１０からの内部列アドレス３ｂを取込み、
シリアルレジスタ１４の選択開始アドレスとして出力す
る。シリアルセレクタ１６はこの開始アドレスから順次
、ＳＣバッファ１９からの内部クロック信号に応答して
そのアドレスをインクリメントする。

【００２０】クロック発生器１１０は、クロック入力端
子７０へ与えられる外部クロック信号ＤＳＦ、＊ＲＡＳ
、＊ＣＡＳ、＊ＤＴ／＊ＯＥ、＊ＷＢ／＊ＷＥに応答し
て各種内部クロック信号を発生する。シリアルレジスタ
１４、シリアルセレクタ１６、ＳＣバッファ１９および
ＳＡＭ入出力回路２０のＳＡＭデータ入出力端子１８を
介したデータの書込／読出に関連する回路はＳＡＭポー
トと呼ばれる。

【００２１】制御信号＊ＤＴ／＊ＯＥはデータの入力動
作を指定するとともに、ＲＡＭポートとＳＡＭポートと
の間でのデータ転送を行なうか否かを示す。制御信号＊
ＷＢ／＊ＷＥは、ＲＡＭポートにおけるデータの書込動
作を指定するとともに、ライトパービット動作を指定す
る。このライトパービット動作は、ＳＡＭポートとＲＡ
Ｍポートとの間でのデータ転送においてビット（ＳＡＭ
データ入出力端子１８における１ビット）単位でマスク
をかけて転送を行なう動作モードである。制御信号ＤＳ
ＦはこのＶＲＡＭが特殊動作モードに入るか否かを決定
するための制御信号である。この特殊動作モードについ
ては後に説明する。

【００２２】ＳＡＭ入出力回路２０にはまた制御信号＊
ＳＥが与えられ、またＳＡＭ入出力回路２０からは制御
信号ＱＳＦが出力される。制御信号＊ＳＥはシリアルポ
ート（ＳＡＭポート）をイネーブル状態に設定するため
の制御信号である。制御信号＊ＳＥが不活性状態の場合
、ＳＡＭポートは何ら動作をせず、ＳＣバッファ１９か
らも内部クロック信号は発生されない。

【００２３】制御信号ＱＳＦは、シリアルレジスタ１４
がブロック構成の場合、いずれのブロックのシリアルレ
ジスタが用いられているかを示すための信号である。す
なわち、シリアルレジスタ１４をブロック分割しておき
、このいずれかのブロックとＳＡＭ入出力回路２０との
間でデータ転送を行なっている間に残りのブロックとＤ
ＲＡＭメモリセルアレイ１との間でデータ転送を行ない
、この動作を交互に繰返せば、ＳＡＭポートからは連続
して中断することなくデータの書込／読出を行なうこと
ができる。このとき外部装置では、いずれのブロックの
データが読出されているかをモニタする必要があり、こ
のために制御信号ＱＳＦが用いられる。シリアルレジス
タ１４のブロック構成としては、１つのブロックがＤＲ
ＡＭメモリセルアレイ１の１／２行の場合と、１ブロッ
クがＤＲＡＭメモリセルアレイ１の１行の場合とがある
。

【００２４】次に動作について説明する。ＲＡＭポート
におけるデータの入出力は図１０に示すＤＲＡＭと同様
であり、制御信号＊ＲＡＳ、＊ＣＡＳ、＊ＤＴ／＊ＯＥ
、＊ＷＢ／＊ＷＥに応答して行選択、列選択およびデー
タの入出力が行なわれる。ＳＡＭポートを駆動する場合
、制御信号＊ＳＥが活性状態とされる。制御信号＊ＣＡ
Ｓの立下がりに応答してクロック発生器１１０から発生
される内部クロックに応答して、シリアルセレクタ１６
はアドレスバッファ１０から発生される内部列アドレス
３ｂをラッチする。このラッチした内部列アドレスはシ
リアルレジスタ１４において最初に選択されるレジスタ
位置を示す開始アドレスとして用いられる。ＳＣバッフ
ァ１９は、外部からのクロック信号ＳＣに応答して内部
クロックを発生してシリアルセレクタ１６へ与える。 シリアルセレクタ１６はこのＳＣバッファ１９からの内
部クロック信号に応答してシリアルレジスタ１４におけ
る選択レジスタの位置を順次１つずつずらせる。シリア
ルレジスタ１４はこのシリアルセレクタ１６により選択
状態とされたレジスタをＳＡＭ内部データバス２１に接
続する。ＳＡＭポートがデータ書込モードであるか、デ
ータ読出モードであるかはその前のサイクルで行なわれ
たデータ転送がリード転送サイクルであるかライト転送
サイクルであるかにより決定される。

【００２５】前のサイクルにおいて、ＤＲＡＭメモリセ
ルアレイ１からシリアルレジスタ１４へ転送回路１５を
介してデータを転送するリード転送サイクルが実行され
た場合、ＳＡＭポートはデータ読出モードとなる。シリ
アルレジスタ１４からＤＲＡＭメモリセルアレイ１へ転
送回路１５を介してデータを転送した場合ＳＡＭポート
はデータ書込モードとなる。このデータ転送動作につい
て以下に説明する。

【００２６】図１３は、図１２に示すＶＲＡＭのデータ
転送に関連する部分の構成を具体的に示す図である。図
１３において、ＤＲＡＭメモリセルアレイ１は、行方向
に配設されるワード線ＷＬと、そのワード線ＷＬと交差
するように配設されるビット線ＢＬ，＊ＢＬを含む。ワ
ード線ＷＬはメモリセルアレイ１の行を決定し、ビット
線対ＢＬ，＊ＢＬはＤＲＡＭメモリセルアレイ１の１列
を決定する。１対のビット線ＢＬ，＊ＢＬと１本のワー
ド線ＷＬとの交点に１つのメモリセルＭＣが配置される
。メモリセルＭＣは情報を記憶するためのキャパシタＣ
と、ワード線ＷＬ上の信号に応答してキャパシタＣを対
応のビット線ＢＬ（または＊ＢＬ）へ接続するたとえば
ＭＯＳトランジスタから構成される転送トランジスタＴ
Ｒを含む。

【００２７】転送回路１５は各ビット線対ＢＬ，＊ＢＬ
に対してそれぞれ設けられ、転送指示信号ＸＦに応答し
てオン状態となる転送ゲートＴＧを含む。

【００２８】シリアルレジスタ１４は、転送ゲートＴＧ
に対してそれぞれ設けられるデータレジスタＤＲからな
るデータレジスタ回路１４ａと、シリアルセレクタ１６
からの選択信号に応答してオン状態となり、対応のデー
タレジスタＤＲをＳＡＭ内部データバス２１へ接続する
選択ゲートＳＧからなる選択回路１４ｂを含む。データ
レジスタＤＲは２つのインバータからなるインバータラ
ッチにより構成され、スタティック型メモリセルを構成
する。次にデータ転送動作について説明する。

【００２９】ＤＲＡＭメモリセルアレイ１からシリアル
レジスタ１４へデータを転送するリード転送サイクルに
ついて説明する。このリード転送サイクルは、外部制御
信号＊ＲＡＳの降下エッジで、制御信号＊ＣＡＳおよび
＊ＷＢ／＊ＷＥを“Ｈ”に設定し、かつ制御信号＊ＤＴ
／＊ＯＥおよびＤＳＦを“Ｌ”に設定することにより指
定される。このとき制御信号＊ＳＥおよびクロック信号
ＳＣの状態は任意である。この状態においては、制御信
号＊ＲＡＳの降下エッジでアドレス入力端子２へ与えら
れた外部アドレスＡ０〜Ａｎに従ってＤＲＡＭにおける
行選択動作が行なわれる。すなわち、この選択された行
ＷＬに接続されるメモリセルＭＣのデータが対応のビッ
ト線ＢＬ（または＊ＢＬ）へ伝達される。次いでセンス
アンプ（図示せず）が動作し、各ビット線対のデータが
確定する。

【００３０】次いで、制御信号＊ＣＡＳが立下がると、
外部アドレスＡ０〜Ａｍがアドレスバッファ１０により
内部列アドレスとして取込まれる。このアドレスバッフ
ァ１０からの内部列アドレス３ｂはシリアルセレクタ１
６により開始アドレスとしてラッチされる。この後、外
部制御信号＊ＤＴ／＊ＯＥを“Ｈ”に立上げると、この
立上りに応答して内部転送指示信号ＸＦが発生され、転
送ゲートＴＧがオン状態となる。これにより各ビット線
対ＢＬ，＊ＢＬ上のデータがそれぞれ対応のデータレジ
スタＤＲへ伝達される。この転送動作完了後、シリアル
セレクタ１６は、開始アドレスから順次外部ＳＣバッフ
ァ１９からの内部クロックに応答してその選択位置を順
次ずらせて選択ゲートＳＧをオン状態とする。上述の動
作がＲＡＭポートからＳＡＭポートへのデータ転送を行
なうリード転送サイクルである。

【００３１】ＳＡＭポートからＲＡＭポートへデータを
転送するライト転送サイクルは、外部制御信号＊ＲＡＳ
の降下エッジで、制御信号＊ＣＡＳを“Ｈ”、制御信号
＊ＤＴ／＊ＯＥ、＊ＷＢ／＊ＷＥおよびＤＳＦを“Ｌ”
に設定する。この場合においても、上述のリード転送サ
イクルと同様に、ＤＲＡＭアレイ１における行選択、お
よびメモリセルデータのセンス動作完了後、外部制御信
号＊ＤＴ／＊ＯＥの立上りエッジで内部転送指示信号Ｘ
Ｆが発生される。これによりデータレジスタＤＲに格納
されているデータがそれぞれ対応の列上に伝達され、各
メモリセルＭＣに書込まれる。

【００３２】このライト転送サイクルにおいて制御信号
＊ＲＡＳの降下エッジで制御信号＊ＳＥを“Ｌ”とすれ
ば実際にＳＡＭポートからＲＡＭポートへのデータ転送
が行なわれる。制御信号＊ＳＥを“Ｈ”に設定すれば、
内部データ転送指示信号ＸＦは発生されず、ＳＡＭポー
トからＲＡＭポートへのデータ転送は行なわれない。こ
の転送サイクルは擬似ライト転送サイクルと呼ばれ、単
にＳＡＭ入出力回路２０を出力モードから入力モードに
切換えるために行なう動作モードである。

【００３３】

【発明が解決しようとする課題】従来のＤＲＡＭにおい
ては、電源投入後外部からの制御信号＊ＲＡＳのみを所
定回数トグルすることによりＲＡＳ系回路の初期化を実
行している。この場合、ダミーサイクルは外部からの制
御信号により決定されるため、システムのタイミング設
計が複雑になるという問題が生じる。また、制御信号＊
ＲＡＳのみを用いてダミーサイクルを発生しているため
、ＤＲＡＭにおいて初期化されるのはＲＡＳ系の回路に
限定され、ＲＡＳ系回路以外の回路は初期化されないと
いう問題が生じる。特に、ＤＲＡＭが多機能化し、その
内部回路構成が複雑となるにつれ、電源投入後初期化さ
れない回路が数多く存在することになり、従来からの制
御信号＊ＲＡＳのみを用いたダミーサイクルの発生では
、確実なＤＲＡＭの初期化を行なうことができないとい
う問題が生じる。

【００３４】アドレス変化検出回路からのパルス信号を
クロック信号として動作する擬似スタティックＲＡＭの
ような内部同期式ＲＡＭにおいて、電源投入に応答して
ダミーサイクルを発生する構成がたとえば特開昭６０−
２４２５８７号公報に開示されている。しかしながら、
この先行技術のＲＡＭにおいては、ダミーサイクルの終
了／禁止は外部からの制御信号により決定されている。 このため、通常のピン端子の信号レベルを通常動作時と
異なるレベルに設定することによりダミーサイクルの停
止が行なわれている。またこの先行技術のＲＡＭにおけ
るダミーサイクルは、電源投入検出に応答して１サイク
ルだけダミーサイクルが実行されており、電源投入後所
定回数ダミーサイクルを繰返す構成は示されていない。

【００３５】特開昭６０−１１３３９２号公報は、電源
投入後の書込サイクルをダミーサイクルとして実行し、
このダミーサイクル中には出力バッファを出力ハイイン
ピーダンス状態に設定する構成が示されている。この先
行技術は電源投入後リードモード状態が生じたときにの
み出力ハイインピーダンス状態に保持する構成のみを開
示しており、ダミーサイクルは外部制御信号に応答して
発生されている。

【００３６】またＶＲＡＭにおいては、上述のようにデ
ータ転送動作に加えて、多様な機能が付加えられてきて
いる。このＶＲＡＭの機能モードは図１４に示すように
、制御信号＊ＲＡＳおよび制御信号＊ＣＡＳの降下エッ
ジで制御信号ＤＳＦ、＊ＤＴ／＊ＯＥ、＊ＷＢ／＊ＷＥ
および＊ＳＥの状態を決定することにより指定される。 このような機能モードとしては、ＤＲＡＭセルアレイの
１行のデータを一度に書換えるフラッシュモード、ＤＲ
ＡＭセルアレイ１の１行における４ビットのみを一度に
書換えるブロックライトモード、所望の演算機能を実行
するラスター演算モード、シリアルレジスタが複数のブ
ロックからなるスプリットバッファ方式またはデュアル
バッファ方式の場合のブロック単位での選択的なデータ
転送を行なう動作モードなどがある。

【００３７】このような各機能モードが指定された場合
、最初の動作サイクルにおいては上述のように各回路を
初期設定するためのダミーサイクルが実行される。しか
しながら、ダミーサイクルは従来は外部制御信号＊ＲＡ
Ｓの制御の下にのみ実行されている。これではＲＡＳ系
回路の初期設定のみしか行なうことができない。したが
って、多機能のＶＲＡＭの各動作モードに対して所要の
内部回路をすべて確実に初期設定することが困難になる
という問題が生じてくる。特に、機能モードが＊ＣＡＳ
の降下エッジで制御信号ＤＳＦが“Ｈ”の場合に決定さ
れるような動作モードの場合、明らかに制御信号＊ＲＡ
Ｓのみを用いたダミーサイクルではこのような動作モー
ドの初期化を行なうのは困難となる。なぜならば、この
ような動作モードで駆動される内部回路はＣＡＳ系回路
を含んでいるからである。

【００３８】また、従来のダミーサイクルの発生は、制
御信号＊ＲＡＳを用い行なわれているため、シリアルレ
ジスタの各データレジスタをリセットすることはできな
いという問題も生じる。

【００３９】それゆえ、この発明の目的は複雑なタイミ
ング設計を行なうことなくダミーサイクルを容易に実行
することのできる半導体記憶装置を提供することである
。

【００４０】この発明の他の目的は、所望の回路を容易
に初期設定することのできるダミーサイクルを備えた半
導体記憶装置を提供することである。

【００４１】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部から与えられる予め定められた少なくと
も１個の信号に応答してダミーサイクル指定信号を発生
するための手段と、このダミーサイクル指定信号に応答
して予め定められた回数所望の内部回路を駆動するため
の制御信号を発生する手段とを備える。

【００４２】

【作用】この発明に係る半導体記憶装置においては、ダ
ミーサイクル指定信号に応答して、内部で自動的にダミ
ーサイクルを実行するための制御信号が発生されており
、このダミーサイクルが所定回数実行された後自動的に
終了する。これにより、複雑なタイミング設計を行なう
ことなく、容易にＲＡＳ系回路のみならず所望の内部回
路をすべて初期設定することができる。

【００４３】

【発明の実施例】図１はこの発明の一実施例である半導
体記憶装置におけるダミーサイクル発生回路の構成を機
能的に示すブロック図である。図１に示すダミーサイク
ル発生回路３５０は、外部からの制御信号に従って各種
内部クロック信号を発生するクロック発生器３００に含
まれる。このクロック発生器３００は、半導体記憶装置
が図１０に示すようなＤＲＡＭの場合図１０に示すクロ
ック発生器１１に対応する。半導体記憶装置が図１２に
示すようなＶＲＡＭの場合、クロック発生器３００は、
図１２に示すクロック発生器１１０およびＳＣバッファ
１９に対応する。図１においては、半導体記憶装置が図
１２に示すＶＲＡＭの場合を示している。また、図１に
示すダミーサイクル発生回路３５０は、電源投入時にダ
ミーサイクルを内部で自動的に発生する場合を一例とし
て示している。

【００４４】図１において、ダミーサイクル発生回路３
５０は、電源端子３０１に与えられる電源電圧Ｖｃｃの
投入を検出して所定のパルス幅を有する電源投入検出信
号ＰＯＲを発生する電源投入検出回路３５１と、電源投
入検出信号ＰＯＲに応答してダミーサイクル期間を決定
する発振制御信号Φを発生する発振制御回路３５３と、
発振制御信号Φに応答してダミーサイクル信号φを発生
する発振回路３５２とを含む。ダミーサイクル信号φは
、ＲＡＳ系回路などの所望の内部回路へ与えられる。 図１においては、所望の内部回路としてＲＡＳ系回路の
みを例示している。ダミーサイクル信号φは、互いに重
なり合わない２相のクロック信号φ０およびφ１を含む
。発振回路３５２からの２相のクロック信号φ０および
φ１は発振制御回路３５１へ与えられる。２相のクロッ
ク信号φ０およびφ１は発振制御信号Φの活性状態持続
期間を決定する。すなわち、２相のクロック信号φ０お
よびφ１が発振制御信号Φの活性化に応答して所定回数
発生された後、発振制御信号Φは不活性状態となる。

【００４５】クロック発生器３００は、さらに、外部ピ
ン端子３０２へ与えられる外部制御信号ｅｘｔ．＊ＲＡ
Ｓを受けて内部制御信号ＲＡＳおよび＊ＲＡＳを発生す
るＲＡＳバッファ３５５と、外部ピン端子３０３へ与え
られる外部クロック信号ｅｘｔ．ＳＣを受けて内部クロ
ック信号ＳＣを発生するＳＣバッファ３６０を含む。Ｓ
Ｃバッファ３６０は図１２に示すＳＣバッファ１９に対
応する。ＲＡＳバッファ３５５からの内部制御信号ＲＡ
Ｓおよび＊ＲＡＳは行選択動作に関連するＲＡＳ系回路
へ与えられる。ＳＣバッファ３６０からの内部クロック
信号ＳＣは図１２に示すシリアルセレクタ１６へ与えら
れる。

【００４６】ＲＡＳバッファ３５５およびＳＣバッファ
３６０は、発振制御信号Φが活性状態のとき出力ディス
エーブル状態とされる。すなわち、発振制御信号Φが発
生されているダミーサイクル期間中、外部ピン端子３０
２および３０３は不活性状態とされ、ダミーサイクル期
間中に外部制御信号ｅｘｔ．＊ＲＡＳおよび／またはｅ
ｘｔ．ＳＣが変化してもその変化は無視される。

【００４７】図２は図１に示すダミーサイクル発生回路
３５０の動作を示す信号波形図である。以下、図１およ
び図２を参照してダミーサイクル発生回路３５０の動作
について説明する。

【００４８】時刻ｔ１において電源端子３０１へ電源電
圧Ｖｃｃが印加され、電源端子３０１の電位が“Ｌ”か
ら“Ｈ”へ立上る。この電源端子３０１へ与えられる電
源電圧Ｖｃｃは図１には示していないが各回路へ動作電
源電圧として供給される。この場合、電源端子３０１へ
与えられた電源電圧Ｖｃｃが内部降圧回路で所定電圧値
に降圧された後に各回路へ与えられる構成であってもよ
い。

【００４９】電源投入検出回路３５１は、この電源端子
３０１の電位の立上りに応答して、時刻ｔ２に所定のパ
ルス幅を有する電源投入検出信号ＰＯＲを発生する。こ
の電源投入検出信号ＰＯＲは、ダミーサイクル指定信号
として発振制御回路３５３へ与えられる。

【００５０】発振制御回路３５３は電源投入検出信号Ｐ
ＯＲに応答して、時刻ｔ３において発振制御信号Φを活
性状態の“Ｈ”に立上げる。

【００５１】発振回路３５２は発振制御回路３５３から
の発振制御信号Φに応答して活性化され、ＲＡＳ系回路
等の所望の内部回路を駆動するための制御信号となるダ
ミーサイクル信号φを時刻ｔ４において発生する。ダミ
ーサイクル信号φは２相の互いに重なり合わないクロッ
ク信号φ０およびφ１を含んでいる。この２相のクロッ
ク信号φ０およびφ１は発振制御回路３５３へ与えられ
る。発振回路３５２は発振制御信号Φが“Ｈ”の活性状
態にある間発振動作をし、２相のクロック信号φ０およ
びφ１を交互に発生する。

【００５２】時刻ｔ５においてクロック信号φ０および
φ１が所定回数発振制御回路３５３へ与えられると、発
振制御回路３５３は時刻ｔ６においてその発振制御信号
Φを不活性状態の“Ｌ”に設定する。発振回路３５２は
この不活性状態の発振制御信号Φに応答して発振動作を
停止する。

【００５３】ＲＡＳ系回路などの所望の内部回路はダミ
ーサイクル信号φが発生されるたびに所定の動作を実行
する。ダミーサイクル持続期間は発振制御信号Φにより
決定される。したがってＲＡＳ系回路等の所望の内部回
路の初期設定が半導体記憶装置に内蔵されたダミーサイ
クル発生回路３５０からのダミーサイクル信号φの制御
の下に所定回数自動的に電源電圧投入後実行される。

【００５４】このダミーサイクル持続期間中、ＲＡＳバ
ッファ３５５およびＳＣバッファ３６０は発振制御信号
Φに応答して出力ディスエーブル状態とされている。し
たがってこのダミーサイクル期間中は外部ピン端子３０
２および３０３は不活性状態とされ、外部アクセスが禁
止される。発振制御信号Φが“Ｌ”の不活性状態となり
、ダミーサイクルが完了すると、バッファ３５５および
３６０はその出力状態は外部ピン端子３０２および３０
３に与えられる信号電位に応じたものとなる。これによ
り外部ピン端子３０２および３０３は活性状態とされ、
外部アクセスが可能となる。なお、ダミーサイクルを実
行する内部回路がＲＡＳ系回路の場合、ＲＡＳバッファ
３５５からの内部制御信号ＲＡＳおよび＊ＲＡＳとダミ
ーサイクル信号φとの論理和をとった信号を各ＲＡＳ系
回路へ与える構成とすれば、ＲＡＳ系回路へは追加の回
路を設けることなくダミーサイクル信号が伝達される。

【００５５】また、ダミーサイクル信号φは、外部制御
信号ｅｘｔ．＊ＲＡＳとは独立に発生されているため、
所望の内部回路へ伝達することが可能となる。したがっ
て、たとえば、図１３に示すシリアルレジスタ１４の構
成において各データレジスタＤＲにこのダミーサイクル
信号φに応答してデータレジスタのラッチ電位を所定の
電位に設定するたとえばトランジスタスイッチを接続し
ておけば、ダミーサイクルに従ってシリアルレジスタ１
４の記憶内容をすべて初期化することができる。また、
このシリアルレジスタの初期設定は、データレジスタＤ
Ｒがインバータラッチから構成されているため、一方の
インバータの入力を電源電圧Ｖｃｃレベルの“Ｈ”に、
他方のインバータの入力をたとえば接地電位Ｖｓｓの“
Ｌ”にこのダミーサイクル信号φに応答して接続する構
成であればどのような構成でも容易に実現することがで
きる。

【００５６】またダミーサイクル信号φは、制御信号＊
ＲＡＳおよびＲＡＳと独立に発生されるため、ＣＡＳ系
回路等また、ＲＡＳ系回路およびＣＡＳ系回路に含まれ
ない周辺回路をも確実に初期設定することができる。

【００５７】図３は、この発明の一実施例である半導体
記憶装置におけるダミーサイクル中の外部制御信号の状
態を示す信号波形図である。図３において、外部電源電
圧Ｖｃｃが投入され、電源端子３０１の電位が“Ｈ”に
立上ると所定期間発振制御信号Φが発生される。このダ
ミーサイクル期間中は外部制御信号ｅｘｔ．＊ＲＡＳお
よびｅｘｔ．＊ＣＡＳはともに不活性状態の“Ｈ”に設
定される。ダミーサイクル期間が完了すると、外部制御
信号ｅｘｔ．＊ＲＡＳが変化し、その変化がＲＡＳバッ
ファ３５５で検出される。このサイクルからは通常の所
望のデータの書込／読出を行なうノーマルサイクルが行
なわれる。

【００５８】上述のように外部から電源電圧Ｖｃｃを半
導体記憶装置へ与えると自動的に内部でダミーサイクル
が実行されるため、外部制御信号ｅｘｔ．＊ＲＡＳを所
定回数トグルする必要がなく、システムのタイミング設
計が容易となる。

【００５９】なおこの発振制御信号Φを外部ピン端子を
介して外部でモニタする構成としておけば、外部に設け
られたＣＰＵなどの制御回路は半導体記憶装置における
ダミーサイクル期間を容易に検出することができ、タイ
ミング仕様（電源投入後に外部制御信号ｅｘｔ．＊ＲＡ
Ｓが最初に立下げられるまでに必要とする遅延時間等）
を設けることなく容易にノーマルサイクルを開始するこ
とができる。

【００６０】図４は図１に示す発振回路３５２の具体的
構成の一例を示す図である。図４において、発振回路３
５２は発振制御信号Φに応答して発振動作をするととも
にダミーサイクル信号φを発生するリング発振器４０１
と、リング発振器４０１からのダミーサイクル信号φに
応答して第１および第２のクロック信号φ０およびφ１
をそれぞれ発生するクロック発生器４０３および４０４
と、クロック発生器４０３および４０４のクロック発生
タイミングを設定するラッチ回路４０２と、ダミーサイ
クル信号φに応答してラッチ回路４０２のラッチデータ
を切換えるラッチデータ切換回路４１０を含む。

【００６１】リング発振器４０１は、４段の縦続接続さ
れたインバータ回路ＩＶ４１，ＩＶ４２，ＩＶ４３，Ｉ
Ｖ４４と、インバータ回路ＩＶ４４の出力信号と発振制
御信号Φとを受けるゲート回路Ｇ４０を含む。ゲート回
路Ｇ４０は、発振制御信号Φをその偽入力に受け、イン
バータ回路ＩＶ４４の出力信号をその真入力に受ける。 ゲート回路Ｇ４０は、発振制御信号Φが“Ｈ”にありか
つインバータ回路ＩＶ４４の出力信号が“Ｌ”にあると
きにのみ“Ｈ”の信号を発生する。したがってゲート回
路Ｇ４０は、発振制御信号Φが“Ｈ”のときには、イン
バータ回路として機能する。ゲート回路Ｇ４０の出力信
号すなわちダミーサイクル信号φは所要の内部回路へ与
えられるとともに、初段のインバータ回路ＩＶ４１の入
力へフィードバックされる。

【００６２】ラッチ回路４０２は、２つのインバータ回
路ＩＶ１およびＩＶ２を含む。インバータ回路ＩＶ１は
その入力がノードＮ１０に接続され、その出力がノード
Ｎ２０に接続される。インバータ回路ＩＶ２はその入力
がノードＮ２０に接続されかつその出力がノードＮ１０
に接続される。すなわち、ラッチ回路４０２はインバー
タラッチ回路の構成を備える。

【００６３】クロック信号φ０を発生するためのクロッ
ク発生器４０３は、ダミーサイクル信号φとラッチ回路
４０２のノードＮ１０の電位信号とを受ける２入力ゲー
ト回路Ｇ１０と、ゲート回路Ｇ１０の出力信号を受ける
インバータ回路ＩＶ１０とを含む。ゲート回路Ｇ１０は
その両入力がともに“Ｈ”のときにのみ“Ｌ”の信号を
出力する。クロック信号φ１を発生するためのクロック
発生器４０４は、ダミーサイクル信号φとラッチ回路４
０２のノードＮ２０の電位とを受けるゲート回路Ｇ２０
と、ゲート回路Ｇ２０の出力信号を受けるインバータ回
路ＩＶ２０とを含む。ゲート回路Ｇ２０は、ゲート回路
Ｇ１０と同様、その両入力がともに“Ｈ”となったとき
にのみ“Ｌ”の信号を出力する。

【００６４】ラッチデータ切換回路４１０は、第１のデ
ータ設定回路４０５と、第２のデータ設定回路４０６と
、データ設定回路４０５および４０６の動作を制御する
インバータ回路４０７を含む。

【００６５】第１のデータ設定回路４０５は、ダミーサ
イクル信号φに応答してキャパシタＣ１０の一方電極を
ノードＮ１０へ接続するとたとえばｎチャネルＭＯＳト
ランジスタ（絶縁ゲート型電界効果トランジスタ）から
なるスイッチング素子Ｔ１０と、キャパシタＣ１０の一
方電極の電位に応答してオン状態となるたとえばｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴ１２と、インバータ回路４０７の出力信号に応答
してオン状態となり、スイッチング素子Ｔ１２の一方導
通端子とノードＮ１０とを接続するたとえばｎチャネル
ＭＯＳトランジスタからなるスイッチング素子Ｔ１１を
含む。キャパシタＣ１０の他方電極はたとえば接地電位
である所定の電位Ｖｓｓに接続される。スイッチング素
子Ｔ１２の他方導通端子も同様に電位Ｖｓｓに接続され
る。

【００６６】第２のデータ設定回路４０６も同様に、キ
ャパシタＣ２０と、ダミーサイクル信号φに応答してキ
ャパシタＣ２０の一方電極をノードＮ２０に接続するた
とえばｎチャネルＭＯＳトランジスタからなるスイッチ
ング素子Ｔ２１と、キャパシタＣ２０の一方電極の電位
に応答してオン状態となるたとえばｎチャネルＭＯＳト
ランジスタからなるスイッチング素子Ｔ２２と、インバ
ータ回路４０７の出力信号に応答してノードＮ２０をス
イッチング素子Ｔ２２の一方導通端子に接続するたとえ
ばｎチャネルＭＯＳトランジスタからなるスイッチング
素子Ｔ２０を含む。キャパシタＣ２０の他方電極および
スイッチング素子Ｔ２２の他方導通端子はともに、電位
Ｖｓｓに接続される。インバータ回路４０７はダミーサ
イクル信号φを反転する。次に動作について説明する。

【００６７】電源投入直後においては、ラッチ回路４０
２は、そのときの状態によりノードＮ１０とノードＮ２
０の電位がある互いに相補な信号電位に確定する。今、
ノードＮ１０が“Ｈ”、ノードＮ２０が“Ｌ”と初期設
定された場合を考える。電源投入直後は、発振制御信号
Φはまだ“Ｌ”である。したがってゲート回路Ｇ４０の
出力信号すなわちダミーサイクル信号φは“Ｌ”にある
。したがって、ゲート回路Ｇ１０およびＧ２０の出力は
“Ｈ”になり、クロック信号φ０およびφ１はともに“
Ｌ”にある。

【００６８】図１に示す電源投入検出回路３５１からダ
ミーサイクル指定信号として電源投入検出信号ＰＯＲが
発生されると後に詳細に説明するが発振制御回路３５３
（図１参照）から発振制御信号Φが発生される。（図２
の動作波形図参照）。発振制御信号Φが“Ｈ”に立上る
と、ゲート回路Ｇ４０はインバータ回路として動作する
。この発振制御信号Φが“Ｈ”に立上がる前ダミーサイ
クル信号φは“Ｌ”である。電源電圧投入後インバータ
回路ＩＶ４４の出力信号は“Ｌ”に安定する。したがっ
て、この発振制御信号Φの“Ｈ”の立上りに応答してゲ
ート回路Ｇ４０の出力信号であるダミーサイクル信号φ
が“Ｈ”に立上がる。

【００６９】ダミーサイクル信号φが“Ｈ”に立上がる
と、ラッチ回路４０２のノードＮ１０の信号電位をその
入力に受けるゲート回路Ｇ１０の出力信号が“Ｌ”とな
り、インバータ回路ＩＶ１０からのクロック信号φ０が
“Ｈ”に立上がる。このときノードＮ２０の信号電位が
“Ｌ”のため、クロック信号φ１は“Ｌ”のままである
。ラッチデータ切換回路４１０においては、ダミーサイ
クル信号φの“Ｈ”の立上がりに応答してスイッチング
素子Ｔ１０およびＴ２１がオン状態となる。これにより
、ラッチデータ設定回路４０５に含まれるキャパシタＣ
１０の一方電極が“Ｈ”に充電される。キャパシタＣ２
０の一方電極は“Ｌ”に充電される。これにより、スイ
ッチング素子Ｔ１２がオン状態、スイッチング素子Ｔ２
２がオフ状態に設定される。

【００７０】ダミーサイクル信号φが“Ｈ”に立上がっ
てから、インバータＩＶ４１〜ＩＶ４４およびゲート回
路Ｇ４０による遅延時間が経過した後、このダミーサイ
クル信号φは“Ｌ”に立下がる。これによりクロック信
号φ０も“Ｌ”に立下がる。ダミーサイクル信号φの“
Ｌ”の立下がりに応答してインバータ回路４０７の出力
信号が“Ｈ”に立上がり、スイッチング素子Ｔ１１およ
びＴ２０がオン状態となる。

【００７１】スイッチング素子Ｔ１２がオン状態、スイ
ッチング素子Ｔ２２はオフ状態とそれぞれキャパシタＣ
１０およびＣ２０の充電電位により設定されている。こ
のデータ設定回路４０５および４０６の電流駆動能力は
ラッチ回路４０２のラッチ能力よりも大きくされている
。したがってノードＮ１０のデータ“Ｈ”の信号電位が
高速に“Ｌ”へ立下げられる。これによりノードＮ１０
の電位が“Ｌ”となり、ノードＮ２０の信号電位は“Ｈ
”となる。

【００７２】次いでダミーサイクル信号φが“Ｈ”へ再
び立上がると、今、ノードＮ１０の電位が“Ｌ”、ノー
ドＮ２０の信号電位が“Ｈ”のため、クロック信号φ０
が“Ｌ”、クロック信号φ１が“Ｈ”となる。

【００７３】すなわち、ダミーサイクル信号φが発生さ
れる（活性状態となる）ごとにクロック信号φ０および
φ１が交互に発生される。この動作は、発振制御信号Φ
が“Ｈ”の間繰返される。すなわち、ダミーサイクル信
号φが発生される度ごとに、ラッチデータ切換回路４１
０の制御の下にラッチ回路４０２のラッチデータがそれ
ぞれ交互に切換わることになり、応じてクロック信号φ
０およびφ１が交互に発生される。

【００７４】このクロック信号φ０およびφ１が所定回
数発生されると発振制御回路３５３はその発振制御信号
Φを“Ｌ”に立下げる。これに応答してゲート回路Ｇ４
０の出力信号すなわちダミーサイクル信号φは“Ｌ”と
なり、クロック信号φ０およびφ１もともに“Ｌ”とな
る。

【００７５】上述の動作を行なうことにより、内部回路
を初期設定するためのダミーサイクル信号を所定回数だ
け自動的に発生することができる。

【００７６】なお図４に示す回路構成は単なる一例であ
り、この回路構成は、発振制御信号Φが発生状態となっ
ている期間ダミーサイクル信号φが発生されるとともに
、このダミーサイクル信号φに応じてクロック信号φ０
およびφ１が交互に発生される構成であればどのような
回路構成であってもよい。

【００７７】図５は図１に示す発振制御回路３５３の具
体的構成の一例を示す図である。この図５に示す発振制
御回路３５３は、図４に示す発振回路３５２と組合わせ
て用いられる。

【００７８】図５において、発振制御回路３５３は、発
振制御信号Φの活性状態持続期間を決定する回路ブロッ
ク３８５と、回路ブロック３８５の出力信号と電源投入
検出信号ＰＯＲに応答して発振制御信号Φを出力する出
力回路３９０を含む。回路ブロック３８５は電源投入検
出信号ＰＯＲに応答して起動され、クロック信号φ０お
よびφ１（すなわちダミーサイクル信号φ）が所定回数
与えられたとき、出力回路３９０からの発振制御信号Φ
を不活性状態に設定する。

【００７９】回路ブロック３８５は、ｎ段の直列に接続
された信号伝達ステージ３９５−１〜３９５−ｎを含む
。信号伝達ステージ３９５−ｉ（ｉ＝１〜ｎ）は、前段
の信号伝達ステージからの出力信号を受けるダイオード
接続されたｎチャネルＭＯＳトランジスタＤｉと、トラ
ンジスタＤｉの出力に応答してオン状態となりクロック
信号φ（φ０またはφ１）を出力ノードＮＤｉｂへ伝達
するｎチャネルＭＯＳトランジスタＣＴｉと、トランジ
スタＣＴｉのゲートと一方導通端子との間に接続される
ブートストラップ容量ＣＡｉと、ノードＮＤｉａおよび
ＮＤｉｂをそれぞれリセットするためのたとえばｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＲＴｉａおよびＲＴｉｂを含む。

【００８０】信号伝達ステージ３９５−ｉはさらに、ス
イッチングトランジスタＲＴｉａおよびＲＴｉｂのオン
・オフを制御するためのゲート回路ＧＣｉａおよびＧＣ
ｉｂを含む。ゲート回路ＧＣｊａ（ｊ＝２〜ｎ）は、出
力ノードＮＤｊｂをその真入力に受け、発振制御信号Φ
をその偽入力に受けかつ電源投入検出信号ＰＯＲをイン
バータ回路ＩＶ６０を介してその偽入力に受ける。ゲー
ト回路ＧＣｊａは、その関連の出力ノードＮＤｊｂの電
位が“Ｈ”、発振制御信号Φが“Ｌ”、および電源投入
検出信号ＰＯＲが“Ｈ”のいずれかの状態が満足された
ときに“Ｈ”の信号を出力する。

【００８１】初段の信号伝達ステージ３９５−１に含ま
れるゲート回路ＧＣ１ａは、その出力ノードＮＤ１ｂの
出力をその真入力に受けかつ発振制御信号Φをその偽入
力に受ける。ゲート回路ＧＣ１ａは、出力ノードＮＤ１
ｂの電位が“Ｈ”または発振制御信号Φが“Ｌ”となっ
たときに“Ｈ”の信号を出力する。

【００８２】ゲート回路ＧＣｉｂ（ｉ＝１〜ｎ）は、ク
ロック信号φ（φ０またははφ１）をその偽入力に受け
、発振制御信号Φをその偽入力に受けかつ電源投入検出
信号ＰＯＲをインバータ回路ＩＶ６０を介してその偽入
力に受ける。ゲート回路ＧＣｉｂはその３入力のうちの
いずれかが“Ｌ”となったときに“Ｈ”の信号を出力す
る。

【００８３】出力回路３９０は、ｐチャネルＭＯＳトラ
ンジスタＰＴ１およびｎチャネルＭＯＳトランジスタＮ
Ｔ１が相補接続されたＣＭＯＳインバータと、ｐチャネ
ルＭＯＳトランジスタＰＴ２とｎチャネルＭＯＳトラン
ジスタＮＴ２が相補接続されたＣＭＯＳインバータとを
含む。トランジスタＰＴ１およびＮＴ１のゲートは出力
ノードＮＡｂに接続される。トランジスタＰＴ２および
ＮＴ２のゲートは入力ノードＮＡａに接続される。トラ
ンジスタＮＴ１と並列にそのゲートに電源投入検出信号
ＰＯＲを受けるｎチャネルＭＯＳトランジスタＮＴ３が
さらに設けられる。次に動作について説明する。

【００８４】電源電圧が半導体記憶装置へ投入されると
、電源投入検出回路からの電源投入検出信号ＰＯＲが“
Ｈ”に立上がる。これに応答して、トランジスタＮＴ３
がオン状態となり、ノードＮＡａを電位Ｖｓｓの“Ｌ”
に設定する。したがって、出力ノードＮＡｂの電位が“
Ｈ”となり、発振制御信号Φが発生される（活性状態と
なる）。この電源投入検出信号ＰＯＲはまたインバータ
回路ＩＶ６０を介してゲート回路ＧＣｉｂの偽入力へ与
えられている。したがってこの電源投入検出信号ＰＯＲ
に応答してスイッチングトランジスタＲＴｉｂがすべて
オン状態となり、ノードＮＤｉｂを“Ｌ”にリセットす
る。また同様にこの電源投入検出信号ＰＯＲはインバー
タ回路ＩＶ６０を介してゲート回路ＧＣｊａの偽入力に
も与えられている。したがってスイッチングトランジス
タＲＴｊａがオン状態となり、ノードＮＤｊａも“Ｌ”
にリセットされる。ゲート回路ＧＣ１ａの出力信号は、
発振制御信号Φが活性状態となると“Ｌ”となり、スイ
ッチングトランジスタＲＴ１ａはオフ状態となる。

【００８５】ダイオード接続されたトランジスタＤ１は
、電源投入検出信号ＰＯＲのレベルがそのしきい値電圧
を超えるとオン状態となり、ノードＮＤ１ａを充電し始
める。このノードＮＤ１ａの充電に応じてトランジスタ
ＣＴ１がオン状態となる。

【００８６】電源投入検出信号ＰＯＲが“Ｌ”に立下が
ると、スイッチングトランジスタＲＴ１ｂはオフ状態と
なる。この状態でクロック信号φ０が与えられると、ノ
ードＮＤ１ｂがトランジスタＣＴ１を介して充電される
。ノードＮＤ１ｂの充電電位はブートストラップ容量Ｃ
Ａ１を介してノードＮＤ１ａへフィードバックされ、ト
ランジスタＣＴ１のゲート電位をさらに上昇させる。 これによりトランジスタＣＴ１は高速で完全なオン状態
となり、クロック信号φ０を信号損失を生じさせること
なくノードＮＤ１ｂへ伝達する。このノードＮＤ１ｂ上
の信号電位はダイオード接続されたトランジスタＤ２を
介してノードＮＤ２ａへ伝達される。このときまだクロ
ック信号φ１は発生されていないため、ブートストラッ
プ容量ＣＡ２の一方電極が充電されるだけである。

【００８７】クロック信号φ０が“Ｌ”に立下がると、
ゲート回路ＧＣ１ｂの出力信号が“Ｈ”となり、スイッ
チングトランジスタＲＴ１ｂがオン状態となり、ノード
ＮＤ１ｂの電位が“Ｌ”となる。したがって、ダイオー
ド接続されたトランジスタＤ２がオフ状態となる。しか
し、ノードＮＤ２ａはすでに“Ｈ”に充電されており、
この充電電位は保持される。また、ゲート回路ＧＣ１ａ
はこのノードＮＤ１ｂが“Ｈ”に充電されると“Ｈ”の
信号を出力し、スイッチングトランジスタＲＴ１ａをオ
ン状態とする。これによりノードＮＤ１ａの電位が“Ｌ
”になる。

【００８８】クロック信号φ１が次いで与えられると、
ゲート回路ＧＣ２ｂの出力信号が“Ｌ”となり、スイッ
チングトランジスタＲＴ２ｂがオフ状態となる。スイッ
チングトランジスタＣＴ２はすでにオン状態となってお
り、このクロック信号φ１をノードＮＤ２ｂへ伝達する
。ノードＮＤ２ｂの充電電位はブートストラップ容量Ｃ
Ａ２を介してトランジスタＣＴ２のゲートへフィードバ
ックされ、ノードＮＤ２ｂの電位を高速で充電する。 このノードＮＤ２ｂの電位はトランジスタＤ３を介して
ノードＮＤ３ａへ伝達される。ノードＮＤ２ｂの電位が
“Ｈ”に立上がると、スイッチングトランジスタＲＴ２
ａがオン状態となり、ノードＮＤ２ａの電位が“Ｌ”と
なる。

【００８９】クロック信号φ１が“Ｌ”に立下がると、
ゲート回路ＧＣ２ｂの出力信号によりトランジスタＲＴ
２ｂがオン状態となり、ノードＮＤ２ｂの電位を“Ｌ”
に設定する。これにより、ノードＮＤ３ａは“Ｈ”の状
態に保持される。

【００９０】次いでクロック信号φ０が与えられると、
ノードＮＤ３ｂの電位が“Ｈ”に立上がる。以後この動
作を繰返すことにより、ノードＮＤｎａの電位が“Ｈ”
に立上がる。クロック信号φ１が所定回数（図５におい
てはｎ／２）発生されると、ノードＮＤｎｂが“Ｈ”の
電位に充電される。このノードＮＤｎｂの充電電位はト
ランジスタＤｎ＋１を介してノードＮＡａへ伝達される
。ノードＮＡａが“Ｈ”に充電されると、ノードＮＡｂ
の電位が“Ｌ”となり、ラッチ回路３９０のラッチ状態
が反転し、発振制御信号Φが“Ｌ”となる。この発振制
御信号Φが“Ｌ”となると、クロック信号φ（φ０，φ
１）の状態にかかわらず、ゲート回路ＧＣｉａおよびＧ
Ｃｉｂの出力はすべて“Ｈ”となり、信号伝達ステージ
３９５−１〜３９５−ｎの各ノードＮＤ１ａ〜ＮＤｎａ
およびＮＤ１ｂ〜ＮＤｎｂはすべて“Ｌ”に確実に設定
される。

【００９１】上述のように、電源投入検出信号ＰＯＲが
発生された後、クロック信号φ（φ０およびφ１）が発
生されるごとにその充電電位（“Ｈ”）を順次伝達して
いくことにより、クロック信号φ（φ０およびφ１）の
発生回数はこの信号伝達ステージ３９５−１〜３９５−
ｎの段数によって決定されるが、クロック信号φが所定
回数発生された後、確実に発振制御信号Φを“Ｌ”に設
定することができる。

【００９２】なおこの図４に示す発振回路においては、
クロック信号φ０およびφ１の発生順序は交換可能であ
る。すなわちラッチ回路４０２（図４参照）のラッチ初
期状態はこのインバータの駆動能力差（製造パラメータ
により微妙にばらつき、素子毎に異なる）等により決定
される。したがって、このような場合、各素子ごとに発
振制御信号Φの持続期間がクロック信号φの１サイクル
分ずれる場合も考えられる。すなわち、最初にクロック
信号φ１が発生される場合、最初のクロック信号φ１の
発生は無視されることになるからである。このような場
合、図４に示すラッチ回路４０２において、ノードＮ１
０およびＮ２０をそれぞれ“Ｈ”および“Ｌ”に電源投
入検出信号ＰＯＲに応答して初期設定するスイッチング
トランジスタを設けておけば、確実にラッチ回路４０２
の初期ラッチデータを設定することができ、常にクロッ
ク信号φ０およびφ１の発生順序を同一とすることがで
きる。

【００９３】図６は図１に示す電源投入検出回路３５１
の具体的構成の一例を示す図である。半導体記憶装置が
形成される半導体基板には、一定のバイアス電位Ｖｓｕ
ｂが印加される。基板バイアス電位Ｖｓｕｂの印加は、
半導体基板と信号線との容量結合の防止、基板電流注入
による基板電位の変動の防止およびＭＯＳトランジスタ
のしきい値電圧の適正化などを目的として行なわれる。 このような基板バイアス電位Ｖｓｕｂは、通常、オンチ
ップの基板バイアス発生回路により与えられる。図６に
示す電源投入検出回路３５１は、半導体記憶装置がＰ型
半導体基板上に形成され、この基板バイアス電位Ｖｓｕ
ｂが負電位の場合の構成を示している。

【００９４】図６において電源投入検出回路３５１は、
電源電圧Ｖｃｃに応答してノードＮ５０を充電するため
の抵抗ＲＳおよびキャパシタＣＡ２０と、ノードＮ５０
の信号電位を反転するためのｐチャネルＭＯＳトランジ
スタＰＴ２１とｎチャネルＭＯＳトランジスタＮＴ２１
とからなるＣＭＯＳインバータ回路ＩＶ７５と、このＣ
ＭＯＳインバータ回路ＩＶ７５の出力を受けるインバー
タ回路ＩＶ７０と、インバータ回路ＩＶ７５の出力をそ
のゲートに受け、ノードＮ５０と電源Ｖｃｃとを接続す
るｐチャネルＭＯＳトランジスタＰＴ２０を含む。抵抗
ＲＳとキャパシタＣＡ２０とは互いに並列に設けられる
。トランジスタＰＴ２０は、インバータ回路ＩＶ７５の
回路動作の高速化および安定化のために設けられる。

【００９５】電源投入検出回路３５１はさらに、ノード
Ｎ５０と半導体基板との間に設けられるダイオード接続
されたｐチャネルＭＯＳトランジスタＤ５０を含む。こ
のダイオード接続されたトランジスタＤ５０は、基板バ
イアス発生回路５００から半導体基板へ与えられたバイ
アス電位Ｖｓｕｂを検出する。トランジスタＤ５０は、
そのしきい値電圧をＶｔｈとすると、オン状態のときに
ノードＮ５０をＶｓｕｂ＋Ｖｔｈに設定する。次に動作
についてその動作波形図である図７を参照して説明する
。

【００９６】電源電圧Ｖｃｃの投入に応答して基板バイ
アス発生回路５００が起動され、数百μｓ経過後、半導
体基板を所定の負電位に設定する。半導体基板のバイア
ス電位ＶｓｕｂはトランジスタＤ５０で検出される。電
源投入直後、基板電位ＶｓｕｂはまだトランジスタＤ５
０のしきい値電圧を超えていないため、トランジスタＤ
５０はオフ状態にある。電源電圧Ｖｃｃが投入されると
、ノードＮ５０が抵抗ＲＳを介して充電されかつまたキ
ャパシタＣＡ２０のチャージポンプ動作により充電され
る。ノードＮ５０の電位が“Ｈ”へ上昇すると、インバ
ータ回路ＩＶ７５およびＩＶ７０を介して電源投入検出
信号ＰＯＲが“Ｈ”へ立上がる。インバータ回路ＩＶ７
５の出力はトランジスタＰＴ２０のゲートへ与えられて
いる。トランジスタＰＴ２０はインバータ回路ＩＶ７５
の出力が“Ｌ”となると、電源ＶｃｃをノードＮ５０へ
接続し、ノードＮ５０の電位を高速で安定状態に設定す
る。

【００９７】基板バイアス発生回路５００の動作により
半導体基板のバイアス電位ＶｓｕｂがトランジスタＤ５
０のしきい値電圧を超えると、トランジスタＤ５０がオ
ン状態となり、ノードＮ５０の電位を低下させる。最終
的に、ノードＮ５０のレベルはＶｓｕｂ＋Ｖｔｈの“Ｌ
”となる。これにより、インバータ回路ＩＶ７５および
ＩＶ７０を介して電源投入検出信号ＰＯＲが“Ｌ”へ立
下がる。

【００９８】ここで、ノードＮ５０の電位はトランジス
タＤ５０を介して半導体基板へ放電される。ノードＮ５
０は抵抗ＲＳを介して電源電圧Ｖｃｃに接続される。し
たがって、常時電源電圧Ｖｃｃから半導体基板へ電流が
供給され、半導体基板のバイアス電位へ悪影響を及ぼす
ことが考えられる。しかしながら、これはトランジスタ
Ｄ５０のオン抵抗を十分に大きくしておき、そこを流れ
る電流を微小値としておけば問題は生じず、また抵抗Ｒ
Ｓの抵抗値も比較的大きい値に設定しておけばよい。

【００９９】図１に示す構成においては、電源投入直後
のみダミーサイクルが内部発生されている。しかし、Ｖ
ＲＡＭ等においては、各種動作モードにおいてダミーサ
イクルを行なう必要がある。図８にこの動作モードに応
じてダミーサイクル信号を内部発生するための構成を示
す。

【０１００】図８において、ダミーサイクル発生回路は
、クロック入力端子６１０に与えられる所定の組合わせ
の外部クロック信号ｅｘｔ．＊ＲＡＳ、ｅｘｔ．ＤＳＦ
およびｅｘｔ．＊ＣＡＳを受け、ダミーサイクルを行な
う特殊機能モードが設定されたか否かを判定する特殊機
能検出回路６０１と、特殊機能検出回路６０１からの検
出信号ＯＳＰに応答して発振制御信号Φを発生して発振
回路６０２へ与える発振制御回路６０３と、発振制御回
路６０３からの発振制御信号Φに応答して発振動作をし
てダミーサイクル信号φを発生する発振回路６０２を含
む。発振回路６０２および発振制御回路６０３の構成は
図４および図５に示す発振回路および発振制御回路のそ
れと同様である。

【０１０１】外部制御信号ｅｘｔ．＊ＲＡＳ、ｅｘｔ．
ＤＳＦおよびｅｘｔ．＊ＣＡＳは図１２に示す制御信号
と同様である。この場合、外部制御信号ｅｘｔ．ＤＳＦ
が外部制御信号ｅｘｔ．＊ＲＡＳおよび／またはｅｘｔ
．＊ＣＡＳの降下エッジで“Ｈ”となったときにダミー
サイクルを行なうような特殊機能が設定される。特殊機
能検出回路６０１はこの設定された特殊機能に応じて電
源投入検出信号ＰＯＲと同様の特殊機能検出信号ＯＳＰ
をダミーサイクル指定信号として発生して発振制御回路
６０３に与える。発振回路６０２および発振制御回路６
０３は上述の実施例と同様にして動作し、所定の期間ダ
ミーサイクル信号φをその設定された特殊機能に関連し
て初期化されるべき内部回路へ伝達する。

【０１０２】この特殊機能検出回路６０１へ与えられる
外部制御信号としては図８に示す外部制御信号の他に各
種制御信号＊ＷＢ／＊ＷＥ、＊ＤＴ／＊ＯＥなどを用い
てもよい。また、特殊機能検出回路６０１を複数個設け
、この複数の特殊機能検出回路各々が担当する内部回路
を検出された機能モード毎にグループ化する構成として
もよい。この場合、指定された特殊モードに応じて必要
最小限の内部回路のみが初期化される。

【０１０３】またＤＲＡＭにおいても、所定の外部クロ
ック信号に応じて様々な動作モードが設定される場合、
その設定された動作モードに応じて必要な内部回路の初
期化を行なうことができる。

【０１０４】図９はこの発明のさらに他の実施例である
ダミーサイクル発生回路の構成を示す図である。図９に
示すダミーサイクル発生回路は、特殊機能検出信号ＯＳ
Ｐと電源投入検出信号ＰＯＲを受けるＯＲ回路７０１を
含む。このＯＲ回路７０１の出力が発振制御回路７０３
へダミーサイクル指定信号として与えられる。ＯＲ回路
７０１は、特殊機能検出信号ＯＳＰおよび電源投入検出
信号ＰＯＲのいずれかが発生されたときにダミーサイク
ル指定信号を発生して発振制御回路７０３を駆動する。 発振制御回路７０３からの発振制御信号Φに応答して発
振回路７０２が発振動作をしてダミーサイクル信号φを
発生する。したがってこの図９に示す構成によれば、電
源投入検出時および特殊機能検出時それぞれにおいて内
部でダミーサイクルを発生することができる。

【０１０５】

【発明の効果】以上のように、この発明によれば、ダミ
ーサイクルを実行する必要があるときに、内部で自動的
にダミーサイクルを実行するための制御信号の発生およ
び停止を行なうように構成したので、外部からダミーサ
イクルの開始および終了を規定するとともにダミーサイ
クルを制御するための制御信号を与える必要がなくなり
、システムのタイミング設計が容易となる。また、ダミ
ーサイクル信号が内部で自動的に発生されているため、
必要な内部回路へダミーサイクル信号を与えることがで
き、動作モード等に応じて容易かつ確実にピン端子数を
増加させることなく所望の内部回路を初期化することが
可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例であるダミーサイクル発生
回路の構成を機能的に示すブロック図である。

【図２】図１に示すダミーサイクル発生回路の動作を示
す信号波形図である。

【図３】この発明におけるダミーサイクル実行時におけ
る外部制御信号の状態を示す波形図である。

【図４】図１に示す発振回路の具体的構成の一例を示す
図である。

【図５】図１に示す発振制御回路の具体的構成の一例を
示す図である。

【図６】図１に示す電源投入検出回路の具体的構成の一
例を示す図である。

【図７】図６に示す電源投入検出回路の動作を示す信号
波形図である。

【図８】この発明の他の実施例であるダミーサイクル発
生回路の構成を機能的に示すブロック図である。

【図９】この発明のさらに他の実施例であるダミーサイ
クル発生回路の構成を機能的に示すブロック図である。

【図１０】従来のＤＲＡＭの全体の構成を概略的に示す
ブロック図である。

【図１１】図１０に示すＤＲＡＭのダミーサイクル実行
時の外部制御信号の状態を示す信号波形図である。

【図１２】従来のＶＲＡＭの全体の構成を示すブロック
図である。

【図１３】図１２に示すＶＲＡＭのデータ転送に関連す
る部分の構成を示す図である。

【図１４】図１２に示すＶＲＡＭの動作モードを設定す
るための各制御信号のタイミングを示す信号波形図であ
る。

【符号の説明】

１００：ＤＲＡＭ ２００：ＶＲＡＭ ３００：クロック発生器 ３５０：ダミーサイクル発生回路 ３５１：電源投入検出回路 ３５２，６０２，７０２：発振回路 ３５３，６０３，７０３：発振制御回路６０１：特殊機
能検出回路 ７０１：ＯＲ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　内部回路を初期化するためのダミーサ
   イクルを備える半導体記憶装置であって、外部から与え
   られる予め定められた少なくとも１個の信号に応答して
   ダミーサイクル指定信号を発生するための手段と、前記
   ダミーサイクル指定信号に応答して予め定められた回数
   前記内部回路を駆動するための制御信号を発生するため
   の手段とを備える、半導体記憶装置。